JPH0745836A - 薄膜トランジスタおよびその製法 - Google Patents
薄膜トランジスタおよびその製法Info
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- JPH0745836A JPH0745836A JP18522093A JP18522093A JPH0745836A JP H0745836 A JPH0745836 A JP H0745836A JP 18522093 A JP18522093 A JP 18522093A JP 18522093 A JP18522093 A JP 18522093A JP H0745836 A JPH0745836 A JP H0745836A
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Landscapes
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- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】 従来より製造工程数を少なくすることがで
き、スループットと歩留りを向上させ、製造コストの低
いＴＦＴおよびその製法を提供する。 【構成】 絶縁基板１上に、ソース電極５ａとドレイン
電極５ｂとが一定間隙をおいて設けられ、該電極５ａ、
５ｂ上にそれぞれソース領域６ａとドレイン領域６ｂが
設けられ、少なくとも該ソース領域６ａとドレイン領域
６ｂとの間隙に機能層２ａが設けられ、該機能層２ａ上
にゲート絶縁膜３ａを介してゲート電極４ａが設けられ
てなる。
き、スループットと歩留りを向上させ、製造コストの低
いＴＦＴおよびその製法を提供する。 【構成】 絶縁基板１上に、ソース電極５ａとドレイン
電極５ｂとが一定間隙をおいて設けられ、該電極５ａ、
５ｂ上にそれぞれソース領域６ａとドレイン領域６ｂが
設けられ、少なくとも該ソース領域６ａとドレイン領域
６ｂとの間隙に機能層２ａが設けられ、該機能層２ａ上
にゲート絶縁膜３ａを介してゲート電極４ａが設けられ
てなる。
Description
【０００１】
【産業上の利用分野】本発明は液晶表示装置のスイッチ
ング素子などに用いられる薄膜トランジスタ（以下、Ｔ
ＦＴという）およびその製法に関する。さらに詳しく
は、製造工程を簡略化して、製造コストの低減化を図る
ことができるＴＦＴおよびその製法に関する。
ング素子などに用いられる薄膜トランジスタ（以下、Ｔ
ＦＴという）およびその製法に関する。さらに詳しく
は、製造工程を簡略化して、製造コストの低減化を図る
ことができるＴＦＴおよびその製法に関する。
【０００２】
【従来の技術】アクティブマトリックス形液晶表示装置
などでは、各画素をＯＮ、ＯＦＦするスイッチング素子
としてＴＦＴが用いられている。ＴＦＴはたとえば液晶
表示装置の液晶層を挾持する絶縁基板の液晶層側に設け
られるため、３〜10μｍの間隔の狭い範囲で、しかも絶
縁基板上に設ける必要がある。そのため、通常の半導体
装置と異なり、機能層としてアモルファスシリコンやポ
リシリコンなどが用いられる。
などでは、各画素をＯＮ、ＯＦＦするスイッチング素子
としてＴＦＴが用いられている。ＴＦＴはたとえば液晶
表示装置の液晶層を挾持する絶縁基板の液晶層側に設け
られるため、３〜10μｍの間隔の狭い範囲で、しかも絶
縁基板上に設ける必要がある。そのため、通常の半導体
装置と異なり、機能層としてアモルファスシリコンやポ
リシリコンなどが用いられる。
【０００３】従来のＴＦＴの構造の一例を図５に示す。
図５において、ガラスなどの絶縁基板21上にソース領域
22ａ、ドレイン領域22ｂ、チャネル領域22ｃが形成され
た半導体層22が設けられている。チャネル領域22ｃ上に
は、ゲート絶縁膜23を介してゲート電極24が設けられ、
またソース領域22ａとドレイン領域22ｂとを覆う絶縁膜
25にはコンタクト孔26、27が設けられ、ソース電極28と
ドレイン電極29とが形成されている。ドレイン電極29は
画素電極（図示されていない）と接続されており、画素
電極と同一の材料（たとえば、ＩＴＯ）から形成されて
いる。また30は配線金属である。
図５において、ガラスなどの絶縁基板21上にソース領域
22ａ、ドレイン領域22ｂ、チャネル領域22ｃが形成され
た半導体層22が設けられている。チャネル領域22ｃ上に
は、ゲート絶縁膜23を介してゲート電極24が設けられ、
またソース領域22ａとドレイン領域22ｂとを覆う絶縁膜
25にはコンタクト孔26、27が設けられ、ソース電極28と
ドレイン電極29とが形成されている。ドレイン電極29は
画素電極（図示されていない）と接続されており、画素
電極と同一の材料（たとえば、ＩＴＯ）から形成されて
いる。また30は配線金属である。
【０００４】つぎに図６（ａ）〜（ｄ）を参照しなが
ら、従来のＴＦＴの製法を説明する。
ら、従来のＴＦＴの製法を説明する。
【０００５】まず図６（ａ）に示すように、たとえばガ
ラスなどの絶縁基板21上にポリシリコン、アモルファス
シリコンなどからなる半導体層を堆積させたのち、フォ
トレジスト膜を塗布、感光してマスクを形成し、ついで
エッチングを施しパターニングすること（以下、フォト
リソグラフィ工程という）により、ＴＦＴの活性領域と
して働く半導体層22を形成する。
ラスなどの絶縁基板21上にポリシリコン、アモルファス
シリコンなどからなる半導体層を堆積させたのち、フォ
トレジスト膜を塗布、感光してマスクを形成し、ついで
エッチングを施しパターニングすること（以下、フォト
リソグラフィ工程という）により、ＴＦＴの活性領域と
して働く半導体層22を形成する。
【０００６】つぎに図６（ｂ）に示すように、前記半導
体層22上に、たとえばチッ化ケイ素などからなる絶縁
膜、アルミニウムなどからなる電極膜を順次設け、その
のち、絶縁膜と電極膜にフォトリソグラフィ工程を施す
ことにより、ゲート絶縁膜23とゲート電極24とを形成す
る。さらにゲート電極24をマスクとして、半導体層22に
不純物をイオン注入しｐ+ 形またはｎ+ 形の導電形とす
ることにより、ソース領域22ａとドレイン領域22ｂとを
形成する。
体層22上に、たとえばチッ化ケイ素などからなる絶縁
膜、アルミニウムなどからなる電極膜を順次設け、その
のち、絶縁膜と電極膜にフォトリソグラフィ工程を施す
ことにより、ゲート絶縁膜23とゲート電極24とを形成す
る。さらにゲート電極24をマスクとして、半導体層22に
不純物をイオン注入しｐ+ 形またはｎ+ 形の導電形とす
ることにより、ソース領域22ａとドレイン領域22ｂとを
形成する。
【０００７】つぎに図６（ｃ）に示すように、半導体層
22、ゲート電極24などが設けられた絶縁基板21の表面全
面に、たとえばチッ化ケイ素からなる絶縁膜25を堆積し
たのちフォトリソグラフィ工程を施すことにより、ソー
ス電極とドレイン電極のためのコンタクト孔26、27を形
成する。
22、ゲート電極24などが設けられた絶縁基板21の表面全
面に、たとえばチッ化ケイ素からなる絶縁膜25を堆積し
たのちフォトリソグラフィ工程を施すことにより、ソー
ス電極とドレイン電極のためのコンタクト孔26、27を形
成する。
【０００８】つぎに図６（ｄ）に示すように、絶縁基板
21の表面全面に、たとえばＩＴＯなどからなる透明電極
膜を形成したのちフォトリソグラフィ工程を施すことに
より、液晶表示装置の画素電極（図示されていない）と
共に、ドレイン電極29を形成する。
21の表面全面に、たとえばＩＴＯなどからなる透明電極
膜を形成したのちフォトリソグラフィ工程を施すことに
より、液晶表示装置の画素電極（図示されていない）と
共に、ドレイン電極29を形成する。
【０００９】最後に図５に示すように、絶縁基板21の表
面全面に、たとえばアルミニウムからなる電極膜を形成
したのちフォトリソグラフィ工程を施すことにより、ソ
ース電極28と配線金属30とを形成する。
面全面に、たとえばアルミニウムからなる電極膜を形成
したのちフォトリソグラフィ工程を施すことにより、ソ
ース電極28と配線金属30とを形成する。
【００１０】以上のように、従来のＴＦＴは、６回の膜
形成工程と５回のフォトリソグラフィ工程によって絶縁
基板21上に形成される。
形成工程と５回のフォトリソグラフィ工程によって絶縁
基板21上に形成される。
【００１１】
【発明が解決しようとする課題】従来のＴＦＴは絶縁基
板上に半導体層が設けられ、その上に電極膜が設けられ
ているため、前述のように、６回の膜形成工程と５回の
フォトリソグラフィ工程が必要となる。そのため、いわ
ゆるスループットが低下し、また工程数の増加に伴い、
ダストなどが侵入し回路パターンに欠陥が発生し易くな
り、歩留りが低下する。その結果、製造コストが上昇す
るという問題がある。
板上に半導体層が設けられ、その上に電極膜が設けられ
ているため、前述のように、６回の膜形成工程と５回の
フォトリソグラフィ工程が必要となる。そのため、いわ
ゆるスループットが低下し、また工程数の増加に伴い、
ダストなどが侵入し回路パターンに欠陥が発生し易くな
り、歩留りが低下する。その結果、製造コストが上昇す
るという問題がある。
【００１２】本発明はかかる問題を解消するためになさ
れたものであり、構造が単純化され、製造工程数、とく
にフォトリソグラフィ工程数の削減を図ることができる
ＴＦＴおよびその製法を提供することを目的とする。
れたものであり、構造が単純化され、製造工程数、とく
にフォトリソグラフィ工程数の削減を図ることができる
ＴＦＴおよびその製法を提供することを目的とする。
【００１３】
【課題を解決するための手段】本発明のＴＦＴは、
（ａ）絶縁基板上に一定間隙をおいて設けられたソース
電極とドレイン電極、（ｂ）該ソース電極およびドレイ
ン電極上にそれぞれ設けられた高濃度不純物半導体層か
らなるソース領域とドレイン領域、（ｃ）少なくとも該
ソース領域とドレイン領域との間隙に設けられた機能
層、および（ｄ）該機能層上にゲート絶縁膜を介して設
けられたゲート電極からなることを特徴とする。
（ａ）絶縁基板上に一定間隙をおいて設けられたソース
電極とドレイン電極、（ｂ）該ソース電極およびドレイ
ン電極上にそれぞれ設けられた高濃度不純物半導体層か
らなるソース領域とドレイン領域、（ｃ）少なくとも該
ソース領域とドレイン領域との間隙に設けられた機能
層、および（ｄ）該機能層上にゲート絶縁膜を介して設
けられたゲート電極からなることを特徴とする。
【００１４】また、前記ソース電極およびドレイン電極
は透明電極膜と金属電極膜との２層構造からなることが
配線抵抗の低抵抗化の点で好ましい。
は透明電極膜と金属電極膜との２層構造からなることが
配線抵抗の低抵抗化の点で好ましい。
【００１５】また、本発明によるＴＦＴの製法は（ｅ）
絶縁基板上に導電膜および高濃度不純物半導体層を順次
積層し、（ｆ）該高濃度不純物半導体層および導電膜を
順次パターニングすることによりそれぞれ一定間隙を有
するソース領域とドレイン領域およびソース電極とドレ
イン電極とし、（ｇ）該ソース領域とドレイン領域とが
設けられた前記絶縁基板上に半導体層と絶縁膜と電極膜
とを順次設け、（ｈ）少なくとも前記ソース領域とドレ
イン領域との一定間隙およびその上方に機能層とゲート
絶縁膜とゲート電極とがそれぞれ形成されるように前記
半導体層と絶縁膜と電極膜とをパターニングすることを
特徴とするものである。
絶縁基板上に導電膜および高濃度不純物半導体層を順次
積層し、（ｆ）該高濃度不純物半導体層および導電膜を
順次パターニングすることによりそれぞれ一定間隙を有
するソース領域とドレイン領域およびソース電極とドレ
イン電極とし、（ｇ）該ソース領域とドレイン領域とが
設けられた前記絶縁基板上に半導体層と絶縁膜と電極膜
とを順次設け、（ｈ）少なくとも前記ソース領域とドレ
イン領域との一定間隙およびその上方に機能層とゲート
絶縁膜とゲート電極とがそれぞれ形成されるように前記
半導体層と絶縁膜と電極膜とをパターニングすることを
特徴とするものである。
【００１６】さらに、本発明による液晶表示装置は、マ
トリックス状に画素が形成され、各画素ごとにスイッチ
ング素子を有するアクティブマトリックス形液晶表示装
置であって、該スイッチング素子に前記ＴＦＴを用いた
ものである。
トリックス状に画素が形成され、各画素ごとにスイッチ
ング素子を有するアクティブマトリックス形液晶表示装
置であって、該スイッチング素子に前記ＴＦＴを用いた
ものである。
【００１７】
【作用】本発明のＴＦＴによれば、絶縁基板上にソース
電極とドレイン電極とを設け、その上に機能層を設けて
いるため、半導体層のフォトリソグラフィ工程によるパ
ターニングを、ゲート絶縁膜やゲート電極のパターニン
グと同時に行うことができ、またソース電極とドレイン
電極のためのコンタクト孔をパターニングして形成する
必要がない。その結果、２回または３回のフォトリソグ
ラフィ工程のみでＴＦＴを形成することができる。
電極とドレイン電極とを設け、その上に機能層を設けて
いるため、半導体層のフォトリソグラフィ工程によるパ
ターニングを、ゲート絶縁膜やゲート電極のパターニン
グと同時に行うことができ、またソース電極とドレイン
電極のためのコンタクト孔をパターニングして形成する
必要がない。その結果、２回または３回のフォトリソグ
ラフィ工程のみでＴＦＴを形成することができる。
【００１８】
【実施例】つぎに図面を参照しながら本発明について説
明する。図１は本発明のＴＦＴの一実施例を示す断面説
明図、図２は本発明のＴＦＴの他の実施例を示す断面説
明図、図３は本発明のＴＦＴの製法の一実施例の工程を
示す断面説明図、図４は本発明のＴＦＴがスイッチング
素子として用いられているアクティブマトリックス形液
晶表示装置を示す断面説明図である。
明する。図１は本発明のＴＦＴの一実施例を示す断面説
明図、図２は本発明のＴＦＴの他の実施例を示す断面説
明図、図３は本発明のＴＦＴの製法の一実施例の工程を
示す断面説明図、図４は本発明のＴＦＴがスイッチング
素子として用いられているアクティブマトリックス形液
晶表示装置を示す断面説明図である。
【００１９】まず本発明のＴＦＴについて図面を参照し
ながら説明する。
ながら説明する。
【００２０】図１に示すように、本発明のＴＦＴは、た
とえば液晶表示装置の液晶材料などを挾持する、たとえ
ばガラス、プラスチックスなどからなる絶縁基板１上に
設けられている。絶縁基板１上に一定間隙を有してソー
ス電極５ａおよびドレイン電極５ｂが、たとえばＩＴ
Ｏ、酸化スズなどにより設けられている。このソース電
極５ａ、ドレイン電極５ｂは、ＩＴＯ膜や酸化スズ膜な
どにより形成されれば、液晶表示装置などの画素電極と
同時に成膜でき、成膜工程数を減らすことができて好ま
しいが、これらに限定されず、アルミニウム膜、クロム
膜、タンタル膜、モリブデン膜などにより形成されても
よい。両電極５ａ、５ｂの上表面には、高濃度不純物半
導体層が堆積され、それぞれソース領域６ａ、ドレイン
領域６ｂが設けられている。ソース領域６ａとドレイン
領域６ｂとの間隙およびこれら領域６ａ、６ｂの表面に
は、機能層２ａ、ゲート絶縁膜３ａおよびゲート電極４
ａが順次積層されている。
とえば液晶表示装置の液晶材料などを挾持する、たとえ
ばガラス、プラスチックスなどからなる絶縁基板１上に
設けられている。絶縁基板１上に一定間隙を有してソー
ス電極５ａおよびドレイン電極５ｂが、たとえばＩＴ
Ｏ、酸化スズなどにより設けられている。このソース電
極５ａ、ドレイン電極５ｂは、ＩＴＯ膜や酸化スズ膜な
どにより形成されれば、液晶表示装置などの画素電極と
同時に成膜でき、成膜工程数を減らすことができて好ま
しいが、これらに限定されず、アルミニウム膜、クロム
膜、タンタル膜、モリブデン膜などにより形成されても
よい。両電極５ａ、５ｂの上表面には、高濃度不純物半
導体層が堆積され、それぞれソース領域６ａ、ドレイン
領域６ｂが設けられている。ソース領域６ａとドレイン
領域６ｂとの間隙およびこれら領域６ａ、６ｂの表面に
は、機能層２ａ、ゲート絶縁膜３ａおよびゲート電極４
ａが順次積層されている。
【００２１】前述の機能層２ａには、成膜の容易さから
厚さが約0.1 〜1.0 μｍのポリシリコン膜、アモルファ
スシリコン膜などが用いられ、ゲート絶縁膜３ａには、
厚さが約0.05〜1.0 μｍのチッ化ケイ素膜、ＳｉＯ2 、
ＳｉＯＮなどが用いられ、ゲート電極４ａには、厚さが
約0.1 〜0.4 μｍのアルミニウム膜、クロム膜、タンタ
ル膜、モリブデン膜などが用いられる。さらにソース領
域６ａとドレイン領域６ｂとを形成する高濃度不純物半
導体層には、通常1019〜1021／cm3 程度の不純物濃度の
アモルファスシリコン、ポリシリコンなどが用いられ、
ＰＨ3 、Ａｓなどの不純物によりｎ+ 形の導電形に、ま
たはＢなどの不純物によりｐ+ 形の導電形に形成され、
ソース領域６ａとドレイン領域６ｂとは、それぞれｎ+
形またはｐ+ 形いずれかの同じ導電形に形成されてい
る。
厚さが約0.1 〜1.0 μｍのポリシリコン膜、アモルファ
スシリコン膜などが用いられ、ゲート絶縁膜３ａには、
厚さが約0.05〜1.0 μｍのチッ化ケイ素膜、ＳｉＯ2 、
ＳｉＯＮなどが用いられ、ゲート電極４ａには、厚さが
約0.1 〜0.4 μｍのアルミニウム膜、クロム膜、タンタ
ル膜、モリブデン膜などが用いられる。さらにソース領
域６ａとドレイン領域６ｂとを形成する高濃度不純物半
導体層には、通常1019〜1021／cm3 程度の不純物濃度の
アモルファスシリコン、ポリシリコンなどが用いられ、
ＰＨ3 、Ａｓなどの不純物によりｎ+ 形の導電形に、ま
たはＢなどの不純物によりｐ+ 形の導電形に形成され、
ソース領域６ａとドレイン領域６ｂとは、それぞれｎ+
形またはｐ+ 形いずれかの同じ導電形に形成されてい
る。
【００２２】図２に本発明のＴＦＴの他の実施例の構造
を示す。図２において、９ａ、９ｂは、ＩＴＯなどから
なる透明電極膜８ａ、８ｂ上に設けられた金属電極膜で
あり、この透明電極膜および金属電極膜の２層構造によ
ってそれぞれソース電極５ａ、ドレイン電極５ｂが形成
されている。なお、その他の符号は図１と同じ部分を示
している。本実施例では金属電極膜９ａ、９ｂを透明電
極膜８ａ、８ｂ上および配線膜（図示されていない）上
に設けることにより、各電極および配線での電気抵抗を
低減させ、低電圧で高特性がえられるようにしたもので
ある。透明電極膜８ａ、８ｂには、従来と同様にＩＴ
Ｏ、酸化スズ、酸化インジウムなどが用いられ、金属電
極膜９ａ、９ｂとしては、モリブデン、タンタル、タン
グステンまたはアルミニウムなどが用いられ、それぞれ
真空蒸着法、スパッタ法などにより絶縁基板１上に付着
させ、エッチングすることにより設けることができる。
この金属電極膜９ａ、９ｂは光を遮断するため、画素電
極（図示されていない）上には設けることができない。
そのため、ゲート電極（金属電極膜からなる）をパター
ニングする前に画素電極上の金属電極膜を除去するフォ
トリソグラフィ工程が必要となり、図１に示された前記
構造よりフォトリソグラフィ工程が一工程増えることに
なるが、従来より少ない工程数で特性面での向上を図れ
る。このばあい、ソース電極５ａ、ドレイン電極５ｂや
配線部分では、ＩＴＯ膜などの透明電極膜８ａ、８ｂを
設けないで、直接金属電極膜９ａ、９ｂだけで形成して
もよいのであるが、液晶表示装置などのＴＦＴでは画素
電極としての透明電極膜が必要であり、ソース電極５ａ
などから透明電極膜を除くためには、透明電極膜のパタ
ーニング工程がさらに必要となり、フォトリソグラフィ
工程が増えて好ましくない。そのため、本実施例のＴＦ
Ｔでは、ソース電極とドレイン電極を透明電極膜と金属
電極膜の２層構造で構成している。
を示す。図２において、９ａ、９ｂは、ＩＴＯなどから
なる透明電極膜８ａ、８ｂ上に設けられた金属電極膜で
あり、この透明電極膜および金属電極膜の２層構造によ
ってそれぞれソース電極５ａ、ドレイン電極５ｂが形成
されている。なお、その他の符号は図１と同じ部分を示
している。本実施例では金属電極膜９ａ、９ｂを透明電
極膜８ａ、８ｂ上および配線膜（図示されていない）上
に設けることにより、各電極および配線での電気抵抗を
低減させ、低電圧で高特性がえられるようにしたもので
ある。透明電極膜８ａ、８ｂには、従来と同様にＩＴ
Ｏ、酸化スズ、酸化インジウムなどが用いられ、金属電
極膜９ａ、９ｂとしては、モリブデン、タンタル、タン
グステンまたはアルミニウムなどが用いられ、それぞれ
真空蒸着法、スパッタ法などにより絶縁基板１上に付着
させ、エッチングすることにより設けることができる。
この金属電極膜９ａ、９ｂは光を遮断するため、画素電
極（図示されていない）上には設けることができない。
そのため、ゲート電極（金属電極膜からなる）をパター
ニングする前に画素電極上の金属電極膜を除去するフォ
トリソグラフィ工程が必要となり、図１に示された前記
構造よりフォトリソグラフィ工程が一工程増えることに
なるが、従来より少ない工程数で特性面での向上を図れ
る。このばあい、ソース電極５ａ、ドレイン電極５ｂや
配線部分では、ＩＴＯ膜などの透明電極膜８ａ、８ｂを
設けないで、直接金属電極膜９ａ、９ｂだけで形成して
もよいのであるが、液晶表示装置などのＴＦＴでは画素
電極としての透明電極膜が必要であり、ソース電極５ａ
などから透明電極膜を除くためには、透明電極膜のパタ
ーニング工程がさらに必要となり、フォトリソグラフィ
工程が増えて好ましくない。そのため、本実施例のＴＦ
Ｔでは、ソース電極とドレイン電極を透明電極膜と金属
電極膜の２層構造で構成している。
【００２３】つぎに本発明のＴＦＴの製法について説明
する。図３（ａ）〜（ｃ）は本発明のＴＦＴ素子の製法
の一実施例を示す製造工程説明図である。
する。図３（ａ）〜（ｃ）は本発明のＴＦＴ素子の製法
の一実施例を示す製造工程説明図である。
【００２４】まず図３（ａ）に示すように、ガラス、プ
ラスチックスなどの絶縁基板１上にＩＴＯ、酸化スズな
どからなる導電膜５、アモルファスシリコンまたはポリ
シリコンなどからなる高濃度不純物半導体層６を蒸着
法、Ｐ−ＣＶＤ法、ＬＰ−ＣＶＤ法などにより順次設け
る。導電膜５は、液晶表示装置の画素電極と共にＩＴＯ
などの透明電極膜の単層によって設けてもよいし、ある
いはＩＴＯなどの透明電極膜とアルミニウムなどの金属
電極膜とを順次積層することによって設けてもよい。具
体例としては、液晶表示装置用のＴＦＴ素子を形成する
ため、ガラスからなる絶縁基板１を洗浄したのち、真空
蒸着法により厚さが約0.05〜0.2 μｍのＩＴＯからなる
導電膜５を絶縁基板１上に堆積させた。そののち導電膜
５上にＮ+不純物を混入したＰＨ3 ガスを150 〜800 ℃
の反応炉に導入して約30分間気相反応させることによ
り、ｎ+ 形のアモルファスシリコン層を厚さが約0.02〜
0.3 μｍ程度堆積させた。
ラスチックスなどの絶縁基板１上にＩＴＯ、酸化スズな
どからなる導電膜５、アモルファスシリコンまたはポリ
シリコンなどからなる高濃度不純物半導体層６を蒸着
法、Ｐ−ＣＶＤ法、ＬＰ−ＣＶＤ法などにより順次設け
る。導電膜５は、液晶表示装置の画素電極と共にＩＴＯ
などの透明電極膜の単層によって設けてもよいし、ある
いはＩＴＯなどの透明電極膜とアルミニウムなどの金属
電極膜とを順次積層することによって設けてもよい。具
体例としては、液晶表示装置用のＴＦＴ素子を形成する
ため、ガラスからなる絶縁基板１を洗浄したのち、真空
蒸着法により厚さが約0.05〜0.2 μｍのＩＴＯからなる
導電膜５を絶縁基板１上に堆積させた。そののち導電膜
５上にＮ+不純物を混入したＰＨ3 ガスを150 〜800 ℃
の反応炉に導入して約30分間気相反応させることによ
り、ｎ+ 形のアモルファスシリコン層を厚さが約0.02〜
0.3 μｍ程度堆積させた。
【００２５】つぎに図３（ｂ）に示すように、通常の露
光とエッチングによるフォトリソグラフィ工程を施し、
一定間隙を有するソース電極５ａ、ドレイン電極５ｂお
よび画素電極（図示されていない）ならびに該電極５
ａ、５ｂ上にそれぞれソース領域６ａ、ドレイン領域６
ｂを形成する。エッチング法としては反応性イオンエッ
チング（ＲＩＥ）法やＣＤＥ法などのドライエッチン
グ、フッ酸（ＨＦ）、硝酸（ＨＮＯ3 ）液などを使用し
たウェットエッチング法を使用することができる。具体
例としては、フォトレジスト膜を塗布したのち、ＴＦＴ
や画素電極などの配線パターンを投影露光し、現像処理
してマスクを形成したのち、ＲＩＥ法によりエッチング
処理を施すことにより、ソース領域６ａとドレイン領域
６ｂ、ソース電極５ａとドレイン電極５ｂおよび画素電
極を形成した。
光とエッチングによるフォトリソグラフィ工程を施し、
一定間隙を有するソース電極５ａ、ドレイン電極５ｂお
よび画素電極（図示されていない）ならびに該電極５
ａ、５ｂ上にそれぞれソース領域６ａ、ドレイン領域６
ｂを形成する。エッチング法としては反応性イオンエッ
チング（ＲＩＥ）法やＣＤＥ法などのドライエッチン
グ、フッ酸（ＨＦ）、硝酸（ＨＮＯ3 ）液などを使用し
たウェットエッチング法を使用することができる。具体
例としては、フォトレジスト膜を塗布したのち、ＴＦＴ
や画素電極などの配線パターンを投影露光し、現像処理
してマスクを形成したのち、ＲＩＥ法によりエッチング
処理を施すことにより、ソース領域６ａとドレイン領域
６ｂ、ソース電極５ａとドレイン電極５ｂおよび画素電
極を形成した。
【００２６】つぎに図３（ｃ）に示すように、絶縁基板
１の表面の全面に半導体層２、絶縁膜３、電極膜４をＣ
ＶＤ法、ＬＰ−ＣＶＤ法などにより順次形成する。半導
体層２をＣＶＤ法で堆積するには、ＳｉＨ4 ガス、Ｈ2
ガスまたはＮ2 ガスなどをキャリヤガスと共に導入して
200 〜400 ℃で10〜60分間反応させることにより、ポリ
シリコン、アモルファスシリコンなどの半導体層を成膜
できる。また、絶縁膜をＣＶＤ法で堆積するには、Ｓｉ
Ｈ4 ガス、ＮＨ3 ガスなどをキャリヤガスのＮ2 ガスと
共に導入して200 〜400 ℃で10〜60分間反応させること
により、チッ化ケイ素、酸化ケイ素、ＳｉＯＮなどから
なる絶縁膜を形成できる。さらに、電極膜はクロム、モ
リブデン、アルミニウム、タンタルなどを真空蒸着法、
スパッタ法などにより堆積させる。具体例としてはまず
ＳｉＨ4 ガスとＮ2 ガスを導入し、650 〜900 ℃で約30
分間反応させ厚さが約0.05〜0.4 μｍのポリシリコンか
らなる半導体層２を堆積させたのち、レーザアニール装
置により環境温度から800〜1100℃に昇温することによ
りアニール処理を施した。そののちその表面をさらにＨ
Ｆにより洗浄してから、ＳｉＨ4 ガスとＮＨ3 ガスを導
入し、600 〜900 ℃で約60分間反応させることにより厚
さが約0.2 〜0.4 μｍのチッ化ケイ素膜からなる絶縁膜
３を堆積させた。さらにその上を純水により洗浄したの
ち、クロムをスパッタ法により厚さが約0.2 〜0.5 μｍ
になるように成膜し電極膜４を設けた。
１の表面の全面に半導体層２、絶縁膜３、電極膜４をＣ
ＶＤ法、ＬＰ−ＣＶＤ法などにより順次形成する。半導
体層２をＣＶＤ法で堆積するには、ＳｉＨ4 ガス、Ｈ2
ガスまたはＮ2 ガスなどをキャリヤガスと共に導入して
200 〜400 ℃で10〜60分間反応させることにより、ポリ
シリコン、アモルファスシリコンなどの半導体層を成膜
できる。また、絶縁膜をＣＶＤ法で堆積するには、Ｓｉ
Ｈ4 ガス、ＮＨ3 ガスなどをキャリヤガスのＮ2 ガスと
共に導入して200 〜400 ℃で10〜60分間反応させること
により、チッ化ケイ素、酸化ケイ素、ＳｉＯＮなどから
なる絶縁膜を形成できる。さらに、電極膜はクロム、モ
リブデン、アルミニウム、タンタルなどを真空蒸着法、
スパッタ法などにより堆積させる。具体例としてはまず
ＳｉＨ4 ガスとＮ2 ガスを導入し、650 〜900 ℃で約30
分間反応させ厚さが約0.05〜0.4 μｍのポリシリコンか
らなる半導体層２を堆積させたのち、レーザアニール装
置により環境温度から800〜1100℃に昇温することによ
りアニール処理を施した。そののちその表面をさらにＨ
Ｆにより洗浄してから、ＳｉＨ4 ガスとＮＨ3 ガスを導
入し、600 〜900 ℃で約60分間反応させることにより厚
さが約0.2 〜0.4 μｍのチッ化ケイ素膜からなる絶縁膜
３を堆積させた。さらにその上を純水により洗浄したの
ち、クロムをスパッタ法により厚さが約0.2 〜0.5 μｍ
になるように成膜し電極膜４を設けた。
【００２７】最後に、前記半導体層２、絶縁膜３、電極
膜４に同時にフォトリソグラフィ工程を施すことによ
り、それぞれＴＦＴの機能層２ａ、ゲート絶縁膜３ａ、
ゲート電極４ａを形成し、図１に示すような構造とす
る。エッチングの方法としては図３（ｂ）と同様の方法
により行う。具体例としては図３（ｂ）のばあいと同様
の方法で、マスクを形成したのちＲＩＥ法によりエッチ
ングを施すことにより、ＴＦＴの機能層２ａ、ゲート絶
縁膜３ａ、ゲート電極４ａを形成した。
膜４に同時にフォトリソグラフィ工程を施すことによ
り、それぞれＴＦＴの機能層２ａ、ゲート絶縁膜３ａ、
ゲート電極４ａを形成し、図１に示すような構造とす
る。エッチングの方法としては図３（ｂ）と同様の方法
により行う。具体例としては図３（ｂ）のばあいと同様
の方法で、マスクを形成したのちＲＩＥ法によりエッチ
ングを施すことにより、ＴＦＴの機能層２ａ、ゲート絶
縁膜３ａ、ゲート電極４ａを形成した。
【００２８】前記実施例はあくまで一例であって絶縁膜
や電極の材料や厚さ、さらには形成法は前記実施例に拘
束されることなく、周知の他の材料や方法でなされう
る。
や電極の材料や厚さ、さらには形成法は前記実施例に拘
束されることなく、周知の他の材料や方法でなされう
る。
【００２９】つぎに前述のＴＦＴを画素のスイッチング
素子として用いた液晶表示装置について説明する。
素子として用いた液晶表示装置について説明する。
【００３０】図４は本発明のＴＦＴがスイッチング素子
として用いられているアクティブマトリックス形液晶表
示装置の部分的断面説明図である。液晶表示装置として
は通常の液晶表示装置と同じで、２枚のガラスなどから
なる透明基板11、12が平行に配置され、対向するそれぞ
れの面上にはＩＴＯなどからなる透明な画素電極13、14
および配向膜15、16が設けられ、絶縁基板11、12の間隙
には液晶材料17が充填されている。ＴＦＴ18は片方の絶
縁基板11上に前述の構造で設けられ、保護膜19で覆われ
絶縁されている。またＴＦＴ18のドレイン電極５ｂは、
画素電極13と同じ材料で一体に形成され、相互に連結さ
れている。ＴＦＴ18のソース電極５ａおよびゲート電極
４ａは、それぞれ画素間に設けられた配線（図示されて
いない）に接続され、外部から各画素のＴＦＴ18を個別
に駆動できるようにされている。本発明の液晶表示装置
では、ＴＦＴ18が前述の簡略化された構造で設けられる
と共に、ＴＦＴ18のソース電極５ａやドレイン電極５ｂ
と画素電極13とが同一の材料から構成されているので、
これらを同一のフォトリソグラフィ工程で同時に形成す
ることができる。その結果、絶縁基板11上に画素電極13
およびＴＦＴ18を少ない工程で簡単に形成でき、その上
にポリイミドなどからなる配向膜15を印刷などにより設
けるだけで、一方の絶縁基板11を形成でき、アクティブ
マトリックス形液晶表示装置を少ない工数でうることが
できる。しかも工程数が少ないため、歩留りも向上す
る。
として用いられているアクティブマトリックス形液晶表
示装置の部分的断面説明図である。液晶表示装置として
は通常の液晶表示装置と同じで、２枚のガラスなどから
なる透明基板11、12が平行に配置され、対向するそれぞ
れの面上にはＩＴＯなどからなる透明な画素電極13、14
および配向膜15、16が設けられ、絶縁基板11、12の間隙
には液晶材料17が充填されている。ＴＦＴ18は片方の絶
縁基板11上に前述の構造で設けられ、保護膜19で覆われ
絶縁されている。またＴＦＴ18のドレイン電極５ｂは、
画素電極13と同じ材料で一体に形成され、相互に連結さ
れている。ＴＦＴ18のソース電極５ａおよびゲート電極
４ａは、それぞれ画素間に設けられた配線（図示されて
いない）に接続され、外部から各画素のＴＦＴ18を個別
に駆動できるようにされている。本発明の液晶表示装置
では、ＴＦＴ18が前述の簡略化された構造で設けられる
と共に、ＴＦＴ18のソース電極５ａやドレイン電極５ｂ
と画素電極13とが同一の材料から構成されているので、
これらを同一のフォトリソグラフィ工程で同時に形成す
ることができる。その結果、絶縁基板11上に画素電極13
およびＴＦＴ18を少ない工程で簡単に形成でき、その上
にポリイミドなどからなる配向膜15を印刷などにより設
けるだけで、一方の絶縁基板11を形成でき、アクティブ
マトリックス形液晶表示装置を少ない工数でうることが
できる。しかも工程数が少ないため、歩留りも向上す
る。
【００３１】
【発明の効果】本発明のＴＦＴによれば、絶縁基板上に
ソース電極とドレイン電極とが設けられ、その上に機能
層、ゲート絶縁膜およびゲート電極が設けられているた
め、フォトリソグラフィ工程が２工程または３工程だけ
ですみ、スループットを向上させることができると共
に、工程数の減少に伴い、歩留りを上昇させることがで
きる。また全体の工数も少なくすることができるので、
コストダウンに大いに寄与する。
ソース電極とドレイン電極とが設けられ、その上に機能
層、ゲート絶縁膜およびゲート電極が設けられているた
め、フォトリソグラフィ工程が２工程または３工程だけ
ですみ、スループットを向上させることができると共
に、工程数の減少に伴い、歩留りを上昇させることがで
きる。また全体の工数も少なくすることができるので、
コストダウンに大いに寄与する。
【００３２】さらに、本発明のＴＦＴをアクティブマト
リックス形液晶表示装置に使用することにより、液晶表
示装置のコストダウンならびにスループットの向上を図
ることができる。
リックス形液晶表示装置に使用することにより、液晶表
示装置のコストダウンならびにスループットの向上を図
ることができる。
【図１】本発明のＴＦＴの一実施例を示す断面説明図で
ある。
ある。
【図２】本発明のＴＦＴの他の実施例を示す断面説明図
である。
である。
【図３】本発明のＴＦＴの製法の一実施例の製造工程を
示す断面説明図である。
示す断面説明図である。
【図４】本発明のＴＦＴがスイッチング素子として用い
られているアクティブマトリックス形液晶表示装置を示
す断面説明図である。
られているアクティブマトリックス形液晶表示装置を示
す断面説明図である。
【図５】従来のＴＦＴの一例を示す断面説明図である。
【図６】従来のＴＦＴの製法の一例の製造工程を示す断
面説明図である。
面説明図である。
１ 絶縁基板 ２ 半導体層 ２ａ 機能層 ３ 絶縁膜 ３ａ ゲート絶縁膜 ４ 電極膜 ４ａ ゲート電極 ５ 導電膜 ５ａ ソース電極 ５ｂ ドレイン電極 ６ 高濃度不純物半導体層 ６ａ ソース領域 ６ｂ ドレイン領域 ８ａ 透明電極膜 ８ｂ 透明電極膜 ９ａ 金属電極膜 ９ｂ 金属電極膜 11 透明基板 12 透明基板 18 ＴＦＴ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 高村 誠 京都市右京区西院溝崎町21番地 ローム株 式会社内
Claims (4)
- 【請求項１】 （ａ）絶縁基板上に一定間隙をおいて設
けられたソース電極とドレイン電極、 （ｂ）該ソース電極およびドレイン電極上にそれぞれ設
けられた高濃度不純物半導体層からなるソース領域とド
レイン領域、 （ｃ）少なくとも該ソース領域とドレイン領域との間隙
に設けられた機能層、および （ｄ）該機能層上にゲート絶縁膜を介して設けられたゲ
ート電極 からなる薄膜トランジスタ。 - 【請求項２】 前記ソース電極およびドレイン電極が透
明電極膜と金属電極膜との２層構造からなる請求項１記
載の薄膜トランジスタ。 - 【請求項３】 （ｅ）絶縁基板上に導電膜および高濃度
不純物半導体層を順次積層し、 （ｆ）該高濃度不純物半導体層および導電膜を順次パタ
ーニングすることによりそれぞれ一定間隙を有するソー
ス領域とドレイン領域およびソース電極とドレイン電極
とし、 （ｇ）該ソース領域とドレイン領域とが設けられた前記
絶縁基板上に半導体層と絶縁膜と電極膜とを順次設け、 （ｈ）少なくとも前記ソース領域とドレイン領域との一
定間隙およびその上方に機能層とゲート絶縁膜とゲート
電極とがそれぞれ形成されるように前記半導体層と絶縁
膜と電極膜とをパターニングする ことを特徴とする薄膜トランジスタの製法。 - 【請求項４】 マトリックス状に画素が形成され、各画
素ごとにスイッチング素子を有するアクティブマトリッ
クス形液晶表示装置であって、前記スイッチング素子が
請求項１記載の薄膜トランジスタである液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18522093A JPH0745836A (ja) | 1993-07-27 | 1993-07-27 | 薄膜トランジスタおよびその製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18522093A JPH0745836A (ja) | 1993-07-27 | 1993-07-27 | 薄膜トランジスタおよびその製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0745836A true JPH0745836A (ja) | 1995-02-14 |
Family
ID=16166985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18522093A Pending JPH0745836A (ja) | 1993-07-27 | 1993-07-27 | 薄膜トランジスタおよびその製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0745836A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006058676A (ja) * | 2004-08-20 | 2006-03-02 | Semiconductor Energy Lab Co Ltd | 表示装置及びその作製方法、並びにテレビジョン装置 |
| WO2011141946A1 (ja) * | 2010-05-10 | 2011-11-17 | パナソニック株式会社 | 薄膜トランジスタ装置及びその製造方法 |
-
1993
- 1993-07-27 JP JP18522093A patent/JPH0745836A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006058676A (ja) * | 2004-08-20 | 2006-03-02 | Semiconductor Energy Lab Co Ltd | 表示装置及びその作製方法、並びにテレビジョン装置 |
| WO2011141946A1 (ja) * | 2010-05-10 | 2011-11-17 | パナソニック株式会社 | 薄膜トランジスタ装置及びその製造方法 |
| WO2011142073A1 (ja) * | 2010-05-10 | 2011-11-17 | パナソニック株式会社 | 薄膜トランジスタ装置及びその製造方法 |
| US8598584B2 (en) | 2010-05-10 | 2013-12-03 | Panasonic Corporation | Thin-film transistor device and method of manufacturing the same |
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