JPH0746096A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0746096A JPH0746096A JP19106093A JP19106093A JPH0746096A JP H0746096 A JPH0746096 A JP H0746096A JP 19106093 A JP19106093 A JP 19106093A JP 19106093 A JP19106093 A JP 19106093A JP H0746096 A JPH0746096 A JP H0746096A
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- 238000010586 diagram Methods 0.000 description 11
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- 230000001052 transient effect Effects 0.000 description 2
- 238000005513 bias potential Methods 0.000 description 1
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Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【目的】高調波成分を抑制し、他回路に対する干渉障害
を排除するクロック供給用の半導体集積回路を提供す
る。 【構成】発振器４より出力される所定周波数の発振出力
信号１０１を入力し、インバータ１１により反転して、
抵抗１２および１３により設定されるバイアス電圧ＶCC
／２を付加し、且つ電源電圧ＶCCよりも低振幅レベルの
出力信号１０２を出力するクロック生成回路１と、前記
バイアス電圧と等電位の基準電位を出力する基準電位発
生回路５と、クロック生成回路１の出力信号１０２と前
記基準電位とを入力して両電位レベルを比較し、これら
の電位差を増幅してクロック信号として出力するクロッ
ク整形回路２１と、を備えることを特徴としている。
を排除するクロック供給用の半導体集積回路を提供す
る。 【構成】発振器４より出力される所定周波数の発振出力
信号１０１を入力し、インバータ１１により反転して、
抵抗１２および１３により設定されるバイアス電圧ＶCC
／２を付加し、且つ電源電圧ＶCCよりも低振幅レベルの
出力信号１０２を出力するクロック生成回路１と、前記
バイアス電圧と等電位の基準電位を出力する基準電位発
生回路５と、クロック生成回路１の出力信号１０２と前
記基準電位とを入力して両電位レベルを比較し、これら
の電位差を増幅してクロック信号として出力するクロッ
ク整形回路２１と、を備えることを特徴としている。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特にクロック信号供給回路として用いられる半導体集積
回路に関する。
特にクロック信号供給回路として用いられる半導体集積
回路に関する。
【０００２】
【従来の技術】従来の、この種の半導体集積回路におい
ては、水晶発振器等を含む発振器より出力される信号よ
り、クロック信号生成回路を介して所定のクロック信号
を生成し、他の諸回路に供給しているのが一般である。
ては、水晶発振器等を含む発振器より出力される信号よ
り、クロック信号生成回路を介して所定のクロック信号
を生成し、他の諸回路に供給しているのが一般である。
【０００３】図５は、従来のクロック信号を生成して出
力する半導体集積回路を示す回路図であり、図５に示さ
れるように、当該クロック信号の供給対象である内部回
路３に対応して、発振器４と、インバータ７１、７２お
よひ７３を含むクロックドライバ回路７とを備えて構成
される。また、図６は、上記発振器４の発振出力信号１
０１およびクロック信号１０６の信号波形を示すタイミ
ング図である。
力する半導体集積回路を示す回路図であり、図５に示さ
れるように、当該クロック信号の供給対象である内部回
路３に対応して、発振器４と、インバータ７１、７２お
よひ７３を含むクロックドライバ回路７とを備えて構成
される。また、図６は、上記発振器４の発振出力信号１
０１およびクロック信号１０６の信号波形を示すタイミ
ング図である。
【０００４】図５において、発振器４の発振出力信号１
０１は、図６に示されるように正弦波信号として出力さ
れ、インバータ７２、７２および７３を含むクロックド
ライバ回路７に入力される。クロックドライバ回路７に
おいては、発振出力信号１０１は、インバータ７１およ
び７２により方形波に波形整形された後、電流駆動能力
の大きいインバータ７３により負荷容量の大きいクロッ
クラインに対し、図６に示されるようにクロック信号１
０６として出力される。従って、クロック信号１０６
は、当該クロックラインを介して、常に振幅、周波数お
よびデューティ比が一定のパルス波として複数の内部回
路３に供給されている。
０１は、図６に示されるように正弦波信号として出力さ
れ、インバータ７２、７２および７３を含むクロックド
ライバ回路７に入力される。クロックドライバ回路７に
おいては、発振出力信号１０１は、インバータ７１およ
び７２により方形波に波形整形された後、電流駆動能力
の大きいインバータ７３により負荷容量の大きいクロッ
クラインに対し、図６に示されるようにクロック信号１
０６として出力される。従って、クロック信号１０６
は、当該クロックラインを介して、常に振幅、周波数お
よびデューティ比が一定のパルス波として複数の内部回
路３に供給されている。
【０００５】
【発明が解決しようとする課題】上述した従来の半導体
集積回路においては、当該半導体集積回路より出力され
るクロック信号を、フーリェ解析により、時間領域にお
ける波形を周波数領域のスペクトラムにより表現する
と、図７に示されるように、クロック信号の周波数ｆの
正弦波と、その周波数ｆの奇数倍の周波数３ｆ、５ｆ、
７ｆ、９ｆ、……という高調波成分の和として表現され
る。なお、図７のスペクトラムにおいては、周波数が１
１ｆ以上の高調波成分は省略されている。
集積回路においては、当該半導体集積回路より出力され
るクロック信号を、フーリェ解析により、時間領域にお
ける波形を周波数領域のスペクトラムにより表現する
と、図７に示されるように、クロック信号の周波数ｆの
正弦波と、その周波数ｆの奇数倍の周波数３ｆ、５ｆ、
７ｆ、９ｆ、……という高調波成分の和として表現され
る。なお、図７のスペクトラムにおいては、周波数が１
１ｆ以上の高調波成分は省略されている。
【０００６】このように、振幅、周波数およびデューテ
ィ比が常に一定であるクロック信号の場合には、非常に
狭い帯域内にエネルギーが集中しており、また、負荷容
量の大きいクロックラインを電流駆動能力の大きいイン
バータを用いて駆動しているために、電磁輻射を含む雑
音が発生し易くなり、特に、近年クロック信号の動作周
波数が１６ＭＨｚ、３２ＭＨｚと次第に高い周波数に移
行しており、その奇数倍の周波数は、在来のＦＭ放送の
周波数帯およびテレビ放送の周波数帯等に重畳する状態
となり、これらの放送の音声または画像等に対して雑音
障害を生じるとともに、ＶＴＲおよびステレオ等に対し
誤動作を引起す要因になるという欠点がある。
ィ比が常に一定であるクロック信号の場合には、非常に
狭い帯域内にエネルギーが集中しており、また、負荷容
量の大きいクロックラインを電流駆動能力の大きいイン
バータを用いて駆動しているために、電磁輻射を含む雑
音が発生し易くなり、特に、近年クロック信号の動作周
波数が１６ＭＨｚ、３２ＭＨｚと次第に高い周波数に移
行しており、その奇数倍の周波数は、在来のＦＭ放送の
周波数帯およびテレビ放送の周波数帯等に重畳する状態
となり、これらの放送の音声または画像等に対して雑音
障害を生じるとともに、ＶＴＲおよびステレオ等に対し
誤動作を引起す要因になるという欠点がある。
【０００７】また、電流駆動能力と負荷容量が大きいイ
ンバータ７３のスイッチング時においては、電源接地電
位に大きな過渡電流が流れ、電源接地電線に存在する寄
生抵抗により電圧降下が発生し、これにより他の諸回路
に対して悪影響を与えるという欠点がある。
ンバータ７３のスイッチング時においては、電源接地電
位に大きな過渡電流が流れ、電源接地電線に存在する寄
生抵抗により電圧降下が発生し、これにより他の諸回路
に対して悪影響を与えるという欠点がある。
【０００８】
【課題を解決するための手段】第１の発明の半導体集積
回路は、所定の周波数の原信号を入力し、特定のバイア
ス電圧を付加され、且つ電源電圧レベルよりも低振幅レ
ベルの前記原信号の周波数に等しい周波数のクロック原
信号を出力するクロック生成回路と、前記バイアス電圧
と等電位の基準電位を出力する基準電位発生回路と、前
記クロック生成回路より出力されるクロック原信号と前
記基準電位とを入力して両電位レベルを比較し、これら
の電位差を増幅してクロック信号として出力するクロッ
ク整形回路と、を備えることを特徴としている。
回路は、所定の周波数の原信号を入力し、特定のバイア
ス電圧を付加され、且つ電源電圧レベルよりも低振幅レ
ベルの前記原信号の周波数に等しい周波数のクロック原
信号を出力するクロック生成回路と、前記バイアス電圧
と等電位の基準電位を出力する基準電位発生回路と、前
記クロック生成回路より出力されるクロック原信号と前
記基準電位とを入力して両電位レベルを比較し、これら
の電位差を増幅してクロック信号として出力するクロッ
ク整形回路と、を備えることを特徴としている。
【０００９】また第２の発明の半導体集積回路は、所定
の周波数の原信号を入力し、特定のバイアス電圧を付加
され、且つ電源電圧レベルよりも低振幅レベルの前記原
信号の周波数に等しい周波数の第１のクロック原信号を
出力するクロック生成回路と、前記原信号を入力し、前
記特定のバイアス電圧と等しいバイアス電圧を付加さ
れ、且つ電源電圧レベルよりも低振幅レベルの前記原信
号の周波数に等しい周波数の第２のクロック原信号を出
力する第２クロック生成回路と、前記第１のクロック原
信号および前記第２のクロック原信号を入力して、両信
号の電位レベルを比較し、これらの電位差を増幅してク
ロック信号として出力するクロック整形回路と、を備え
ることを特徴としている。
の周波数の原信号を入力し、特定のバイアス電圧を付加
され、且つ電源電圧レベルよりも低振幅レベルの前記原
信号の周波数に等しい周波数の第１のクロック原信号を
出力するクロック生成回路と、前記原信号を入力し、前
記特定のバイアス電圧と等しいバイアス電圧を付加さ
れ、且つ電源電圧レベルよりも低振幅レベルの前記原信
号の周波数に等しい周波数の第２のクロック原信号を出
力する第２クロック生成回路と、前記第１のクロック原
信号および前記第２のクロック原信号を入力して、両信
号の電位レベルを比較し、これらの電位差を増幅してク
ロック信号として出力するクロック整形回路と、を備え
ることを特徴としている。
【００１０】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１１】図１は本発明の第１の実施例を示す回路図
である。図１に示されるように、本実施例は、クロック
信号の供給対象である複数の内部回路３に対応して、発
振器４と、インバータ１１、抵抗１２および１３を含む
クロック生成回路１と、基準電位発生回路５と、それぞ
れ比較器２１を１む含むクロック整形回路２とを備えて
構成される。また、図２は、上記発振器４の発振出力信
号１０１、クロック生成回路１の出力信号１０２、基準
電位発生回路５より出力される基準電位出力１０３およ
びクロック整形回路２より出力されるクロック信号１０
４の信号波形を示すタイミング図である。
である。図１に示されるように、本実施例は、クロック
信号の供給対象である複数の内部回路３に対応して、発
振器４と、インバータ１１、抵抗１２および１３を含む
クロック生成回路１と、基準電位発生回路５と、それぞ
れ比較器２１を１む含むクロック整形回路２とを備えて
構成される。また、図２は、上記発振器４の発振出力信
号１０１、クロック生成回路１の出力信号１０２、基準
電位発生回路５より出力される基準電位出力１０３およ
びクロック整形回路２より出力されるクロック信号１０
４の信号波形を示すタイミング図である。
【００１２】図１において、発振器４の発振出力信号１
０１は、図２に示されるように正弦波信号として出力さ
れ、インバータ１１、抵抗１２および１３を含むクロッ
ク生成回路１に入力される。クロック生成回路１におい
ては、発振出力信号１０１は、インバータ１１により反
転されて出力される。この場合、インバータ１１は抵抗
１２および１３によりＶCC／２にバイアスされており、
またインバータ１１の電流駆動能力は、予め設計によ
り、出力レベルが電源電圧ＶCCと接地電位間の振幅以下
の低レベルとなるように設定される。これにより、クロ
ック生成回路１の出力信号１０２は、図２に示されるよ
うに、ＶCC／２の電位を中心とする低電位レベルの信号
であり、且つ高調波成分の少ない信号としてクロックラ
インに出力され、当該クロックラインを経由して、それ
ぞれ複数のクロック整形回路２を形成する比較器２１の
正相側に入力される。
０１は、図２に示されるように正弦波信号として出力さ
れ、インバータ１１、抵抗１２および１３を含むクロッ
ク生成回路１に入力される。クロック生成回路１におい
ては、発振出力信号１０１は、インバータ１１により反
転されて出力される。この場合、インバータ１１は抵抗
１２および１３によりＶCC／２にバイアスされており、
またインバータ１１の電流駆動能力は、予め設計によ
り、出力レベルが電源電圧ＶCCと接地電位間の振幅以下
の低レベルとなるように設定される。これにより、クロ
ック生成回路１の出力信号１０２は、図２に示されるよ
うに、ＶCC／２の電位を中心とする低電位レベルの信号
であり、且つ高調波成分の少ない信号としてクロックラ
インに出力され、当該クロックラインを経由して、それ
ぞれ複数のクロック整形回路２を形成する比較器２１の
正相側に入力される。
【００１３】一方、クロック信号の供給対象である内部
回路３はＣＭＯＳ論理回路により形成されており、従っ
て供給されるクロック信号の振幅としては、電源電圧Ｖ
CCと接地電位間の振幅と等しい電位レベルとして供給す
ることが必要となる。このために、基準電位発生回路５
より出力される基準電位１０３は、クロック生成回路１
において、抵抗１２および１３によりインバータ１１に
付与されたバイアス電位と同一電位のＶCC／２の電位に
て出力され、それぞれ複数のクロック整形回路２に含ま
れる比較器２１の逆相側に入力される。それぞれのクロ
ック整形回路２の比較器２１においては、クロック生成
回路１の出力信号１０２と基準電位１０３の両電位レベ
ルが比較されて、両信号の電位レベル差は電源電圧ＶCC
と接地電位間の振幅と等しい電位レベルまで増幅され、
図２に示されるように、クロック信号１０４として出力
されて内部回路３に供給される。図２を参照して明らか
なように、当該クロック信号１０４は、クロック生成回
路１の出力信号１０２の電位レベルが基準電位発生回路
５の基準電位１０３よりも高電位の時には、クロック整
形回路２より出力されるクロック信号１０４のレベルは
ＶCCとなり、クロック生成回路１の出力信号１０２の電
位レベルが基準電位発生回路５の基準電位１０３よりも
低電位の時には、クロック整形回路２より出力されるク
ロック信号１０４のレベルは接地電位となるパルス信号
として形成されている。
回路３はＣＭＯＳ論理回路により形成されており、従っ
て供給されるクロック信号の振幅としては、電源電圧Ｖ
CCと接地電位間の振幅と等しい電位レベルとして供給す
ることが必要となる。このために、基準電位発生回路５
より出力される基準電位１０３は、クロック生成回路１
において、抵抗１２および１３によりインバータ１１に
付与されたバイアス電位と同一電位のＶCC／２の電位に
て出力され、それぞれ複数のクロック整形回路２に含ま
れる比較器２１の逆相側に入力される。それぞれのクロ
ック整形回路２の比較器２１においては、クロック生成
回路１の出力信号１０２と基準電位１０３の両電位レベ
ルが比較されて、両信号の電位レベル差は電源電圧ＶCC
と接地電位間の振幅と等しい電位レベルまで増幅され、
図２に示されるように、クロック信号１０４として出力
されて内部回路３に供給される。図２を参照して明らか
なように、当該クロック信号１０４は、クロック生成回
路１の出力信号１０２の電位レベルが基準電位発生回路
５の基準電位１０３よりも高電位の時には、クロック整
形回路２より出力されるクロック信号１０４のレベルは
ＶCCとなり、クロック生成回路１の出力信号１０２の電
位レベルが基準電位発生回路５の基準電位１０３よりも
低電位の時には、クロック整形回路２より出力されるク
ロック信号１０４のレベルは接地電位となるパルス信号
として形成されている。
【００１４】なお、本実施例においては、クロック生成
回路１の出力信号１０１の出力されるクロックライン
は、低レベルに設定されて雑音レベルの抑制が図られて
いるので、電源電圧・接地間に対応する信号配線の長さ
を極力短縮化するために、クロック生成回路１は発振器
４の近傍に配置し、クロック整形回路２は内部回路３の
近傍に配置することが望ましい。
回路１の出力信号１０１の出力されるクロックライン
は、低レベルに設定されて雑音レベルの抑制が図られて
いるので、電源電圧・接地間に対応する信号配線の長さ
を極力短縮化するために、クロック生成回路１は発振器
４の近傍に配置し、クロック整形回路２は内部回路３の
近傍に配置することが望ましい。
【００１５】次に、本発明の第２の実施例について説明
する。図３は本発明の第２の実施例を示す回路図であ
る。図３に示されるように、本実施例は、クロック信号
の供給対象である複数の内部回路３に対応して、発振器
４と、インバータ１１、抵抗１２および１３を含むクロ
ック生成回路１と、インバータ６１および６２、抵抗６
３および６４を含む第２クロック生成回路６と、それぞ
れ比較器２１を含む複数のクロック整形回路２とを備え
て構成される。本実施例は、前述の第１の実施例におけ
る基準電位発生回路５の代わりに、第２クロック生成回
路６が設けられている。また、図４は、上記発振器４の
発振出力信号１０１、クロック生成回路１の出力信号１
０２、第２クロック生成回路６の出力信号１０５および
クロック整形回路２より出力されるクロック信号１０４
の信号波形を示すタイミング図である。
する。図３は本発明の第２の実施例を示す回路図であ
る。図３に示されるように、本実施例は、クロック信号
の供給対象である複数の内部回路３に対応して、発振器
４と、インバータ１１、抵抗１２および１３を含むクロ
ック生成回路１と、インバータ６１および６２、抵抗６
３および６４を含む第２クロック生成回路６と、それぞ
れ比較器２１を含む複数のクロック整形回路２とを備え
て構成される。本実施例は、前述の第１の実施例におけ
る基準電位発生回路５の代わりに、第２クロック生成回
路６が設けられている。また、図４は、上記発振器４の
発振出力信号１０１、クロック生成回路１の出力信号１
０２、第２クロック生成回路６の出力信号１０５および
クロック整形回路２より出力されるクロック信号１０４
の信号波形を示すタイミング図である。
【００１６】図３において、発振器４の発振出力信号１
０１は、図４に示されるように正弦波信号として出力さ
れ、インバータ１１、抵抗１２および１３を含むクロッ
ク生成回路１に入力される。クロック生成回路１におい
ては、第１の実施例の場合と同様に、発振出力信号１０
１は、インバータ１１により反転されて出力される。こ
の場合、インバータ１１は抵抗１２および１３によりＶ
CC／２にバイアスされており、またインバータ１１の電
流駆動能力は、予め設計により、出力レベルが電源電圧
ＶCCと接地電位間の振幅以下の低レベルとなるように設
定される。これにより、クロック生成回路１の出力信号
１０２は、図４に示されるように、ＶCC／２の電位を中
心とする低電位レベルの信号であり、且つ高調波成分の
少ない信号としてクロックラインに出力され、当該クロ
ックラインを経由して、それぞれ複数のクロック整形回
路２を形成する比較器２１の正相側に入力される。
０１は、図４に示されるように正弦波信号として出力さ
れ、インバータ１１、抵抗１２および１３を含むクロッ
ク生成回路１に入力される。クロック生成回路１におい
ては、第１の実施例の場合と同様に、発振出力信号１０
１は、インバータ１１により反転されて出力される。こ
の場合、インバータ１１は抵抗１２および１３によりＶ
CC／２にバイアスされており、またインバータ１１の電
流駆動能力は、予め設計により、出力レベルが電源電圧
ＶCCと接地電位間の振幅以下の低レベルとなるように設
定される。これにより、クロック生成回路１の出力信号
１０２は、図４に示されるように、ＶCC／２の電位を中
心とする低電位レベルの信号であり、且つ高調波成分の
少ない信号としてクロックラインに出力され、当該クロ
ックラインを経由して、それぞれ複数のクロック整形回
路２を形成する比較器２１の正相側に入力される。
【００１７】他方において、第２クロック生成回路６に
おいては、発振出力信号１０１は、インバータ６１およ
び６２により正転されて出力される。この場合、インバ
ータ６２は抵抗６３および６４によりＶCC／２にバイア
スされており、またインバータ６２の電流駆動能力は、
クロック生成回路１の場合と同様に、予め設計により、
出力レべルが電源電圧ＶCCと接地電位間の振幅以下の低
レベルとなるように設定される。これにより、第２クロ
ック生成回路６の出力信号１０５は、図４に示されるよ
うに、出力信号１０２とは逆位相のＶCC／２の電位を中
心とする低電位レベルであり、且つ高調波成分の少ない
信号として出力され、クロックラインを経由して、それ
ぞれ複数のクロック整形回路２を形成する比較器２１の
逆相側に入力される。
おいては、発振出力信号１０１は、インバータ６１およ
び６２により正転されて出力される。この場合、インバ
ータ６２は抵抗６３および６４によりＶCC／２にバイア
スされており、またインバータ６２の電流駆動能力は、
クロック生成回路１の場合と同様に、予め設計により、
出力レべルが電源電圧ＶCCと接地電位間の振幅以下の低
レベルとなるように設定される。これにより、第２クロ
ック生成回路６の出力信号１０５は、図４に示されるよ
うに、出力信号１０２とは逆位相のＶCC／２の電位を中
心とする低電位レベルであり、且つ高調波成分の少ない
信号として出力され、クロックラインを経由して、それ
ぞれ複数のクロック整形回路２を形成する比較器２１の
逆相側に入力される。
【００１８】一方、第１の実施例の場合と同様に、クロ
ック信号の供給対象である内部回路３はＣＭＯＳ論理回
路により形成されており、従って供給されるクロック信
号の振幅としては、電源電圧ＶCCと接地電位間の振幅と
等しい電位レベルとして供給することが必要となる。こ
のために、クロック生成回路１の出力信号１０２および
第２クロック生成回路６の出力信号１０５は、それぞれ
クロック整形回路２を形成する比較器２１においてレベ
ル比較され、出力信号１０２の電位が出力信号１０５の
電位よりも高電位である場合には、増幅されて電源電圧
ＶCCとして出力され、また出力信号１０２の電位が出力
信号１０５の電位よりも低電位である場合には、増幅さ
れて接地電位として出力される。即ち、電源電圧ＶCCと
接地電位間の振幅と等しい電位レベルまで増幅され、図
４に示されるように、クロック信号１０４として出力さ
れて内部回路３に供給される。
ック信号の供給対象である内部回路３はＣＭＯＳ論理回
路により形成されており、従って供給されるクロック信
号の振幅としては、電源電圧ＶCCと接地電位間の振幅と
等しい電位レベルとして供給することが必要となる。こ
のために、クロック生成回路１の出力信号１０２および
第２クロック生成回路６の出力信号１０５は、それぞれ
クロック整形回路２を形成する比較器２１においてレベ
ル比較され、出力信号１０２の電位が出力信号１０５の
電位よりも高電位である場合には、増幅されて電源電圧
ＶCCとして出力され、また出力信号１０２の電位が出力
信号１０５の電位よりも低電位である場合には、増幅さ
れて接地電位として出力される。即ち、電源電圧ＶCCと
接地電位間の振幅と等しい電位レベルまで増幅され、図
４に示されるように、クロック信号１０４として出力さ
れて内部回路３に供給される。
【００１９】なお、前述の第１の実施例の場合には、基
準電圧発生回路５は、製造上の「ばらつき」およびノイ
ズ等の影響により基準電圧が変動すると、クロック整形
回路２より出力されるクロック信号１０４のデューティ
比が一定のパレス波にならない可能性があるが、本実施
例においては、クロック生成回路１の出力信号１０２
と、第２クロック生成回路６の出力信号１０５との位相
差は、源入力信号が共に発振器４の発振出力信号１０１
であるため、１８０度より変移することはなく、これに
より、クロック信号１０４が、クロック整形回路２よ
り、デューティ比が一定のパルス信号として出力される
という利点がある。
準電圧発生回路５は、製造上の「ばらつき」およびノイ
ズ等の影響により基準電圧が変動すると、クロック整形
回路２より出力されるクロック信号１０４のデューティ
比が一定のパレス波にならない可能性があるが、本実施
例においては、クロック生成回路１の出力信号１０２
と、第２クロック生成回路６の出力信号１０５との位相
差は、源入力信号が共に発振器４の発振出力信号１０１
であるため、１８０度より変移することはなく、これに
より、クロック信号１０４が、クロック整形回路２よ
り、デューティ比が一定のパルス信号として出力される
という利点がある。
【００２０】なお、本発明において、負荷容量の大きい
クロックラインにおける電位レベルを低振幅に抑制する
ことにより、当該クロックラインに含まれる高調波成分
のレベルは、シミュレーションによると、９０％以上削
減可能である。
クロックラインにおける電位レベルを低振幅に抑制する
ことにより、当該クロックラインに含まれる高調波成分
のレベルは、シミュレーションによると、９０％以上削
減可能である。
【００２１】
【発明の効果】以上説明したように、本発明は、発振出
力を受けて負荷容量の大きいクロックラインに出力され
るクロック信号を低振幅レベルに抑制することにより、
当該クロックラインに包含される高調波成分を著しく低
減させることができるとともに、当該クロックラインを
駆動するクロック生成回路に含まれるインバータの電流
駆動能力を小さく抑制することが可能となり、従来のよ
うに過渡電流のレベルも大幅に低減され、他の回路に対
する悪影響を排除することができるという効果がある。
力を受けて負荷容量の大きいクロックラインに出力され
るクロック信号を低振幅レベルに抑制することにより、
当該クロックラインに包含される高調波成分を著しく低
減させることができるとともに、当該クロックラインを
駆動するクロック生成回路に含まれるインバータの電流
駆動能力を小さく抑制することが可能となり、従来のよ
うに過渡電流のレベルも大幅に低減され、他の回路に対
する悪影響を排除することができるという効果がある。
【図１】本発明の第１の実施例を示す回路図である。
【図２】第１の実施例における動作波形を示す図であ
る。
る。
【図３】本発明の第２の実施例を示す回路図である。
【図４】第２の実施例における動作波形を示す図であ
る。
る。
【図５】従来例を示す回路図である。
【図６】従来例における動作波形を示す図である。
【図７】従来のクロック信号のスペクトラムを示す図で
ある。
ある。
１ クロック生成回路 ２ クロック整形回路 ３ 内部回路 ４ 発振器 ５ 基準電位発生回路 ６ 第２クロック生成回路 ７ クロックドライバ回路 １１、２１、６１、６２、７１〜７３ インバータ １２、１３、６３、６４ 抵抗
Claims (2)
- 【請求項１】 所定の周波数の原信号を入力し、特定の
バイアス電圧を付加され、且つ電源電圧レベルよりも低
振幅レベルの前記原信号の周波数に等しい周波数のクロ
ック原信号を出力するクロック生成回路と、 前記バイアス電圧と等電位の基準電位を出力する基準電
位発生回路と、 前記クロック生成回路より出力されるクロック原信号と
前記基準電位とを入力して両電位レベルを比較し、これ
らの電位差を増幅してクロック信号として出力するクロ
ック整形回路と、 を備えることを特徴とする半導体集積回路。 - 【請求項２】 所定の周波数の原信号を入力し、特定の
バイアス電圧を付加され、且つ電源電圧レベルよりも低
振幅レベルの前記原信号の周波数に等しい周波数の第１
のクロック原信号を出力するクロック生成回路と、 前記原信号を入力し、前記特定のバイアス電圧と等しい
バイアス電圧を付加され、且つ電源電圧レベルよりも低
振幅レベルの前記原信号の周波数に等しい周波数の第２
のクロック原信号を出力する第２クロック生成回路と、 前記第１のクロック原信号および前記第２のクロック原
信号を入力して、両信号の電位レベルを比較し、これら
の電位差を増幅してクロック信号として出力するクロッ
ク整形回路と、 を備えることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19106093A JPH0746096A (ja) | 1993-08-02 | 1993-08-02 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19106093A JPH0746096A (ja) | 1993-08-02 | 1993-08-02 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0746096A true JPH0746096A (ja) | 1995-02-14 |
Family
ID=16268225
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19106093A Pending JPH0746096A (ja) | 1993-08-02 | 1993-08-02 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0746096A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0821498A3 (de) * | 1996-07-26 | 2000-07-19 | Siemens Aktiengesellschaft | Taktversorgungssystem für elektronische Baugruppen |
-
1993
- 1993-08-02 JP JP19106093A patent/JPH0746096A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0821498A3 (de) * | 1996-07-26 | 2000-07-19 | Siemens Aktiengesellschaft | Taktversorgungssystem für elektronische Baugruppen |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010123 |