JPH0746336B2 - 多数チヤンネルデ−タの変化検出回路 - Google Patents

Description

【発明の詳細な説明】 A.産業上の利用分野 本発明は、多数のデータチヤンネルの各入力データに変
化が生じたか否かを検出する多数チヤンネルデータの変
化検出回路に関するものである。

B.発明の概要 本発明は、多数のデータチヤンネルの各入力データの変
化を検出する回路において、 並列に設けた２つのメモリに対して交互に各データチヤ
ンネルの入力データを書込み、全チヤンネルの入力デー
タの書込み終了後に２つのメモリに記憶されたデータを
読み出して相互に比較することにより、 コンピユータなどのデータ処理手段の無駄な処理時間を
省き、その効率の低下を防ぐようにしたものである。

C.従来の技術 従来、多数の子局あるいは端末装置を備えたデータ処理
システムは、各端末の入力データを順次取込み、この入
力データに変化があれば制御信号を該当の端末に送つて
所要の制御を行うようにしたものがある。

具体的には、各端末の取込み、このデータをダイレクト
メモリアクセス（DMA）によつてメモリに転送し、前回
取込んだデータとをデータ処理手段によつて逐次相互に
比較し、不一致のデータがあれば不一致となつたデータ
の端末に変化があつたものとして検出し、この端末に対
して所要の制御を行うようにしたものである。

D.発明が解決しようとする問題点 ところが、上記のようにデータ処理手段によつて前回取
込んだ入力データと今回新たに取込んだ入力データとを
各端末別に逐次比較するようにした場合、データ処理手
段がこの単純なデータ比較のために占有されるものとな
り、データ処理の効率が低下するという問題点があつ
た。

E.問題点を解決するための手段 本発明は、複数のデータチヤンネルにそれぞれ対応した
アドレスを有する第１メモリおよび第２メモリと、これ
ら第１メモリおよび第２メモリの各アドレスを順次サイ
クリツクに指定するチヤンネルカウンタと、このチヤン
ネルカウンタから出力されるチヤンネル信号によりこの
チヤンネル信号の内容に対応するデータチヤンネルの入
力データを選択して前記第１メモリおよび第２メモリの
データ入力に供給するデータセレクタと、前記チヤンネ
ルカウンタの繰返し動作回数をカウントし、前記第１メ
モリおよび第２メモリに対して入力データを交互に書込
むための書込み信号を出力するサイクルカウンタと、第
１メモリまたは第２メモリへのデータ書込み終了後にこ
れらメモリから読み出された各チヤンネルのデータを同
一チヤンネル同志で比較し、不一致となるデータを検出
する不一致検出回路と、不一致となつたデータのうち最
新の入力データを選択して出力するマルチプレクサと、
このマルチプレクサの出力データを不一致となつたチヤ
ンネルを示す信号と共に記憶するバツフア回路とを設け
たものである。

F.作 用 第１メモリおよび第２メモリには全チヤンネルの入力デ
ータが交互に書込まれる。そして、書込み終了後には各
チヤンネルの記憶データが順次読出され同一チヤンネル
同志で比較される。その結果、不一致であれば、この不
一致の原因となつたデータのうち最新の入力データがバ
ツフア回路にそのチヤンネルを示すデータと共に記憶さ
れる。

G.実施例 第１図（Ａ）および（Ｂ）は本発明の一実施例を示す回
路図であり、２個のランダムアクセスメモリ（以下、RA
M）1,2が並列に設けられている。このRAM1,2はデータチ
ヤンネルの数に等しいアドレスを有しており、この各デ
ータチヤンネルにそれぞれ対応するアドレスはチヤンネ
ルカウンタ３から出力されるサイクリツクのチヤンネル
信号CHによつて順次指定され、書込みモードにおいて入
力データDinが指定されたアドレスに書込まれる。ま
た、読出しモードにおいて指定されたアドレスの記憶デ
ータが読出される。

データチヤンネルの各チヤンネルを指定するチヤンネル
カウンタ３のチヤンネル信号CHはサイクルカウンタ４に
入力され、第１チヤンネル目から第ｋチヤンネル目まで
を１チヤンネルサイクルとした繰返し回数がカウントさ
れる。また、チヤンネル信号CHは第１図（Ｂ）のデータ
セレクタ５のセレクト制御信号としても入力され、この
データセレクタ５に入力されているｋチヤンネル分の入
力データDkが各チヤンネル別に順次選択され、RAM1,2の
入力データDinとして供給されるようになつている。

ここで、サイクルカウンタ４はチヤンネル信号CHのカウ
ント値ｑがｑ＝ｍのときRAM1に対してのみ書込み信号WR
1を出力し、ｑ＝ｍ＋２のときRAM2に対してのみ書込み
信号WR2を出力し、さらにｑ＝ｍ＋１のときには読出し
イネーブル信号REBを出力するように構成されている。

従つて、RAM1,2のｋチヤンネル分のアドレスのうちｎ−
１〜ｎ＋２アドレスについて考えると、チヤンネル信号
CHの第ｍサイクル目では第２図（Ａ）に示すように各チ
ヤンネルの入力データDkはRAM1に書込まれ、第ｍ＋２サ
イクル目では第２図（Ｂ）に示すようにRAM2に書込まれ
る。そして、BAM1に入力データDkの書込みが修了した次
のｍ＋１サイクル目では第２図（Ｃ）に示すようにRAM1
とRAM2の記憶データが同一アドレス単位で同時に読み出
される。すなわち、RAM1,2には全チヤンネルの入力デー
タDkがチヤンネル信号CHの一巡毎に交互に書込まれ、書
込みの終つた後の次のサイクル（チヤンネル信号CHが一
巡するサイクル）ではRAM1とRAM2の記憶データが同一ア
ドレス単位（すなわち、同一チヤンネル単位）で同時に
読み出される。

このようにしてRAM1,RAM2から時分割で読み出された各
チヤンネルのデータDkは、読出しイネーブル信号REBに
よつてラツチ6A,6Bにラツチされた後、第１図（Ｂ）の
不一致検出回路７とマルチプレクサ８に並列に入力され
る。この時、不一致検出回路７には、読出しイネーブル
信号REBを遅延回路11によつて所定時間τだけ遅延した
不一致検出タイミング信号DETが入力される。これによ
つて、不一致検出回路７は信号DETの入力タイミングに
おいてラツチ6A,6Bから入力された同一チヤンネルに関
する第ｍサイクル目の入力データDkと第ｍ−２サイクル
目の入力データDkとを比較し、両者が不一致か否かを検
出する。この検出の結果、不一致ならば検出回路７は不
一致検出信号NEQを出力する。

この不一致検出信号NEQは割込みコントロール回路９に
入力されると共に、FIFOで構成されたバツフア10に対し
書込み信号として入力される。

バツフア10にはマルチプレクサ８を介してラツチ6Aまた
はラツチ6Bの出力データDkか入力されると共にチヤンネ
ルカウンタからのチヤンネル信号CHが入力されている。

この時、マルチプレクサ８に対しては最新に入力データ
Dkを書込んだRAMの読出しデータDkを選択する選択信号S
ELがサイクルカウンタ４から与えられる。第２図（Ａ）
の例ではRAM1に最新の入力データDkを書込んだため、RA
M1の読出しデータDkを選択する選択信号SELがマルチプ
レクサ８に与えられる。

従つて、不一致検出回路７から不一致検出信号NEQが出
力されると、不一致となつたチヤンネルの最新の入力デ
ータDkがそのチヤンネル番号を示すチヤンネル信号CHと
共にバツフア10に書込まれる。

これによつて、バツフア10にはｋチヤンネルの入力デー
タDkのうち前回入力した入力データDk₁と今回新たに入
力した入力データDkとが不一致となつたチヤンネルの最
新入力データDkがそのチヤンネル信号CHと共に記憶され
る。

一方、割込みコントロール回路９は不一致検出信号NEQ
が入力されると、外部装置に対して割込み要求INT・RQ
を供給する。すると、外部装置からバツフア10に書込ま
れたデータDkとチヤンネル信号CHとを読出すべく読出し
信号RDが入力され、バツフア10からデータDkとチヤンネ
ル信号CHが外部装置に転送される。

なお、バツフア10は不一致検出信号NEQの入力後、デー
タの書込みが終了するまでの間、外部装置に対してデー
タの読出しを禁止する信号RDOKを出力し、書込みが終了
するとこの信号RDOKを解除する。

第２図（Ａ）のタイムチヤートでは、第ｍサイクル目の
書込み信号WR1によつてRAM1に対して新たな入力データD
kが書込まれる様子を示し、RAM2においては第ｍ−２サ
イクル目に書込まれた入力データDkがそのまま保持され
ることを示している。また、第２図（Ｃ）のタイムチヤ
ートでは、第ｍ＋１サイクル目にRAM1とRAM2の記憶デー
タが同時に読出され、この読出しデータのうち第ｎチヤ
ンネル目の入力データが不一致となり、バツフア10を書
込まれたことを示している。また第２図（Ｂ）のタイム
チヤートではRAM2に最新の入力データDkが書込まれてい
ることを示している。

なお、バツフア10はFIFOで構成しているため、入力デー
タDkの不一致チヤンネルが多数あれば、この不一致とな
つたチヤンネルの最新入力データDkは順番に記憶され、
外部装置によつて順番に読出される。

H.発明の効果 以上の説明から明らかなように本発明によれば、多数チ
ヤンネルのデータを２つのRAMに交互に書込んだ後、同
一チヤンネルに関するデータ同志で比較し、不一致があ
つたならばこのことを外部装置に伝達するようにしてい
るため、コンピユータなどのデータ処理手段に単純なデ
ータ照合処理を行なわせることが不要となり、データ処
理手段の効率の低下を防ぐことができる。本発明はチヤ
ンネル数が多くなる程その効果が大きくなる。

【図面の簡単な説明】

第１図（Ａ），（Ｂ）は本発明の一実施例を示す回路
図、第２図（Ａ）〜（Ｃ）は実施例の動作を説明するた
めのタイムチヤートである。 1,2……RAM、３……チヤンネルカウンタ、４……サイク
ルカウンタ、５……データセレクタ、6A,6B……ラツ
チ、７……不一致検出回路、８……マルチプレクサ、９
……割込みコントロール回路、10……バツフア。

Claims (1)

【特許請求の範囲】
1. 【請求項１】複数のデータチャンネルにそれぞれ対応し
   たアドレスを有する第１メモリおよび第２メモリと、こ
   れら第１メモリおよび第２メモリの各アドレスを順次サ
   イクリックに指定するチャンネルカウンタと、このチャ
   ンネルカウンタから出力されるチャンネル信号によりこ
   のチャンネル信号の内容に対応するデータチャンネルの
   入力データを選択して前記第１メモリおよび第２メモリ
   のデータ入力に供給するデータセレクタと、前記チャン
   ネルカウンタのチャンネル信号が入力されるとともに第
   １チャンネル目から第ｋチャンネル目までを１チャンネ
   ルサイクルとした繰り返し回数がカウントされ、チャン
   ネル信号の第ｍサイクル目のときには各チャンネルの入
   力データを第１メモリに書き込む信号を出力し、第ｍ＋
   ２サイクル目のときには各チャンネルの入力データを第
   ２メモリに書き込む信号を出力し、第１メモリに入力デ
   ータの書き込みが終了した次のｍ＋１サイクル目のとき
   には読み出しイネーブル信号を出力するサイクルカウン
   タと、このサイクルカウンタが読み出しイネーブル信号
   を出力したとき、第１メモリおよび第２メモリの記憶デ
   ータが同一アドレス単位で同時に読み出されてラッチさ
   れる第１および第２ラッチ部と、前記サイクルカウンタ
   が読み出しイネーブル信号が供給され、出力にその信号
   を所定時間だけ遅延させた不一致検出タイミング信号を
   送出する遅延回路と、この遅延回路から送出された不一
   致検出タイミング信号が与えられ、このタイミング信号
   で前記第１および第２ラッチ部から出力された同一チャ
   ンネルに関する第ｍサイクル目のデータと第ｍ−２サイ
   クル目のデータとを比較し、両データが不一致か否かを
   検出する不一致検出回路と、この不一致検出回路から送
   出される不一致検出信号が与えられると、不一致となっ
   たチャンネルの最新の入力データがマルチプレクサを介
   してそのチャンネル番号を示すチャンネル信号とともに
   記憶するバッファとを備えてなる多数チャンネルデータ
   の変化検出回路。