JPH0746704B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0746704B2 JPH0746704B2 JP61111050A JP11105086A JPH0746704B2 JP H0746704 B2 JPH0746704 B2 JP H0746704B2 JP 61111050 A JP61111050 A JP 61111050A JP 11105086 A JP11105086 A JP 11105086A JP H0746704 B2 JPH0746704 B2 JP H0746704B2
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- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、記憶特性の秀れたフローティングゲート型の
電界効果トランジスタからなる半導体記憶装置に関する
ものである。
電界効果トランジスタからなる半導体記憶装置に関する
ものである。
従来の技術 従来、電気的に書き込み消去が可能なROM（EEPROM;Elec
trically Erasable and Programable ROM）の１つとし
て、トンネリング注入により書き込み消去を行うフロー
ティングゲート構造の半導体記憶装置が知られている。
このフローティング型半導体記憶装置は、半導体基板側
から薄い絶縁膜を介して電荷をトンネリングさせ、絶縁
膜上のフローティングゲート電極に電荷を蓄積し、トラ
ンジスタのしきい値電圧を変化させて情報を記憶させる
ことを原理としている。
trically Erasable and Programable ROM）の１つとし
て、トンネリング注入により書き込み消去を行うフロー
ティングゲート構造の半導体記憶装置が知られている。
このフローティング型半導体記憶装置は、半導体基板側
から薄い絶縁膜を介して電荷をトンネリングさせ、絶縁
膜上のフローティングゲート電極に電荷を蓄積し、トラ
ンジスタのしきい値電圧を変化させて情報を記憶させる
ことを原理としている。
第３図に従来のフローティングゲート型の半導体記憶装
置の一例の断面図を示す。１はＰ型シリコン基板、２及
び３はＮ型の拡散領域、４は酸化シリコン膜、10はトン
ネリング媒体となりうる薄い酸化シリコン膜、７はフロ
ーティングゲート電極、８は酸化シリコン膜、９はコン
トロールゲート電極である。
置の一例の断面図を示す。１はＰ型シリコン基板、２及
び３はＮ型の拡散領域、４は酸化シリコン膜、10はトン
ネリング媒体となりうる薄い酸化シリコン膜、７はフロ
ーティングゲート電極、８は酸化シリコン膜、９はコン
トロールゲート電極である。
近年、第３図に示すごとき半導体記憶装置において、プ
ログラム電圧の低電圧化を実現するために、トネリング
媒体となりうる薄い酸化シリコン膜10の代わりに、窒化
シリコン膜を用い、プールフレンケルトンネリング注入
効率を増加させた構造がよく知られている。
ログラム電圧の低電圧化を実現するために、トネリング
媒体となりうる薄い酸化シリコン膜10の代わりに、窒化
シリコン膜を用い、プールフレンケルトンネリング注入
効率を増加させた構造がよく知られている。
発明が解決しようとする問題点 しかしながら、トンネリング絶縁膜として、酸化シリコ
ン膜より電気伝導性の高い窒化シリコン膜を用いた構造
だと、フローティングゲート電極に蓄積された電荷の放
出効率も増大してしまい、記憶保持特性が悪化するとい
った欠点を有していた。すなわち、プログラム電圧の低
電圧化と記憶保持特性の確保は相反する関係にあり、記
憶保持特性を確保した上でのプログラム電圧の低電圧化
は極めて困難であり、実用上の問題点となっていた。
ン膜より電気伝導性の高い窒化シリコン膜を用いた構造
だと、フローティングゲート電極に蓄積された電荷の放
出効率も増大してしまい、記憶保持特性が悪化するとい
った欠点を有していた。すなわち、プログラム電圧の低
電圧化と記憶保持特性の確保は相反する関係にあり、記
憶保持特性を確保した上でのプログラム電圧の低電圧化
は極めて困難であり、実用上の問題点となっていた。
本発明の目的はかかる問題点に鑑み、フローティングゲ
ート型半導体記憶装置において、記憶保持特性を劣化さ
せることなくプログラム電圧の低電圧化をはかることが
できる新規な構造を提供することにある。
ート型半導体記憶装置において、記憶保持特性を劣化さ
せることなくプログラム電圧の低電圧化をはかることが
できる新規な構造を提供することにある。
問題点を解決するための手段 前記目的を達成するために、本発明はソース及びドレイ
ンの拡散領域を有する一導電型の半導体基板上の所定の
領域に、高電気伝導性の第１の窒化シリコン膜とこれよ
りも低い低電気伝導性の第２の窒化シリコン膜の少なく
とも２種の被膜を順次積層して共にプールフレンゲルト
ンネリング媒体となり得る第１の絶縁膜を備え、前記第
１の絶縁膜上にフローティングゲート電極を備え、前記
フローティングゲート電極上に第２の絶縁膜を介して制
御電極を備えた半導体記憶装置を提供する。
ンの拡散領域を有する一導電型の半導体基板上の所定の
領域に、高電気伝導性の第１の窒化シリコン膜とこれよ
りも低い低電気伝導性の第２の窒化シリコン膜の少なく
とも２種の被膜を順次積層して共にプールフレンゲルト
ンネリング媒体となり得る第１の絶縁膜を備え、前記第
１の絶縁膜上にフローティングゲート電極を備え、前記
フローティングゲート電極上に第２の絶縁膜を介して制
御電極を備えた半導体記憶装置を提供する。
作用 本発明のごとき構造によれば、シリコン基板側に電気伝
導性の高い窒化シリコン膜を備えているため、シリコン
基板側からのトンネリング注入効率を増大させることが
可能となり、一方フローティングゲート電極側に電気伝
導性の低い窒化シリコン膜を備えているため、フローテ
ィングゲート電極に蓄積された電荷の放出効率は減少
し、優れた記憶保持特性を確保することができる。
導性の高い窒化シリコン膜を備えているため、シリコン
基板側からのトンネリング注入効率を増大させることが
可能となり、一方フローティングゲート電極側に電気伝
導性の低い窒化シリコン膜を備えているため、フローテ
ィングゲート電極に蓄積された電荷の放出効率は減少
し、優れた記憶保持特性を確保することができる。
実施例 本発明の具体的な実施例を図面を用いて説明する。
第１図は本発明の一実施例である半導体記憶装置の断面
構造図である。図において１はＰ型シリコン基板、２及
び３はＮ型の拡散領域、４は酸化シリコン膜、５は高電
気伝導性の第１の窒化シリコン膜、６は低電気伝導性の
第２の窒化シリコン膜、７はフローティングゲート電
極、８は酸化シリコン膜、９はコントロールゲート電極
である。
構造図である。図において１はＰ型シリコン基板、２及
び３はＮ型の拡散領域、４は酸化シリコン膜、５は高電
気伝導性の第１の窒化シリコン膜、６は低電気伝導性の
第２の窒化シリコン膜、７はフローティングゲート電
極、８は酸化シリコン膜、９はコントロールゲート電極
である。
また、第１図に示すごとき本発明の構造を実現する製造
方法の一実施例を第２図Ａ〜第２図Ｃに示す。
方法の一実施例を第２図Ａ〜第２図Ｃに示す。
まず、第２図Ａに示すように、Ｐ型シリコン基板１上
に、公知の選択拡散技術によりＮ型の拡散領域2,3を形
成し、その後酸化シリコン膜４を熱酸化法により形成す
る。酸化シリコン膜４の厚さは、基板からのトンネリン
グが起こらないように厚くする必要があり、本実施例で
は役500Åとした。
に、公知の選択拡散技術によりＮ型の拡散領域2,3を形
成し、その後酸化シリコン膜４を熱酸化法により形成す
る。酸化シリコン膜４の厚さは、基板からのトンネリン
グが起こらないように厚くする必要があり、本実施例で
は役500Åとした。
次に、トンネリング領域となる所定の部分の酸化シリコ
ン膜４をエッチング除去した後、高電気伝導性の第１の
窒化シリコン膜５、低電気伝導性の第２の窒化シリコン
膜６を順次形成する。高電気伝導性の第１の窒化シリコ
ン膜５と低電気伝導性の第２の窒化シリコン膜６は、ト
ンネリング効果を有効に利用するために、両方の膜厚の
合計を70〜150Å程度にする必要があり、本実施例では
高電気伝導性の第１の窒化シリコン膜60Å低電気伝導性
の第２の窒化シリコン膜60Åとした。また、窒化シリコ
ン膜の電気伝導性の制御は、例えばシラン（SiH4）とア
ンモニア（NH3）の化学反応に基づく気相成長法におけ
るNH3／SiH4流量比によりコントロール可能であり、一
般にNH3／SiH4流量比が大きい程、電気伝導度は低くな
る。そこで、本実施例では、高電気伝導性を有する第１
の窒化シリコン膜５は、NH3／SiH4（流量比）＝10、800
℃の条件下の気相成長法により形成し、低電気伝導性を
有する第２の窒化シリコン膜６は、NH3／SiH4（流量
比）＝500、800℃の条件下の気相成長法により形成し
た。
ン膜４をエッチング除去した後、高電気伝導性の第１の
窒化シリコン膜５、低電気伝導性の第２の窒化シリコン
膜６を順次形成する。高電気伝導性の第１の窒化シリコ
ン膜５と低電気伝導性の第２の窒化シリコン膜６は、ト
ンネリング効果を有効に利用するために、両方の膜厚の
合計を70〜150Å程度にする必要があり、本実施例では
高電気伝導性の第１の窒化シリコン膜60Å低電気伝導性
の第２の窒化シリコン膜60Åとした。また、窒化シリコ
ン膜の電気伝導性の制御は、例えばシラン（SiH4）とア
ンモニア（NH3）の化学反応に基づく気相成長法におけ
るNH3／SiH4流量比によりコントロール可能であり、一
般にNH3／SiH4流量比が大きい程、電気伝導度は低くな
る。そこで、本実施例では、高電気伝導性を有する第１
の窒化シリコン膜５は、NH3／SiH4（流量比）＝10、800
℃の条件下の気相成長法により形成し、低電気伝導性を
有する第２の窒化シリコン膜６は、NH3／SiH4（流量
比）＝500、800℃の条件下の気相成長法により形成し
た。
次に第２図Ｂに示すごとく、第２の窒化シリコン膜６上
に、導電性のポリシリコン膜を約5000Å形成させ、その
後、公知のフォトエッチング技術によりポリシリコン膜
よりなるフローティングゲート電極７を形成する。
に、導電性のポリシリコン膜を約5000Å形成させ、その
後、公知のフォトエッチング技術によりポリシリコン膜
よりなるフローティングゲート電極７を形成する。
次いで、第２図Ｃに示すごとく、通常の熱酸化法によ
り、酸化シリコン膜８をフローティングゲート電極７上
で約1000Åとなるように形成する。その後、導電性のポ
リシリコン膜を約4000Å形成させ、次いで公知のフォト
エッチング技術により、ポリシリコン膜からなるコント
ロールゲート電極９を形成し、第２図Ｃに示すごとき本
発明の構造を実現することができる。
り、酸化シリコン膜８をフローティングゲート電極７上
で約1000Åとなるように形成する。その後、導電性のポ
リシリコン膜を約4000Å形成させ、次いで公知のフォト
エッチング技術により、ポリシリコン膜からなるコント
ロールゲート電極９を形成し、第２図Ｃに示すごとき本
発明の構造を実現することができる。
第２図Ｃに示すごとき本発明の半導体記憶装置の記憶保
持特性の一例を第４図（直線11）に示す。また、トンネ
リング絶縁膜として、高電気伝導性の窒化シリコン膜の
みを用いた場合（一点鎖線12）と、低電気伝導性の窒化
シリコン膜のみを用いた場合（点線13）の記憶保持特性
を比較のために第４図に併せて示す。
持特性の一例を第４図（直線11）に示す。また、トンネ
リング絶縁膜として、高電気伝導性の窒化シリコン膜の
みを用いた場合（一点鎖線12）と、低電気伝導性の窒化
シリコン膜のみを用いた場合（点線13）の記憶保持特性
を比較のために第４図に併せて示す。
この図よりわかるように、低電気伝導性の窒化シリコン
膜のみを用いた場合（一点鎖線12）の記憶保持特性は、
非常に優れた特性を示すが、メモリ窓幅（書き込みモー
ドと消去モードとのしきい値電圧の差）が小さく、低電
圧での書き込み消去には不利となる。また、高電気伝導
性の窒化シリコン膜のみを用いた場合（点線13）はメモ
リ窓幅は十分大きくなり、低電圧の書き込み消去には有
利であるが、記憶保持特性に劣っている。
膜のみを用いた場合（一点鎖線12）の記憶保持特性は、
非常に優れた特性を示すが、メモリ窓幅（書き込みモー
ドと消去モードとのしきい値電圧の差）が小さく、低電
圧での書き込み消去には不利となる。また、高電気伝導
性の窒化シリコン膜のみを用いた場合（点線13）はメモ
リ窓幅は十分大きくなり、低電圧の書き込み消去には有
利であるが、記憶保持特性に劣っている。
一方、本発明のごとき構造の半導体記憶装置の記憶保持
特性（直線11）は、メモリ窓幅が十分大きい上に、記憶
保持特性も非常に優れており、記憶保持特性を劣化させ
ることなくプログラム電圧の低電圧化を実現することが
できる。
特性（直線11）は、メモリ窓幅が十分大きい上に、記憶
保持特性も非常に優れており、記憶保持特性を劣化させ
ることなくプログラム電圧の低電圧化を実現することが
できる。
なお、以上の説明では窒化シリコン膜を２層とした場合
について例示したが、これが電気伝導度の異なる３層以
上の窒化シリコン膜を用いても同様の効果が期待でき
る。
について例示したが、これが電気伝導度の異なる３層以
上の窒化シリコン膜を用いても同様の効果が期待でき
る。
発明の効果 以上説明したところから明らかなように、本発明のごと
き構造によれば、記憶保持特性を劣化させることなくプ
ログラム電圧の低電圧化が実現でき、フローティングゲ
ート型の半導体記憶装置の高性能化に大きく寄与するも
のである。
き構造によれば、記憶保持特性を劣化させることなくプ
ログラム電圧の低電圧化が実現でき、フローティングゲ
ート型の半導体記憶装置の高性能化に大きく寄与するも
のである。
第１図は本発明の一実施例を説明するための断面図、第
２図は本発明の構造を実現するための製造方法の一実施
例を説明するための工程断面図、第３図は従来のフロー
ティングゲート型半導体記憶装置の構造断面図、第４図
は本発明の効果を説明するための記憶保持特性図であ
る。 １……Ｐ型シリコン基板、2,3……Ｎ型拡散領域、４…
…酸化シリコン膜、５……高電気伝導性の第１の窒化シ
リコン膜、６……低電気伝導性の第２の窒化シリコン
膜、７……フローティングゲート電極、８……酸化シリ
コン膜、９……コントロール電極。
２図は本発明の構造を実現するための製造方法の一実施
例を説明するための工程断面図、第３図は従来のフロー
ティングゲート型半導体記憶装置の構造断面図、第４図
は本発明の効果を説明するための記憶保持特性図であ
る。 １……Ｐ型シリコン基板、2,3……Ｎ型拡散領域、４…
…酸化シリコン膜、５……高電気伝導性の第１の窒化シ
リコン膜、６……低電気伝導性の第２の窒化シリコン
膜、７……フローティングゲート電極、８……酸化シリ
コン膜、９……コントロール電極。
Claims (3)
- 【請求項１】ソース及びドレインの拡散領域を有する一
導電型の半導体基板上の所定の領域に、高電気伝導性の
第１の窒化シリコン膜とこれよりも低い低電気伝導性の
第２の窒化シリコン膜の少なくとも２種の被膜を順次積
層して共にプールフレンゲルトンネリング媒体となり得
る第１の絶縁膜を備え、前記第１の絶縁膜上にフローテ
ィングゲート電極を備え、前記フローティングゲート電
極上に第２の絶縁膜を介して制御電極を備えたことを特
徴とする半導体記憶装置。 - 【請求項２】第１の窒化シリコン膜と第２の窒化シリコ
ン膜は、共に同じ混合ガスでかつその混合ガス成分の流
量比を異ならせて形成される特許請求の範囲第１項記載
の半導体記憶装置。 - 【請求項３】フローティングゲート電極が導電性ポリシ
リコン膜から構成されている特許請求範囲第１項または
第２項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61111050A JPH0746704B2 (ja) | 1986-05-15 | 1986-05-15 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61111050A JPH0746704B2 (ja) | 1986-05-15 | 1986-05-15 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62266872A JPS62266872A (ja) | 1987-11-19 |
| JPH0746704B2 true JPH0746704B2 (ja) | 1995-05-17 |
Family
ID=14551135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61111050A Expired - Lifetime JPH0746704B2 (ja) | 1986-05-15 | 1986-05-15 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0746704B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2656986B2 (ja) * | 1989-10-02 | 1997-09-24 | 松下電子工業株式会社 | 不揮発性半導体記憶装置の製造方法 |
| JPH081933B2 (ja) * | 1989-12-11 | 1996-01-10 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| EP0571692B1 (en) * | 1992-05-27 | 1998-07-22 | STMicroelectronics S.r.l. | EPROM cell with a readily scalable down interpoly dielectric |
| US5811852A (en) * | 1996-01-17 | 1998-09-22 | Advanced Materials Engineering Research, Inc. | Memory cell structure fabricated with improved fabrication process by forming dielectric layer directly on an insulated surface of a substrate |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1247740A (en) * | 1985-03-08 | 1988-12-28 | Roberto Romano-Moran | Floating gate device using a composite dielectric |
-
1986
- 1986-05-15 JP JP61111050A patent/JPH0746704B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62266872A (ja) | 1987-11-19 |
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