JPH0748632B2 - ディジタル信号処理集積回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ディジタル信号処理用集積回路に関し、特に
内部に遅延調整機能を有するディジタル信号処理集積回
路に関する。

〔従来の技術〕

近年、画像処理等のディジタル化が急速に進んでおり、
それに伴うディジタル信号処理回路の集積回路化が活発
化している。その際、ディジタル信号の処理に関わるサ
ンプリング周波数には、さまざまな条件が課され、その
最適化には、第４図、第５図に示すような構成が用いら
れてきた。以下第４図、第５図を参照にして従来例につ
いて説明する。

第４図は、ディジタル信号処理によるテレビ信号処理回
路の一例を示したものである。ディジタル化された輝度
信号（以下、単に輝度信号と称する）は、サンプリング
周波数nfによって動作周波数が与えられる信号処理回路
10によって構成される輝度信号処理回路系13により、た
とえば、アパーチャー補正、ノイズリダクション、コン
トラスト制御等が行われる。信号処理回路10の出力は後
処理回路16に入力される。一方ディジタル化された色信
号（以下、単に色信号と称する）はサンプリング周波数
ｆによって動作周波数が与えられる信号処理回路11およ
びサンプリング周波数レートの変換がなされる信号処理
回路12によって構成される色信号処理回路系14により、
たとえば色復調、色相制御等が行われる。信号処理回路
12の出力は輝度信号同様、後処理回路16に入力される。
後処理回路16では、たとえば輝度信号、色信号混合回路
により、映像複合信号として出力される。このようなテ
レビ信号処理回路では、信号処理回路10乃至12および後
処理回路16がディジタル集積回路により構成される。

このとき、各信号処理におけるサンプリング周波数は、
輝度信号および色信号の周波数帯域等により設定され
る。色信号処理回路系14では、たとえばカラーテレビに
おいて３原色を同時に伝送するNTSC方式の場合、色信号
のサンプリング周波数は、色副搬送波周波数（fsc≒3.5
8MHz）の３乃至４倍に設定されるが、輝度信号処理回路
系13においてはNTSC方式の場合、周波数帯域が4.5MHzで
あるので、色信号処理回路系14のサンプリング周波数と
同一に設定しても問題はないが、高精細な画質を得るた
めには、輝度信号の周波数帯域を拡大し、輝度信号処理
回路系13のサンプリング周波数を色信号処理回路系14よ
りも高く設定する必要がある。また、後処理回路16にお
ける輝度信号と色信号との混合回路では、両信号のサン
プリング周波数を同一条件にする必要があるため、第５
図に示すように色信号処理回路17からの出力にサンプリ
ング周波数ｆを輝度信号処理系13のサンプリング周波数
nfにレート変換するサンプリング周波数レート変換回路
18が設けられている。一般にサンプリング周波数のレー
ト変換回路において、サンプリングされたディジタル信
号の周波数レートのみの変換を行う場合には、ｎ倍（ｎ
は２以上の整数）のクロックスイッチを用いれば端数倍
のレート変換を行う場合よりも容易に実現でき、ハード
ウェアも簡単であるのでサンプリング周波数比は変換の
前後で、たとえばｆおよびnfのように整数倍に設定され
る。

また、ディジタル集積回路で構成された信号処理回路12
において、サンプリング周波数レートを変換する場合、
第５図に示すように入力信号は、入力端子群７を介して
信号処理回路17に入力され処理された後、サンプリング
周波数レート変換回路18においてサンプリング周波数を
レート変換し、出力端子群８を介して出力される。

〔従来技術の問題点〕

従来の、たとえば画像のディジタル信号処理において
は、色信号処理回路系14の出力部のサンプリング周波数
が輝度信号処理回路系13のサンプリング周波数にレート
変換される場合に、通常輝度信号処理回路系13の処理工
程は色信号処理回路系14に比して多く、加えて高画質化
を実現するために画像の動き情報を輝度信号中より抽出
することになって、さらに処理工程が増加する。そのた
め、相対的に色信号処理回路系14の処理時間の方が輝度
信号処理回路系13よりも早くなるので、これらの信号処
理系からの出力信号のタイミングを合わせるために第４
図に示すように色信号処理回路系14の出力部に遅延調整
回路15が設けられている。

従来、このような遅延調整回路15は、信号処理回路が搭
載される半導体基板の外部に設けられていて、シフトレ
ジスタ回路等の汎用の論理集積回路を必要とした。ま
た、このように遅延調整回路をディジタル信号処理集積
回路中のサンプリング周波数レート変換後に組み込んだ
場合には、高速のサンプリング周波数によるため、消費
電力が増大して遅延調整量は制限されて自由度の小さい
調整しか行えなかった。

〔発明の目的〕

本発明は、ディジタル信号処理集積回路において、信号
処理に関わるハードウェアを削減すると共に、同一半導
体基板上への集積化を可能とし、かつ、消費電力の低減
を目的とするものである。

〔発明の構成〕

本発明のディジタル信号処理集積回路は、第１のサンプ
リング周波数により、サンプリングされたディジタル信
号を入力する入力端子群、前記第１のサンプリング周波
数により動作周波数が設定された信号処理回路、前記信
号処理回路の出力が入力され、前記第１のサンプリング
周波数によってサンプリングされた信号のサンプリング
周波数を第１のサンプリング周波数よりも高い第２のサ
ンプリング周波数に変換するサンプリング周波数レート
変換回路、及び前記第２のサンプリング周波数によりサ
ンプリングされたディジタル信号を出力する出力端子群
とを同一半導体集積回路基板上に具備するディジタル信
号処理集積回路において、前記入力端子群と、前記サン
プリング周波数レート変換回路との間に前記第１のサン
プリング周波数により動作周波数が設定された第１の遅
延調整回路を具備し、かつ、前記サンプリング周波数レ
ート変換回路と前記出力端子群との間に前記第２のサン
プリング周波数により動作周波数が設定された第２の遅
延調整回路を具備した事を特徴とする。

すなわち、本発明は、ディジタル信号処理集積回路にお
いて、サンプリング周波数レート変換回路の前後に異な
る動作周波数特性を持つ２つの遅延調整回路を設け、サ
ンプリング周波数レート変換回路の前段において、動作
周波数の低い遅延調整回路でディジタル信号を所望とす
る遅延量に近い値まで調整し、後段において、動作周波
数の高い遅延調整回路で遅延量の微調整を行うことを特
徴とする。

〔実施例〕

本発明の一実施例を第１図に示す。ディジタル信号処理
集積回路１において、入力端子群７および出力端子群８
の間に信号処理およびサンプリング周波数の変換を行う
信号処理回路２およびサンプリング周波数レート変換回
路３が直列に接続されている。また、サンプリング周波
数レート変換回路３と入力端子群７との間には、第１の
周波数ｆで動作周波数が与えられる遅延調整回路４が、
サンプリング周波数レート変換回路３と出力端子群８と
の間には第１の周波数の整数倍である第２の周波数nfで
動作周波数が与えられる遅延調整回路５が接続されてお
り、遅延調整回路４および５は制御回路６に接続され、
制御入力端子群９を介して入力される信号によって制御
されている。

第１図において、サンプリング周波数レート変換回路３
により、たとえば第１のサンプリング周波数ｆが第２の
サンプリング周波数nf（但しｎは２以上の整数）にレー
ト変換される場合、遅延調整回路４の動作周波数がｆで
与えられ、遅延調整回路５の動作周波数はnfで与えられ
る。この時所望とする遅延調整範囲ｘを とし、遅延調整回路５の遅延調整範囲をＤ、遅延調整回
路４の遅延調整範囲をＤ′とすると、各々の遅延調整範
囲を なる条件とすれば、所望の遅延調整範囲ｘでの遅延量調
整が可能となる。従って、従来の様にnfなるサンプリン
グ周波数によってサンプリングされた信号出力の遅延調
整をnfなるサンプリング周波数で動作する遅延調整回路
により行う場合、必要となる遅延調整範囲Ｄ″は ０≦Ｄ″≦Ｍ −（４） この時、遅延調整回路５の最大遅延調整量をD_MAX、従来
の場合の最大遅延調整量をＤ″_MAXとすると（２）式よ
り （４）式より Ｄ″_MAX＝Ｍ −（６） （５）、（６）式および（１）式の条件より D_MAX＜＜Ｄ″_MAX −（７） （７）式より、本発明によれば所望の遅延調整範囲を得
るために必要なnfなる周波数で動作する遅延調整回路５
の遅延調整範囲を大幅に縮小する事が出来る。ここで、
本発明では、サンプリング周波数レート変換回路３の前
部に（３）式なる条件で遅延調整範囲が設定されたｆな
る周波数で動作する遅延調整回路４が必要となるが、遅
延調整回路４における単位遅延量は、遅延調整回路５に
おける単位遅延量、すなわち、出力信号の単位遅延量の
ｎ倍であるため前述したようにハードウェアの規模の縮
小が可能である。また、本発明では、出力信号のサンプ
リングレートの1/n倍という低い周波数によって遅延調
整を行うため、消費電力の低減が可能となり、集積回路
化に適している。

第２図は、第４図の従来のディジタル信号処理によるテ
レビ信号処理回路に本発明のディジタル信号処理集積回
路を適用した例である。

第２図は、従来のディジタル信号処理によるテレビ信号
処理回路の色信号処理回路系14を構成する信号処理回路
12、本発明のディジタル信号処理集積回路１を適用した
ものである。色信号処理回路系24からの出力信号はすで
に輝度信号処理回路系13からの出力信号とタイミング調
整がなされているので両者の出力信号は直接後処理回路
16に入力される。そのため、従来例として第４図に示し
た遅延調整回路15のような遅延調整手段を特別に設ける
必要はない。

次に第３図に本発明のディジタル信号処理集積回路にお
ける遅延調整回路の具体的構成手段の一例を示す。縦続
接続されたラッチ群31乃至35と、これらの各ラッチ出力
点からの出力信号が入力されるマルチプレクサチャネル
36より構成されており、制御回路６によりマルチプレク
サチャネル36を制御し、どのラッチ出力を遅延調整回路
30の出力として取り出すかを選択させることにより遅延
調整を行うものである。このような構成により従来、デ
ィジタル信号処理集積回路の搭載された半導体基板外に
別に設けられていた論理集積回路等の遅延調整手段を必
要とせず、かつ、遅延調整回路をディジタル信号処理集
積回路と同一の半導体基板上に形成することができる。

〔発明の効果〕

本発明は、ディジタル信号処理集積回路において、ディ
ジタル信号をサンプリングするサンプリング周波数をレ
ート変換するサンプリング周波数レート変換回路の前後
に遅延調整回路を設け、前段の遅延調整回路において遅
延量の粗調整を行い、後段において微調整を行うことに
よってディジタル信号処理集積回路のハードウェアの規
模を縮小すると共に、信号処理に要する消費電力の低減
を可能とするものである。

【図面の簡単な説明】

第１図は本発明によるディジタル信号処理集積回路の構
成の一実施例を示すブロック図、第２図は本発明のテレ
ビ信号処理回路への応用例を示すブロック図、第３図は
本発明における遅延調整回路の具体例を示すブロック
図、第４図は従来のテレビ信号処理回路の一例を示すブ
ロック図、第５図は従来の信号処理回路の構成を示すブ
ロック図である。 １……ディジタル信号処理集積回路、2,10〜12,17,22…
…信号処理回路、3,18……サンプリング周波数レート変
換回路、4,5,15,30……遅延調整回路、６……制御回
路、14,24……色信号処理回路系、７……入力端子群、1
6……後処理回路、８……出力端子群、31〜35……ラッ
チ回路、９……制御入力端子群、36……マルチプレクサ
チャネル、13……輝度信号処理回路系。

フロントページの続き (56)参考文献 特開 昭59−105712（ＪＰ，Ａ) 特開 昭59−185422（ＪＰ，Ａ) 特開 昭61−195015（ＪＰ，Ａ) 特開 昭60−75117（ＪＰ，Ａ) 特開 昭60−160720（ＪＰ，Ａ) 特開 昭62−143588（ＪＰ，Ａ) 特開 昭60−68419（ＪＰ，Ａ) 特開 昭49−131548（ＪＰ，Ａ) 特開 昭60−89773（ＪＰ，Ａ) 実開 昭62−57835（ＪＰ，Ｕ)

Claims (1)

【特許請求の範囲】
1. 【請求項１】第１のサンプリング周波数によりサンプリ
   ングされたディジタル信号を入力する入力端子群と、該
   第１のサンプリング周波数により動作周波数が設定され
   た信号処理回路と、該信号処理回路の出力を入力とし、
   前記第１のサンプリング周波数によってサンプリングさ
   れた信号のサンプリング周波数を第２のサンプリング周
   波数に変換するサンプリング周波数レート変化回路と、
   該第２のサンプリング周波数によりサンプリングされた
   ディジタル信号を出力する出力端子群と、前記サンプリ
   ング周波数レート変換回路と前記入力端子群との間に接
   続された前記第１のサンプリング周波数により動作周波
   数が設定された第１の遅延調整回路と、前記サンプリン
   グ周波数レート変換回路と前記出力端子群との間に接続
   された前記第２のサンプリング周波数により動作周波数
   が設定された第２の遅延調整回路とを同一半導体集積回
   路基板上に有することを特徴とするディジタル信号処理
   集積回路。