JPH0748664B2 - 直並列変換器 - Google Patents
直並列変換器Info
- Publication number
- JPH0748664B2 JPH0748664B2 JP166688A JP166688A JPH0748664B2 JP H0748664 B2 JPH0748664 B2 JP H0748664B2 JP 166688 A JP166688 A JP 166688A JP 166688 A JP166688 A JP 166688A JP H0748664 B2 JPH0748664 B2 JP H0748664B2
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- serial
- latch
- shift register
- signal
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- Expired - Lifetime
Links
- 238000006243 chemical reaction Methods 0.000 description 17
- 230000002457 bidirectional effect Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 239000000470 constituent Substances 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Landscapes
- Time-Division Multiplex Systems (AREA)
- Shift Register Type Memory (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は直列データ信号を並列データ信号にする直並列
変換器の回路に関する。
変換器の回路に関する。
本発明は直列データ信号を並列データ信号に変換する直
並列変換器において、少なくとも一系統の直列データ信
号を入力とする複数のラッチ回路と、前記ラッチ回路の
ラッチ制御信号を出力する複数のマスタースレイブ型フ
リップフロップ（以下FFと略す）からなるシフトレジス
タを有し、前記直列データ信号のうち、時系列的に隣り
合う直列データ信号をラッチする任意の２つのラッチ回
路のうち、一方のラッチ回路は前記フリップフロップの
マスター出力をラッチ制御信号とし、他方のラッチ回路
はスレイブ出力をラッチ制御信号とする事により、シフ
トレジスタの構成素子数を半分にし、低パワーかつ、高
速動作の直並列変換器を実現するものである。
並列変換器において、少なくとも一系統の直列データ信
号を入力とする複数のラッチ回路と、前記ラッチ回路の
ラッチ制御信号を出力する複数のマスタースレイブ型フ
リップフロップ（以下FFと略す）からなるシフトレジス
タを有し、前記直列データ信号のうち、時系列的に隣り
合う直列データ信号をラッチする任意の２つのラッチ回
路のうち、一方のラッチ回路は前記フリップフロップの
マスター出力をラッチ制御信号とし、他方のラッチ回路
はスレイブ出力をラッチ制御信号とする事により、シフ
トレジスタの構成素子数を半分にし、低パワーかつ、高
速動作の直並列変換器を実現するものである。
従来の直並列変換器の回路は第３図に示す様にｎビット
分のFFで構成されたシフトレジスタ回路になっていた。
直列データ信号は、前記シフトレジスタの初段のFFに入
力され、転送クロックによって順次転送され、各ビット
に対応するFFの出力群に、ｎビット分の並列データとし
て出力された。
分のFFで構成されたシフトレジスタ回路になっていた。
直列データ信号は、前記シフトレジスタの初段のFFに入
力され、転送クロックによって順次転送され、各ビット
に対応するFFの出力群に、ｎビット分の並列データとし
て出力された。
しかし前記従来技術では、ｎビット分の直列信号を転送
するためには、ｎ発の転送クロックを必要とし、高速で
直並列変換を行なう場合、シフトレジスタの転送速度に
よって、直並列変換速度が決まり、直並列変換速度が上
げられないという問題を有する。
するためには、ｎ発の転送クロックを必要とし、高速で
直並列変換を行なう場合、シフトレジスタの転送速度に
よって、直並列変換速度が決まり、直並列変換速度が上
げられないという問題を有する。
また２系統以上の直列信号を直並列変換する場合、直列
信号の系統数分だけのシフトレジスタが必要であり、直
列信号の系列数が増えるに従って回路構成素子数が大幅
に増加するという問題も有する。そこで本発明はこの様
な問題を解決するもので、その目的とするところは、双
方向シフトレジスタにもでき、高速かつ高集積化された
低パワーの直並列変換器を提供するところにある。
信号の系統数分だけのシフトレジスタが必要であり、直
列信号の系列数が増えるに従って回路構成素子数が大幅
に増加するという問題も有する。そこで本発明はこの様
な問題を解決するもので、その目的とするところは、双
方向シフトレジスタにもでき、高速かつ高集積化された
低パワーの直並列変換器を提供するところにある。
直列データ信号を並列データ信号に変換する直並列変換
器において、少なくとも一系統の直列データ信号を入力
する複数のラッチ回路と、前記ラッチ回路のラッチ制御
信号を出力する複数のマスタースレイブ型フリップフロ
ップからなるシフトレジスタを有し、前記直列データ信
号のうち、時系列的に隣り合う直列データ信号をラッチ
する任意の２つのラッチ回路のうち、一方のラッチ回路
は前記フリップフロップのマスター出力をラッチ信号と
し、他方のラッチ回路は、スレイブ出力をラッチ信号と
していることを特徴とする。
器において、少なくとも一系統の直列データ信号を入力
する複数のラッチ回路と、前記ラッチ回路のラッチ制御
信号を出力する複数のマスタースレイブ型フリップフロ
ップからなるシフトレジスタを有し、前記直列データ信
号のうち、時系列的に隣り合う直列データ信号をラッチ
する任意の２つのラッチ回路のうち、一方のラッチ回路
は前記フリップフロップのマスター出力をラッチ信号と
し、他方のラッチ回路は、スレイブ出力をラッチ信号と
していることを特徴とする。
本発明の上記構成によれば、ラッチ制御信号はシフトレ
ジスタ内をシフトクロックによって転送される。ラッチ
制御信号はシフトレジスタを構成するFFのマスター及び
スレイブ出力から対応するラッチの制御入力に接続さ
れ、ラッチ制御信号によって選択されたラッチについて
のみ直列データ信号が保持される。
ジスタ内をシフトクロックによって転送される。ラッチ
制御信号はシフトレジスタを構成するFFのマスター及び
スレイブ出力から対応するラッチの制御入力に接続さ
れ、ラッチ制御信号によって選択されたラッチについて
のみ直列データ信号が保持される。
シフトレジスタを構成するFFのマスター及びスレイブ出
力を各々ラッチ１ビット分の制御信号に割りあてる事に
より、ｎ個のデータからなる直列信号を並列信号に変換
する場合、ラッチ制御信号を転送するシフトレジスタ
は、n/2個のFFで構成可能となる。
力を各々ラッチ１ビット分の制御信号に割りあてる事に
より、ｎ個のデータからなる直列信号を並列信号に変換
する場合、ラッチ制御信号を転送するシフトレジスタ
は、n/2個のFFで構成可能となる。
従ってｎ個のデータからなる直列信号をn/2発の転送ク
ロックによって直並列変換ができるため、直並列変換速
度は実質的に２倍にできる。
ロックによって直並列変換ができるため、直並列変換速
度は実質的に２倍にできる。
また複数系統の直列データ信号も、シフトレジスタの数
はそのままで、ラッチ群の数のみを増やすことにより直
並列変換ができ、高集積化が可能となる。
はそのままで、ラッチ群の数のみを増やすことにより直
並列変換ができ、高集積化が可能となる。
〔実施例〕 第１図は本発明の実施例における回路図であり、第２図
は実施例の動作を示すタイミング図である。
は実施例の動作を示すタイミング図である。
直列データ信号は直列信号入力端子１に入力され、ｎ個
のラッチからなるラッチ群９に接続されている。ラッチ
制御入力信号は、シフトレジスタ入力端子に入力され、
n/2個のFF4で構成されるシフトレジスタによって転送さ
れる。シフトレジスタを構成するFF4のマスター及びス
レイブ出力が、それぞれラッチ１個分のラッチ制御信号
となる。第２図の１ビットラッチ制御信号は第１図の信
号５に、２ビットラッチ制御信号は第１図の信号６に、
３ビットラッチ制御信号は第１図の信号７に、ｎビット
ラッチ制御信号は第１図の信号８に対応する。
のラッチからなるラッチ群９に接続されている。ラッチ
制御入力信号は、シフトレジスタ入力端子に入力され、
n/2個のFF4で構成されるシフトレジスタによって転送さ
れる。シフトレジスタを構成するFF4のマスター及びス
レイブ出力が、それぞれラッチ１個分のラッチ制御信号
となる。第２図の１ビットラッチ制御信号は第１図の信
号５に、２ビットラッチ制御信号は第１図の信号６に、
３ビットラッチ制御信号は第１図の信号７に、ｎビット
ラッチ制御信号は第１図の信号８に対応する。
シフトレジスタから出力される１ビットラッチ制御信号
の立下りエッジによって、直列信号入力端子１から入力
された１ビットめの直列信号はラッチ群９の１ビットめ
のラッチに保持される。ラッチ制御信号はシフトレジス
タ内をn/2発の転送クロックにより転送され、対応する
ラッチ群９に直列データ信号を順次保持させ、ｎ個の直
列データ信号の直並列変換を終了し、並列出力端子群10
に出力される。
の立下りエッジによって、直列信号入力端子１から入力
された１ビットめの直列信号はラッチ群９の１ビットめ
のラッチに保持される。ラッチ制御信号はシフトレジス
タ内をn/2発の転送クロックにより転送され、対応する
ラッチ群９に直列データ信号を順次保持させ、ｎ個の直
列データ信号の直並列変換を終了し、並列出力端子群10
に出力される。
直並列変換速度の上限はシフトレジスタの転送速度に依
存しており、第１図に示す回路図によれば、ｎ個の直列
データ信号を直並列変換するのにn/2発の転送クロック
によってなされ、実質的変換速度の上限は２倍になる。
存しており、第１図に示す回路図によれば、ｎ個の直列
データ信号を直並列変換するのにn/2発の転送クロック
によってなされ、実質的変換速度の上限は２倍になる。
同一の直並列変換動作を考えた場合、本発明によれば、
転送クロック周波数は半分ですみ、これにより消費電流
も半分に低減され、より低パワーの直並列変換器が実現
される。
転送クロック周波数は半分ですみ、これにより消費電流
も半分に低減され、より低パワーの直並列変換器が実現
される。
第１図のラッチ群９はＤタイプのラッチで構成されてい
るが、ラッチ制御信号により信号保持動作するものであ
れば全て、本発明の実現が可能となる。
るが、ラッチ制御信号により信号保持動作するものであ
れば全て、本発明の実現が可能となる。
以上のように本発明では、シフトレジスタのマスター出
力とスレイブ出力をそのままラッチ回路の制御信号とし
ているので、第２図に示すように直列信号と同期したシ
フトクロックを1/2分周した転送クロックが使えるの
で、入力クロックパルス幅が変動しても転送クロック幅
は変動せず高速化しても安定したシフトレジスタ動作が
可能である。またラッチ制御信号は、該当する直列信号
の一つ手前の信号からアクティブとなるので、ラッチ回
路のゲートを開く時間はラッチ動作に無関係となり、ゲ
ートを閉じる時間（ラッチ制御信号の立下り）だけがラ
ッチ動作のタイミングを決定する。従ってLS75相当のラ
ッチ回路を用いても、実質Ｄタイプのフリップフロップ
をラッチ回路として用いた場合と同じ結果が得られるこ
とになる。
力とスレイブ出力をそのままラッチ回路の制御信号とし
ているので、第２図に示すように直列信号と同期したシ
フトクロックを1/2分周した転送クロックが使えるの
で、入力クロックパルス幅が変動しても転送クロック幅
は変動せず高速化しても安定したシフトレジスタ動作が
可能である。またラッチ制御信号は、該当する直列信号
の一つ手前の信号からアクティブとなるので、ラッチ回
路のゲートを開く時間はラッチ動作に無関係となり、ゲ
ートを閉じる時間（ラッチ制御信号の立下り）だけがラ
ッチ動作のタイミングを決定する。従ってLS75相当のラ
ッチ回路を用いても、実質Ｄタイプのフリップフロップ
をラッチ回路として用いた場合と同じ結果が得られるこ
とになる。
第４図は本発明による別の実施例である。第４図９は２
系統のラッチであり、ラッチ制御信号によって直列デー
タ信号入力端子から入力される２系統の直列データ信号
を同時に保持する事が可能となる。第４図の実施例は２
系統の直列データ信号の場合であるが、２系統以上の直
列データ信号に関しても、ラッチの系統数を増やす事に
より、容易に実現できる事は言うまでもない。
系統のラッチであり、ラッチ制御信号によって直列デー
タ信号入力端子から入力される２系統の直列データ信号
を同時に保持する事が可能となる。第４図の実施例は２
系統の直列データ信号の場合であるが、２系統以上の直
列データ信号に関しても、ラッチの系統数を増やす事に
より、容易に実現できる事は言うまでもない。
第４図の様に複数系統の直列データ信号を直並列変換す
る場合、直並列変換速度を落とさず、ラッチ群９を増や
す事のみで対応可能となる。
る場合、直並列変換速度を落とさず、ラッチ群９を増や
す事のみで対応可能となる。
第４図の本発明では転送クロックは第２図に示す転送ク
ロックの２倍の周波数でシフトレジスタ転送クロック入
力端子に入力され、1/2分周回路を通してシフトレジス
タに接続されている。
ロックの２倍の周波数でシフトレジスタ転送クロック入
力端子に入力され、1/2分周回路を通してシフトレジス
タに接続されている。
第５図は本発明による別の実施例である。ラッチ制御信
号を転送するシフトレジスタに双方向シフトレジスタを
用い、転送方向選択端子にハイもしくはロウレベルを与
える事により、直並列変換後の並列データ信号の順番を
逆にする事が可能となる。
号を転送するシフトレジスタに双方向シフトレジスタを
用い、転送方向選択端子にハイもしくはロウレベルを与
える事により、直並列変換後の並列データ信号の順番を
逆にする事が可能となる。
第５図の端子13は転送方向選択端子12をロウにした時の
シフトレジスタ入力端子となる。
シフトレジスタ入力端子となる。
双方向シフトレジスタの場合、構成素子数増にともない
各素子の負荷が増大し、単方向のシフトレジスタに比
べ、高速動作ができなかった。本発明によれば、直列変
換器のシフトレジスタに双方向シフトレジスタを用いる
事により、高速動作の双方向性直並列変換が可能とな
る。双方向シフトレジスタの転送速度が単方向シフトレ
ジスタの転送速度の約80％とした場合、本発明により転
送速度は２倍となるため、従来の直並列変換器の変換速
度に対し、約160％の変換速度をもった双方向性直並列
変換器が実現可能となる。
各素子の負荷が増大し、単方向のシフトレジスタに比
べ、高速動作ができなかった。本発明によれば、直列変
換器のシフトレジスタに双方向シフトレジスタを用いる
事により、高速動作の双方向性直並列変換が可能とな
る。双方向シフトレジスタの転送速度が単方向シフトレ
ジスタの転送速度の約80％とした場合、本発明により転
送速度は２倍となるため、従来の直並列変換器の変換速
度に対し、約160％の変換速度をもった双方向性直並列
変換器が実現可能となる。
以上述べたように本発明によれば、第３図の従来例と比
べると、直並列変換速度は速くなり、かつ同一の直並列
変換動作を考えれば、転送クロックのパルス数は減り、
より低パワーの直並列変換器が可能となる。
べると、直並列変換速度は速くなり、かつ同一の直並列
変換動作を考えれば、転送クロックのパルス数は減り、
より低パワーの直並列変換器が可能となる。
従って、例えば、サーマルヘッドドライバー及びLCD、L
ED、EL、PDP等に用いる表示用ドライバーに本発明を適
用すると、高速動作が可能となったことにより、より高
密度、より大画面の低パワーシステムが可能となる。
ED、EL、PDP等に用いる表示用ドライバーに本発明を適
用すると、高速動作が可能となったことにより、より高
密度、より大画面の低パワーシステムが可能となる。
第１図は本発明の直並列変換器の実施例を示す回路図。 第２図は本発明の直並列変換器の動作を示すタイミング
図。 第３図は従来の直並列変換器の回路図。 第４図、第５図は本発明の直並列変換器の実施例を示す
回路図。 １…直列データ信号入力端子 ２…シフトレジスタ入力端子 ３…転送クロック入力端子 ４…フリップフロップ 5,6,7,8…ラッチ制御回路 ９…ラッチ群 10…並列出力端子群 11…1/2分周回路 12…転送方向選択端子 13…シフトレジスタ入力端子
図。 第３図は従来の直並列変換器の回路図。 第４図、第５図は本発明の直並列変換器の実施例を示す
回路図。 １…直列データ信号入力端子 ２…シフトレジスタ入力端子 ３…転送クロック入力端子 ４…フリップフロップ 5,6,7,8…ラッチ制御回路 ９…ラッチ群 10…並列出力端子群 11…1/2分周回路 12…転送方向選択端子 13…シフトレジスタ入力端子
Claims (1)
- 【請求項１】直列データ信号を並列データ信号に変換す
る直並列変換器において、 少なくとも一系統の直列データ信号を入力する複数のラ
ッチ回路と、前記ラッチ回路のラッチ制御信号を出力す
る複数のマスタースレーブ型フリップフロップからなる
シフトレジスタを有し、 前記直列データ信号のうち、時系列的に隣合う直列デー
タ信号をラッチする任意の２つのラッチ回路のうち、一
方のラッチ回路は前記フリップフロップのマスター出力
を前記ラッチ制御信号とし、他方のラッチ回路は、スレ
イブ出力を前記ラッチ制御信号としていることを特徴と
する直並列変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP166688A JPH0748664B2 (ja) | 1988-01-07 | 1988-01-07 | 直並列変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP166688A JPH0748664B2 (ja) | 1988-01-07 | 1988-01-07 | 直並列変換器 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30353194A Division JP2565144B2 (ja) | 1994-12-07 | 1994-12-07 | 直並列変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01177221A JPH01177221A (ja) | 1989-07-13 |
| JPH0748664B2 true JPH0748664B2 (ja) | 1995-05-24 |
Family
ID=11507844
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP166688A Expired - Lifetime JPH0748664B2 (ja) | 1988-01-07 | 1988-01-07 | 直並列変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0748664B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0424554A1 (de) * | 1989-10-23 | 1991-05-02 | Siemens Aktiengesellschaft | Mehrstufiger Seriell-zu-Parallel- und/oder Parallel-zu-Seriell-Umsetzer |
| CN112820225B (zh) * | 2019-11-15 | 2023-01-24 | 京东方科技集团股份有限公司 | 一种数据缓存电路、显示面板及显示装置 |
| CN116918308A (zh) * | 2021-03-01 | 2023-10-20 | 罗姆股份有限公司 | 延迟信号产生电路、发送电路、电子控制单元和车辆 |
-
1988
- 1988-01-07 JP JP166688A patent/JPH0748664B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01177221A (ja) | 1989-07-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080524 Year of fee payment: 13 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080524 Year of fee payment: 13 |