JPH07500959A - ディジタルロールオフフィルタを含む通信システム - Google Patents

Abstract

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Description

【発明の詳細な説明】 発明の名称 ディジタルロールオフフィルタを含む通信システム技術分野 本発明はディジタルロールオフフィルタを用いた通信システムに関する。 背景技術 今後ＱＡＭとよぶ直交振幅変調は、その高能率能力の故に、多重ディジタル通信 システムに急速に用いられてきた。 代表的なＱＡＭシステムのシステム構成の概念を図１に模式的に示す。　■チャ ネルとＱチャネルの回路構成は互いに対称であるので、Ｉチャネルを代表として 説明を行う。 送信局では、ＱチャネルとＩチャネルの（今後ＩＦとよぶ）中間周波数帯或いは （今後は代表としてＩＦとよぶ）ベースバントか第１のディジタルロールオフフ ィルタｌ０２ａ夏と１０２ａｑの入力端子にそれぞれ入力される。　ロールオフ フィルタの回路構成については後はと詳細に述べる。 第１のロールオフフィルタの周波数特性は、今後ＲＯＭとよぶ第１の読出専用メ モリ１１３に保存されているタップ係数によって決定される。 第１のロールオフフィルタ１０２ａｉの出方はデジタル・アナログ（今ｉ＆Ｄ／ Ａと呼ぶ）変換器１３１に入力される。　Ｄ／Ａ変換器＋３１　ｉの出力に発生 した不要な上側周波数スペクトラムは低域ろはき１３７１によって除去される。 　ＩチャネルとＱチャネルのそれぞれの低域ろはき１３２ｉと１３２９からの出 力はＱＡＭ変調器１３４に入力され、そこへは搬送波発生器１３３から搬送波信 号も又入力される。　ＱＡＭ変調された無線特表千７−５００９５９　（５） 波信号は（図示されていない）無線波増幅器経由受信局に送信される。 受信局では（図示さてない）前置増幅器がその受けた無線波信号を増幅しＩＦ倍 信号変換し、そのＩＦ倍信号局部周波数発振器＋５６から局部周波数信号が入力 されているＱＡＭ復調器１５４に入力される。ＱＡＭ復調器１５４がら出力さた ■チャネルとＱチャネルの信号は低域ろはき１５２４経由アナログ・デジタル（ 今後Ａ／Ｄとよぶ）変換器１５１に入力される。　Ａ／Ｄ変換器１５１から出力 された並列ディジタル信号の各ビット線は第２のロールオフフィルタ１０２ｂｉ に入力される。　第２のロールオフフィルタ１０２ｂｉの周波数伝達特性はＲＯ Ｍ　１４２に蓄えられそこから出力されるタップ係数によって定まる。 第１と第２のロールオフフィルタの周波数特性は次の様に選ばれる、即ち、全体 的な伝送特性、即ち各チャネルにおける２個のフィルタの周波数特性の合計、が 第２のロールオフフィルタか、ＱＡＭ変調された信号の中に混変調を起こさず、 Ｄ／Ａ変換器等の回路から発生する不要な上側周波数スペクトラムを除去するに 十分に良い形の信号パルスの出力を可能にする様に選ばれる。 第２のロールオフフィルタの出方のパルス波形か良い形になる様に第１と第２の 両ロールオフフィルタの合計が設定されているにもかかわらず、伝送システムの フェージングやその他の要素か、周波数対振幅或いは周波数対位相遅延といった 、伝送特性を常に変化させ、従ってそれが第２のロールオフフィルタから出力さ れるパルス波形を劣化させる。 この劣化を修復するために、第２のロールオフフィルタ１０２ｂｉの出力に自動 等化器１６０１か設けられている。　第２のロールオフフィルタ１０２ｂｉの出 力は、信号をンンポルレートに戻すパルス分周器１４６１を経由して自動等化器 １６０ｉの第１の入力端子に人力される。　さらに、■チャネルのロールオフフ ィルタｌ０２ｂｑの出力はＩチャネルの自動等化器】６０１の第２の入力端子に 入力される。　対称的に同様の相互接続かＱチャネルにおいて行われる。 自動等化器は一種のロールオフフィルタで形成され、その周波数特性は計算回路 ＋０７から与えられるタップ係数によって可変的に定められる。　計算回路１０ ７は、自動等化器からの出力信号パルス波形を監視してその波形か満足できる様 になるような最適係数を計算するマイクロコンピュータシステムで形成されてい る。 その出力信号は又搬送波再生回路１５５にも入力され、そこからの出力は帰還さ れて局部発振器＋５６を制御する。 この回路構成の問題は自動等化回路を設けることか受信局の製作費用の増加を引 き起こすことである。 さらに重要な問題は、周波数特性か第１のロールオフフィルタの後にある何かの 原因によって劣化され、その原因を緊急に除去せねばならない時、第１のロール オフフィルタの後にあるチェックポイン１へＡＩ、　Ａ２．　Ａ３．８１．　Ｂ ２．　Ｂ３とＢＯにおける波形のアイバタンを手動操作でチェックしてその原因 の位置を特定することは時間を費さすには不可能なことである。　それは、第２ のロールオフフィルタか満足できるような波形を出力している時でも、２個のロ ールオフフィルタの段間の波形はアイダイヤグラムで見て良い形ではないからで ある。 発明の開示 この発明の目的は、自動等化器の機能を追加的に有するディジタルロールオフフ ィルタと、ディジタルロールオフフィルタを用いた伝送線の周波数特性を劣化さ せる原因を見いだす方法、を提供することである。 パルス間隔Ｔのパルス列を搬送するアナログ信号から１倍サンプルされた並列デ ィノタル信号の１ビツト線を受けるトランスバーサル型ディジタルロールオフフ ィルタは次のものを有する：即ち、（１）それぞれ遅延時間Ｔ／ｎを有する遅延 素子の偶数個を有するトラントランスバーサル型遅延線、（２）その遅延素子の 隣接する２個の間の接続点：（３）それら接続点の信号をそれぞれ制御する第１ のタップ係数を供給する記憶装ｆｔ；（４）ロールオフフィルタの出力信号のパ ルス波形をを監視して、それら接続点の中央の１個とそこから数えてｎ番目の接 続点を追加的に制御す第２のタップ係数を計算する計算回路を有する、なおその 第２のタップ係数はその出力パルス波形を良い形にするのに最適になる様に計算 される。　この様にして、この遅延回路はその周波数特性が第１のタップ係数に よって決まるロールオフフィルタとしてと、その周波数特性か第２のタップ係数 によって可変的に決まる自動等化器として働く。 ６上記通信シスキムに用いられる電子回路を診断する方法では、第１の記憶装置 はさらにそのシステムの診断に用いられる第２の種類のタップ係数を有し、その 第１と第２のタップ係数は切り換えられて第１のａ−ルオフフィルタに出力され る。　第２の記憶装置はそのシステムを診断するために用いられる第３の種類の タップ係数をさらに有する。 第２の種類のタップ係数によって第１のロールオフフィルタはその出力端子にそ れ自身たけて十分に良好なパルス波形を出力することか出来、第２のロールオフ フィルタは第３の種類のタップ係数によって平坦な周波数特性を持つことが出来 る。　システムを診断するその方法は次のステップを有する。即ち、（１）第１ の記憶装置が第２の種類のタップ係数を出力する様に切り換える。そうして（２ ）第１のロールオフフィルタの後の回路に設けられたチェックポイントでアイダ イアグラムのアイの幅或いは高さを所定のレベルと比較してパルス波形を劣化さ せている原因の位置を検出する。 本発明の上記特徴と利点は、後はと明らかにされるその他の目的や特徴と共に、 その説明の一部をなす付属図を関連付けて更に詳細に説明を行う、なお全図を通 して類似の番号は類似の部分品を示す。 図面の簡単な説明 図１はディジタルロールオフフィルタと自動等化器を用いた従来技術の通信シス テムの回路構成を模式的に示す：図２は本発明の第１の好ましい実施例の送信局 を模式的に示す。 図３は本発明の第１の好ましい実施例のディジタルロールオフフィルタを模式的 に示す： 図４は計算回路の回路構成を模式的にに示す。 図５は第１の好ましい実施例の、記憶装置からと計算回路から出力されるタップ 係数を模式的に示す。 図６は第２の好ましい実施例のアキュミュレータの回路構成を模式的に示す。 図７は第２の好ましい実施例の、記憶装置からと計算回路から出力されるタップ 係数を模式的に示す。 図８は本発明の第３の好ましい実施例のディジタルロールオフフィルタを模式的 にに示す。 図９は第３の好ましい実施例の、記憶装置からと計算回路から出力されるタップ 係数を模式的に示す：図１Ｏは本発明の第４の好ましい実施例のディジタルロー ルオフフィルタを模式的にに示す：図１１は第４の好ましい実施例の記憶装置か らと、計算回路から出力されるタップ係数模式的に示す。 図１２は本発明の第５の好ましい実施例のディジタルロールオフフィルタを模式 的にに示す；図１３は本発明の第６の好ましい実施例のディジタルロールオフフ ィルタを模式的にに示す。 図１４は本発明の第７の好ましい実施例のディジタルロールオフフィルタを模式 的にに示す；図１５は本発明の第８の好ましい実施例のディジタルロールオフフ ィルタを模式的にに示す：図１６は本発明による回路の障害診断方法を適用でき るシステムの回路構成を模式的にに示す。 図１７（ａ、）は第１のディジタルロールオフフィルタとそこへ入力される信号 の、周波数特性を示す。 図１７（ｂ）は第９の好ましい実施例の第１のディジタルロールオフフィルタの 周波数特性を示す：図１７（Ｃ）は第９の好ましい実施例の第１のディジタルロ ールオフフィルタからの出力信号の周波数特性を示す。 図１８　（ａ’）は理想的なアイダイアグラムを示す。 図１８（ｂ）は実際のアイダイアグラムを示す：図１．９（ａ＞はオスンロスコ ープとマイクロプロセッサによってパルス波形の劣化を検出する回路を示す。 図１９（ｂ）はアナログ回路上のパルス波形の劣化を検出するワイヤドロシック 回路を示す、そうして図１９（ｃ）はディジタル回路上のパルス波形の劣化を検 出するワイヤドロシック回路を示す。 発明を実施するための最良の形態 本発明の第１の好ましい実施例を、送信機の主要部を示す図２と受信機の主要部 を示す図３を引用して以下に説明する。　全図を通して同一あるいは類似の部品 は対応した参照番号で示されている。 送信局への入力信号は、互いに直交する■チャネルとＱチャネルの、例えはベー スバンドの、ディジタル信号であり、ノンポルレートＴを有する例えば８ビツト の並列ディジタル信号である。　詳細な回路説明はＩチャネルのみを代表として おこなう。 入力信号の各ビット線は、第１のロールオフフィルタ１０２ａｉの、この場合８ 個の、遅延線４２ｉの各々の入力端子に接続されている。　図３に各チャネルの 遅延回路の１個のみを代表として示す。　ロールオフフィルタの回路構成は後は と詳細に述へる。 第１のロールオフフィルタ＋０２ａｉの出力はＤ／Ａ変換器１３１ｉに入力され る。　Ｄ／Ａ変換器＋３１　ｉの出力に含まれる不要な高域周波数スペクトラム は低域通過ろは器１３７１によって除去される。　■チャネルとＱチャネルそれ ぞれの低域通過ろは器１３２１と１３２ｑの出力はＱＡＭ変調器１３４に入力さ れ、そこへは搬送波周波数発振器１３３から搬送波周波数信号も又入力される。 　ＱＡＭ変調された無線周波信号は（図示されていない）無線周波増幅器を経て 受信局に送信される。 各ロールオフフィルタｌ０２ａｉは（こんごＦＩＲとよぶ）有限長インパルス応 答型トランスバーサル遅延線４２１を有する。ＦＩＲ遅延回路４２１は偶数個、 ２ｍ例えば１４個、の遅延素子４２−Ｄの直列て形成されている。　各遅延素子 ４２−Ｄは遅延時間Ｔ／ｎを有する例えばフリップフロップで形成されるか、こ こでＴはそこへ人力さるパルス列のパルス間隔を示し、”ｎ”はサンプリング数 、ここの例では２である。　分岐線は隣接する２個の遅延素子をつなぐ２ｍ＋１ 個の接続点の各々から引き出されている。　各分岐線に直列に乗算器４３か設け られている。　分岐線に出力された信号はそれぞれの乗算器４３て、通常ＲＯＭ （続出専用メモリ）で形成さる第１の記憶装置＋１３から出力された第１のタッ プ係数α、−α。−α−０倍される。　この様に乗算された信号の全ては第１の 加算器１４５て合計される。　加算器４５の出力、即ちその合計か第１のロール オフフィルタの出力である。　この様に、ＦＩＲ型Ｔ／ｎ遅延線４２、乗算器４ ３、第１の記憶装置＋１３と加算回路４５か第１のロールオフフィルタｌ０２ａ ｉを構成する。　第１のロールオフフィルタの周波数特性はタップ係数α１−α 。−α−１て定まる。 第１のロールオフフィルタの周波数特性は、そこへ人力された図１７（ａ）に示 す不要な上側周波数スペクトラムを除去し、さらに受信局の第２のロールオフフ ィルタの出力と共に、後はど詳細に述へる４口く良い出力パルス波形を提供する 。 第！のロールオフフィルタの周波数特性は図１７（ａ）に示されるそこへ入力さ れる上側周波数スペクトラムを除去し、さらに受信局の第２のロールオフフィル タの出力と共に、後はと詳細に説明するように、良好な出力パルス波形を与える ようなものである。 受信局では、送信局から受信したＱＡＭ変調無線周波数信号は、いずれも図示さ れていない前置増幅器と周波数変換器によって前置増幅されＩＦに周波数変換さ れる。　そのＩＦ倍信号復調器＋５４に入力されるか、そこには局部周波数発信 器＋５６から局部周波数信号も又入力されている。 復調器１５４からの出力されたＩチャネル信号はＡ／Ｄ変換器＋５２ｉに人力さ れるが、そこではそのアナログ入力信号がｎ倍、この図ではｎ＝２、にサンプル され、この例では８ビツトの並列ディジタル信号を出力する。　不必要な上側周 波数スペクトラムは低域通過ろは器１５１ｉによって除去される。 低域通過ろは器１５＋ｉから出力された各ビット線の信号は第２のディジタルロ ールオフフフィルタ１ｌＯｉのＦＩＲ型トシトランスバーサル遅延線１力される 。　本発明の第１の好ましい実施例では第２のロールオフフフィルタ１１０ｉは ロールオフフィルタに加えて自動等化器として働く。 遅延回路１は成る偶数個２ｍ、例えば１４個の直列の遅延素子トＤで構成されて いる。　各遅延素子１−Ｄは例えば、遅延時間Ｔ／ｎを持つフリップフロップで 形成されているが、そこでＴは元のパルス列のパルス間隔てあり、”口”はＡ／ Ｄ変換器ｌ５２１のサンプリング数である。　隣接する２個の遅延素子１−Ｄの それぞれの間と、その遅延回路の入力と出力の両方の端子に、２ｍ＋１個の接続 点かある。　タップとよふことの出来る分岐線か各接続点から分岐されている。 　第２群の分岐線２−３と第３群の分岐線２−１が遅延線１ｉの中央接続点とそ の中央接続点から数えてｎ個目毎の接続点から、その中央接続点に関して対称的 に、奇数個の合計２ａ＋１個の分岐線が引き出されている。　従って、第２と第 ３の分岐線からの信号は隣接する分岐線から期間Ｔたけ遅れている。　第４群の 分岐線２−２は第２群の分岐線と第３群の分岐線、２−３と２−１以外の全接続 点から引き出されている。 この実施例とそれに続〈実施例の図ではｎは２である。 従って、２個毎の接続点か図の第３の群の分岐線に接続されている。　若しｎ＝ ４ならば、４個毎の接続点か第２と第３群の分岐線に接続されのは言うまでもな い。 第２群の分岐線２−３の各々に直列に第２群の乗算器３１か設けられている。　 第３と第４群２−１　と２−２の分岐線の各々に直列に第３と第４群の乗算回路 伯と５１が設けられている。　第２の群の分岐線２−３の各々に直列に第２群の 乗算器３１か設けられている。　第２群の枝線２−３に出方された信号はそれぞ れの第２群の乗算器３１において、計算回路７から出力されたそれぞれの第２群 タップ係数Ｃ“、即ちＣａ４’　−−Ｃ＠。−Ｃ１倍される。　計算回路７は後 はど詳細に説明する。　第３と第４の分岐線２−１　と２−２に出力された信号 はそれぞれの第３と第４の乗算回路４１と５１において第３と第４群のそれぞれ のタップ係数α′２、即ちＣ１，−−α１０”−α−２６倍される。　第３のタ ップ係数α′　は、通常ＲＯＭで形成される第２の記憶装置６がらの出力αｌの 後述の変形である。　第３の乗算器４１の各々と第２の記憶装置６との間に第２ の加算器８１か設けられているが、そこでは、第２の記憶装置６から出力した第 ６群のタップ係数αｌか計算回路７から出力した第５群のタップ係数Ｃ′に加算 されて変形第２群のタップ係数α′を出力する。　第３と第４の乗算回路４１と ５１からの、このように乗算された出力信号は第３の加算器９Ｉに入力されて合 計される。 第２群の乗算器３１から出力された、このように乗算された信号はＱチャンネル の、対応する第３の加算回路９ｑに入力される。　対称的に同様の方法で、■チ ャンネルの第３の加算器９１にＱチャンネルの、対応する第２群の乗算器３ｑの 出力か入力される。　従って、１チヤンネルの第３と第４群の乗算器４Ｉと５１ からの乗算出力と、Ｑチャンネルの、対応する第２群の乗算器３ｑからの乗算出 力との合計がＩチャンネルの第３の加算器９１から出力される。　１ｇ３の加算 器９１のディソタル出力は分周器１０ｉによって□分周されて、ノンポルレート に戻る。　パルス分周器１０ｉの出力は本発明のロールオフフフィルタの１本の ピット線−トの出力である。　この出力は計算回路７゛に入力される。　この出 力はまた搬送波再生（ＣＲ）回路１５５に入力され、そこからの出力は帰還され て局部発振器１５６を制圓する。 自動等化器を動作させない時は、それぞれ計算回路７から出力される第２とπ５ 群のタップ係数ＣとＣｏは零に保たれる。　その時、第２のロールオフフィルタ の周波数特性は全て固定値であるところの第４と第５群のタップ係数αｌとＣ２ によって定まる。 送信局の第１のロールオフフィルタと、受信局の第２のロールオフフィルタの周 波数特性はこの２つのロールオフフィルタの総合周波数特性か、自動等化器を使 わないで第２のロールオフフィルタから出力される信号パルスか、ＱＡＭ変調さ れた信号間で混変調か生しなくて満足できる良い波形をしているように選ばれて いる。　この条件で、これらタップ係数は固定されて、いずれもそれぞれ送信機 と受信機にある第１と第２の記憶装置１１３と６に記憶される。 自動等化器を動作させている時は、計算回路７は分周器１０から出力されるパル ス波形を監視して第２と第５のタップ係数Ｃ′　とＣそれぞれの最適値を計算す る。 計算回路７の内部回路構成は図４に模式的に示されている。　計算回路７には、 マイクロプロセッサ（ＣＰＵ）　２ＬプログラムＲＯＭ　２２、第１のインター フェイス回路２３、第２のインターフェイス回路２４、ＲＡＩＪ（ランダムアク セスメモリ）２５とアキュムレータ２６を有する。　ＣＰＵ　２＋の処理プログ ラムはＲＯＭ　２２に記憶されている。ＲＯＭ　２２に記憶されている手順とア ルゴリズム、即ぢ処理プログラムはＲＡＭ　２５に転送され；’Ｊ！Ｉのインタ ーフェイス回路２３経由入力されたパルス波形のデータは所定の基準レベルデー タと比較され；パルス波形を整形する最適タップ係数はその比較結果によって計 算され：最適タップ係数ＣとＣｏが第２のインターフェイス回路２４経由第２の 加算器８と第２群の乗算器３に出力される。　このアルゴリズムはトランスバー サルフィルタ型自動等化器に一般に用いられてきたものと同様である。 １番目の分岐線の乗算器に入力されるタップ係数は次のように与えられる Ｃ、＝　ｆＤ　（ｔ）■Ｅ（ｔ）ｄｔ ここで、ｍは中央接続点から数えての接続点数：Ｄ　（ｔ）は夏チャンネル、Ｑ チャンネルそれぞれの極性値。 Ｅ　（ｔ）は（データビットの１つ下の）エラービット： ｔ　は各シンボル時間内の時間； ■　は排他的ＯＲである。 図４に示す計算回路７から出力されるタップ係数ＣＩは通常図６に示すアキュム レータ回路２６で得られる。　極性を示す第１のヒツトは第２のロールオフフィ ルタｌｌ０ｉの出力から、それぞれ遅延時間Ｔを有する２ｏ個の遅延素子で形成 されている遅延線２０に入力される。　エラーを示すビット（通常４ＰＳＫでは 第２ピツＩ・或いは１６ＱＡＭでは第３ピッ１−）は遅延時間Ｔを有するａ個の 遅延素子で形成されているもう一方の遅延線２１に入力される。　遅延線２１の 出力と遅延線２０の各接続点からの出力はそれぞれの排他的ＯＲ回路２２に入力 され、そこでの相関値Ｓｉ１、Ｓｌｍ−＋　、・・Ｓ１ｏ　、　Ｓｉ−、は加算 器２３の各々に人力される。　加算器２３の出力の各々は、今後Ｔ遅延回路とよ び遅延時間Ｔを有する遅延回路２４に入力され、そこで遅延回路２４の出力Ｃｉ 、　、Ｃｉ、−１、・・Ｃｉｏ　、Ｃｉ−、はそれぞれ加算器２３に戻される。 　この様にして加算器２３と遅延回路２４は局部的にアキュムレータを形成する 。 計算回路７の計算動作は、常に変化している伝送特性に適合するように連続的に 繰り返される。 図５において計算回路７はｌブロックで描かれているかその内容は４個の小計算 回路を含んでおり、そこでは、第１の小計算回路には■チャンネルの出力が人力 されて第１群のタップ係数Ｃ１即ちＣ１ａ−Ｃｉ４を出力し、第２の小計算回路 には■チャンネルとＱチャンネル両方の出力が入力されて第２群のタップ係数Ｃ ′、即ちＣｉ’４−Ｃ１−ａを出力し、第３の小計算回路にはＱチャンネルの出 力が入力されて第５群のタップ係数Ｃｑ、即ちＣＱ４−ＣＱ−４を出力し、第４ の小計算回路にはＩチャンネルとＱチャンネル両方の出力か入力されて第２群の タップ係数Ｃ′ｑ、即ちＣｑ’　４−−　ｃ’ｑ−ｉを出力する。　図３におい て、第１と第２の小計算回路は１個のブロックで描かれ、第３と第４の小計算回 路は１個のブロック７ｑて描かれている。　このことはその他の図においても同 様に行われている。 本発明の第２の好ましい実施例を図７に模式的に示す、そこでは第２の加算器８ は図８に示すアキュムレータと組み合わされている。　従って、計算回路７は数 字７′で示す様に変更されている。　第５群のタップ係数、即ち計算回路７°か らの出力Ｓｌａ　、５ｌａ−＋　−”　Ｓｌｏ、・・Ｓｉ−、はそれぞれ加算器 ２５１に入力される。　加算器２５ｉの出力はそれぞれ選択回路２６の第１の入 力端子に入力される。　選択回路２６の第２の入力端子には、記憶装置６°から 出力された第６のタップ係数α１（α１４・・Ｃ１゜・・Ｃ１−４）の各々が入 力される。　各選択回路２６の出力はＴ遅延回路２７に入力され、そこの出力は それぞれの加算器２５ｉに戻される。　選択回路２６かそのリセット端子でリセ ットされた時、記憶装置６′の出力か選択的に出力される。　リセットが解除さ れた時、その累積動作か開始する。　その時、Ｔ遅延回路２７の出力α°（Ｃｉ ゛４　・・Ｃｉ゛。・・α＋’−＋）が、第１の実施例で述べた第３の群のタッ プ係数α′である。　この様に、第２の実施例ではリセット機能が追加して設け られたけれとも回路構成を単純にすることか出来る。 本発明の第３の好ましい実施例を図８に模式的に示すが、そこでは第２のロール オフフィルタの一部のみが描かれている。　上記の実施例にみられる様に、通常 タップ係数は中央接続点に関して対称である。　さらに、原理的に１チヤンネル のＱチャンネルが互いに対称である。　従って、固定値、即ち第４群のタップ係 数α２（α１９　αｌ２．α＋＋）は遅延線の中心タップからの前半と後半に共 通に、またＩチャンネルとＱチャンネルに共通に用いられる。　その結果、記憶 装置６°°の容量を減らすことか出来る。　この減少状況を図９に示すか、そこ では＊印は図５では存在していた記憶装置出力か削除されたことを示している。 本発明の第４の好ましい実施例を図１０に模式的に示すが、そこでは第２のロー ルオフフィルタの一部のみが描かれている。　第４の好ましい実施例は、歪みか ■チャンネルとＱチャンネルの両方に等しく発生した場合、例えば第２のロール オフフィルタへの入力かＩＦ倍信号ある場合に、回路構成をさらに単純化するも のである。　第１の実施例の第６群のタップ係数αｌ（αＩ４・・α１ｏ・・Ｃ １−４）と第２群のタップ係数Ｃ’（Ｃ’、　、Ｃ’２　、　ｃ’ｏ）か■チャ ンネルとＱチャンネルに共通して用いられる。第１の好ましい実施例における第 ４群のタップ係数α２（α１６．α１１．Ｃ１−５）は中央接続点を境としての 両半分に、また■とＱの両チャンネルに共通に用いられる。　その結果、メモリ ６°゛°と計算回路７°の出力は顕著に減少している。　この様な減少の決悪を 図１１に示すか、そこて＊印は図５では存在していたメモリ出力を削除したこと を示している。 遅延線１の遅延素子１ｄの数はロールオフフィルタとして要求される特性に基づ いて決められる。　遅延線１の遅延素子の接続点からのｎ番目毎の分岐線３の数 は自動等化器として要求される特性によって決められる。　従って、遅延素子の 数とｎ番目毎の分岐線の数は設計上の選択として任意に決めることが出来る。　 遅延素子と分岐線は常に中央接続点に対して対称でなければならない。 本発明の第５の好ましい実施例を図１２によって以下に説明するか、そこでは、 この上記の好ましい実施例で用いられたたすき掛は接続、即ち反対側のチャンネ ルからの入力は除去されている。　従って、第２の群の乗算器３も、計算回路か ら出力される第２群のタップ係数Ｃ゛　もない。 この回路構成は直交変調を行わないシステムに広く適用可能である。 本発明の第６の好ましい実施例を図１３によって以下に説明するか、そこでは、 第３の加算回路９゛°　か変更になっている。　第４の加算器２＋ｉ　と２１ｑ がこの前の実施例のＩチャンネルとＱチャンネルそれぞれのロールオフフィルタ の出力の各々に追加して設けられている。　さらに、１チヤンネルの第２群の乗 算器３１から出力された信号は、第３の加算器３ｑにてはなくて、新しくＱチャ ンネルに追加された第４の加算器２１ｑに入力される。　Ｑチャンネルの第２群 の乗算器３ｑから出力された信号は、対称的な方法で、第３の加算器９ｑてなく 、新しく■チャンネルに追加された第４の加算器２１ｉに人力される。　従って 、第３の加算器９Ｉは■チャンネル、即ち自分のチャンネルの第３と第４群の加 算器４Ｉと５１からの出力だけを合計する。　この回路構成の利点は、あまりに も多くの信号か入力する第３の加算器９の負荷か緩和できて高速動作か達成でき ることである。 以下に、第２のロールオフフィルタの構造のさらに高速動作を達成するための変 形を述へる。　本発明の第７の好ましい実施例を図１４によって以下に説明する 。　第３のトランスバーサル型遅延線１１は２ｍ個（偶数個てあって、図１４で は２ｍ・１０）のそれぞれ遅延時間Ｔ／ｎを有する遅延素子１１−Ｄからなり、 それらの各々は通常遅延時間Ｔ／ｎを有するフリップフロップで形成される。　 図１４ではｎには２か選ばれている。　遅延素子１１−Ｄの間には第４の群の加 算器１２か設けられている。　このロールオフフィルタの入力端子と第４群の加 算器１２の間には第５と第６の群の乗算器４−１と５−１か設けられているか、 それらは今までの好ましい実施例の第３と第４群の乗算器４と５と同しである。 　第４群の加算器と第４と第５群の乗算器の割当は今までの好ましい実施例にお けるサフィックスで示されている。　今までの好ましい実施例における接続点か ら第３と第４群の乗算器４と５への入力はロールオフフィルタへの入力で置き換 えられ、第５と第６の乗算回路４−１と５−１の出力はそれぞれ第４群の加算器 Ｉ２に人力される。　第１の遅延素子への入力は乗算器αｉｔから来る。　最後 の遅延素子の出力には、乗数かα１５である最後の乗算回路からの出力が入力さ れる。　第５と第６の乗算器の乗数は今までの好ましい実施例におけると同様に 第２の記憶装置６と計算回路７から入力される。　第５群の加算器のそれぞれの もう一方の人力は隣接する遅延素子！　１−Ｄの出力である。 第４のトランスバーサル型遅延線１３は、遅延時間Ｔを有する遅延素子１３−Ｄ の奇数個で形成され、その各々は遅延時間Ｔを有するフリップフロップで通常形 成される。 Ｔ遅延素子１３−Ｄの間に第５群の加算器１４が設けられている。　反対側のＱ チャネルのロールオフフィルタの入力端子ど第５群の加算器＋４ｉの各々との間 には第７群の乗算器３−１の各々が設けられ、それらは今までの好ましい実施例 の第２群の乗算器３ど同じである。　第７群の乗算器３−１の割当は今までの好 ましい実施例における第２群の乗算器のサフィックスで示されている。　今まで の好ましい実施例における接続点から第７群の乗算器３−１への人力は、反対側 のチャネル、即ちＱチャネルのロールオフフィルタへの入力で置き換えられ、第 ７群の乗算器３−１の出力は第５群の加算器１４にそれぞれ入力される。 第７群の乗算器に人力される乗数は、今までの好ましい実施例の計算回路７から 出力さる第２群の乗算器と同じ値（Ｃｉ’４．、　Ｃ’ｉ。、、、　Ｃ’ｉ−） である。　第５群の加算器のそれぞれへのもう一方の入力は隣接する遅延素子１ ３−Ｄの出力である。　第５群の加算器のそれぞれの出力は反対側の隣接する遅 延素子に入力される。　第４の遅延線１３の第１の遅延素子への入力は、乗数Ｃ ＋’−６か入力される乗算器から来る。　第４の遅延線１３の最後の遅延素子の 出力には、計算回路７からタップ係数か入力される加算器Ｉ６か設けられている 。　第５群１４の最後の加算器の出力は、この好ましい実施例ではｎ＝２なので 遅延時間Ｔ／２を有する遅延回路１５に入力され、第３と第４の遅延線の遅延時 間か同位相になれる。 第３の遅延線１１の出力、即ち最後の加算器１６からの出力特表平７−５００９ ５９　（９） と、第４の遅延線１３の出力、即ちＴ／２遅延素子１５の出力は、第６の加算器 １７で合計される。　第６の加算器１７から出力したパルス列は分周器１８によ りｎ分周されてシンボルレートを有するパルス列を出力する。　分周器１８の出 力が、本発明の自動等化器としても働くＩチャネルロールオフフィルタの出力で ある。　Ｑチャネルにもまた、対称的な回路構成かなされている。 第８の好ましい実施例として第７の好ましい実施例の変化を図１５に示す。　第 ３のトランスバーサル型遅延線１３の出力、即ち第４群の加算器の最後の１個１ ６の出力は分周器１８′　に人力される。　第３と第４の遅延線の遅延時間か同 位相になるように、第５群１４の最後の加算器の出力は遅延時間Ｔを有する遅延 素子１５’　に人力される。　分周器１８′の出力とＴ遅延素子１５゛　の出力 は第８の加算器１７°で加算される。　第８の加算器１７゛　の出力か、本発明 の自動等化器としても働くＩチャネルロールオフフィルタの出力である。 第１から第５の好ましい実施例の加算器９はそこへ入力されるあまりにも多くの 信号を合計せねばならぬので、この合計動作にかなり大きな時間を消費せねばな らない。 第７と第８の好ましい実施例の優れた効果は加算器９の合計動作か分布している 第４と第５の加算器によって順次行われることである。　従って、高速動作か可 能になる。 もし、第７或いは第８の好ましい実施例の遅延線か用いられないと、トランスバ ーサル型自動等化器回路１１０１は、図１に示されたように第２のロールオフフ ィルタｌ０２ｂｉの後に直列に配置されねばならない。 上述の好ましい実施例の回路構成では、本発明のロールオフフィルタ／等化器を 通過するのに費やされる遅延時間は、第２のロールオフフィルタと自動等化器の 直列接続を通過するのに費やされる遅延時間より遥に少ない。　これは、費やさ れる遅延時間は、信号が通過する直列に配列された遅延素子の数に比例するから である。　この様にして短縮された遅延時間は、フィルタと等化器ての長い遅延 時間はキャリヤ再生回路５６の局部周波数発振器１５６経由直交復調器１５４へ の帰還の効果を劣化させるという問題を解決する。 さらに、少ない数の遅延素子をもつ第１から第４の好ましい実施例の回路構成は 非常に単純で、その結果その製作原価は図１に示す従来技術による構成よりもは るかに廉価である。 本発明の第９の好ましい実施例を図１６によって説明するか、それは又、下記に 述へるそれぞれ第１と第２のロールオフフィルタ１０２ａと１１０の周波数特性 を決定する２個のＲＯＭ　＋１３−１　と６−６の追加的特徴以外、上記の第７ の好ましく為実施例の概要でてもある。　図１と図３とては同し数字か同しもの を示している。 先に述へた如く、ロールオフフィルタの周波数特性は、自動等化機能を除く全体 としての周波数特性が第２のロールオフフィルタの出力において、ＱＡＭ変調波 によって搬送される信号間に混変調を起こさないような良いｌくルス波形を出さ せるように、予め設定されている。 る。　その第１の種類は今までの好ましし）実施例で述べて来たような通常の動 作て用いられるものてあり、その第２の種類は第１のロールオフフィルタそれ自 体に上記のＦｉｇ。 １７（ｂ）に描かれたような、今までの好ましい実施例では第１のロールオフフ ィルタと第２のロールオフフィルタ／等化器によって５０１５０に分担された好 ましい総合周波数特性を持たせるものである。Ｆｉｇ、　＋７（ｃ）で、第１の ロールオフフィルタからの出力信号の通過帯内の高域周波数スペクトラムは増強 されいることか判る。　受信局の第２のＲＯＭ　６−１は今までの好ましい実施 例で述べてきた通常の動作で用いられるタップ係数を有し、さらに第２のロール オフフィルタ／等化器１１０１に今後透明と呼ぶ平坦な周波数特性を持たさせる 第２の種類のタップ係数を追加的に有する。 第２のロールオフフィルタ／等化器１１Ｏ！に透明な周波数特性を持たせるタッ プ係数は典型的には、中央の乗算器α０とＣＯに入力されるタップ係数だけかｌ で、その他の全てのタップ係数は零に設定される。　ロールオフフィルタのそれ ぞれか持つ周波数特性は後はとＦｉｇ、１７を参照して詳細に説明する。 第！と第２の種類のタップ係数はアドレス切替え信号ＡＤＲによって、第１のＲ ＯＭ　１．１３−１からと第２のＲＯＭ　６−１からそれぞれ出力するように切 替え可能である。　第１のロールオフフィルタに人力される第２の種類のタップ 係数では、１１のロールオフフィルタ１０２ａｉから出力された後、即ち第１の ロールオフフィルタ１０２ａｉの出力側にあるチェックポイントＡ１、Ｄ／Ａ変 換器＋３１　ｉの出力側にあるＡ２、第１の低域通過フィルタ１３２１の出力側 にあるＡ３、復調器！５４ｉの出力側にあるＢ３、第２の低域通過ろは器の出力 側にあるＢ２、Ａ／Ｄ変換器＋５１ｉの出力側にあるＢｌと第２のロールオフフ ィルタ１ｌｏｉの出力側にあるＢＯｌのパルス波形は、何らかの原因か伝送特性 を劣化させない限り良い形になっているはずである。 ディジタル信号の、チェックポイントにおけるパルス波形はオワシロスコープ上 のアイダイヤグラムを見ることによってチェックできる。　オワシロスコープ上 に見られる連続パルスの理想的なアイダイヤグラムをＦｉｇ、　１８（ａ）に実 線で示す。　もし周波数特性が高域周波数スベットラムを切るようであれば、パ ルスの転移部分はＦｉｇ、　１８（ａ）の左側に点線で示すような傾斜を示す。 　もしジッタかあると、その転移部分はＰｉｇ、　＋８（ａ）の右側に点線で示 すように分散する。　従って、それら２個の原因のそれぞれが、実際のアイダイ ヤグラムを示すＰｉｇ、　１８（ｂ）の右側に見られるように空白部分、即ちア イの面積を狭める。　チェ・ツクポイントのアイバタンをチェックすることによ って、周波数特性を劣化させた原因の在り処を突き止めることか出来る。 アイバタンはオッシロスコープを通じての人間の目によるだけでなく、マイクロ プロセッサのような電子的な手段によっても観察することが出来る。Ｆｉｇ、　 １９（ａ）に示すように、マイクロプロセッサ６７は、それとオ・フシロスコー プ上のアイバタンて測定された値とを比較してその原因即ち回路の故障を検出す る基準レベルを、そのＲＯＭ　６２の中に持つことかできる。　その比較結果が 、アイダイヤグラムがその基準レベルを満たさないことを示した時には、マイク ロプロセッサは警報を出す。　図１９（ｂ）と１９（ｃ）に、その劣化を検出す るためのワイヤドロシックを示す。　図１９（ｂ）ではチェックポイントＡ２． 　Ａ３．　Ｂ３或いはＢ２から入力されたアナログ信号はＡ／Ｄ変換器６３によ ってディジタル信号に変換される。　このディジタル信号の中には２個のエラー ビット、６４ＱＡＭの場合では例えばデータビ・ｙ　１−ＤＯ−Ｄ２のすぐ下に あるＤ３とＤ４か排他的ＯＲゲート６４に入力される。 この２個のエラービットは排他的ＯＲゲート６４と低域通過ろは器６５によって 平均される。　この様に平均された低域通過ろは器６５の出力は比較器６６で基 準レベルと比較される。 平均されたレベルか基準値を超えた時は比較器は警報信号を出す。　図１９（ｃ ）ではチェックポイントＡＩとＢｌから入力されたディジタル信号は平均されて 図１５（ｂ）の排他的ＯＲゲート６４と低域通過ろは器６５によるのと同じ方法 で平均されて処理される。 この様にして、電子回路の故障などの原因は容易迅速にその場所がつきとめられ る。　本発明のこの方法を用いなければ、第１のロールオフフィルタそれ自身だ けでは、通常の使用ではパルス波形の良好な形を得るための完全な周波数特性を 持たないので、もし電子回路に故障がなくてもこれらのチェックポイントにおけ るアイパターンが変形している、即ち充分に開いたり広くはない、のが正常であ る。 本発明の第１Ｏの好ましい実施例を以下にのべるが、これは第８の好ましい実施 例の変形である。　第１と第２のＲＯＭ　１１３−１　と６−１には第３の種類 のタップ係数が追加して設けられている。　この第３の種類のタップ係数は、第 ９の好ましい実施例では５０％であるのに比べ少ない、例えば３０％の、ロール オフ係数を第１のロールオフフィルタに与える。　この時、第２のロールオフフ ィルタ／等化器１１０ｉは第９の好ましい実施例と同じ方法で透明に保たれる。 この様に減少させたロールオフ係数ではチェックポイントにおけるアイダイヤグ ラムは縦方向には完全に開いている、しかし水平方向の幅はより狭くなる。　こ のように狭くなったアイダイヤグラムは特性劣化によって引き起こされた現象を 強調し、従ってその故障のより容易でより正確な検出を可能にする。 第８と第９の好ましい実施例に関して上述した本発明のチェック方法には、第２ のロールオフフィルタ／等化器１１０１を有する第１から第８と第９の好ましし ）実施例の回路構成を引用しているか、このチェ・ツク方法は図１（こ示すよう に自動等化器が第２のロールオフフィルタから独立して直列に設られた回路構成 に適用出来ることは明ら力１である。 この発明の多くの特徴と利点は、詳細な明細書力１ら明らかであり、従って本発 明の本当の精神と意図に含まれる方法の特徴と利点の全てを従属クレームによっ てカッく−するように意図されている。　さらに、この技術（こ長した人々にと っては多くの修正や変形か容易に考えられるであろうから、図示されたり記述さ れた構造に正確（二本発明を制限することは望ましくない、従って全ての適切な 改造品や同等品の全ては本発明の意図に入ると訴えること力くてきる。 Ｃｐｓ　Ｃｐｓ−＋　Ｃ１゜　Ｃ５−１図６ 図７ 図９ 長　二ｐ 診断動作中の　通朝囲沖の　通常動作中の第１のトルＵフイ紳の　第１のｏ−４ ｔｌフイ紳の　第２のｔ）−ルオ７フィ紳の（ｊ壬ａ鴨シｆｌ巨（ｊ丑５−不ン １くシ＋１ミイｊミｂ≦−ｍ勺肚図１８　（ａ）　図１８　（ｂ） 基準レベル フロントページの続き （５１）　Ｉｎｔ、　Ｃ１，６識別記号　庁内整理番号ＨＯ４Ｂ　３１０６　Ｃ ７７４１−５ＫＨＯ４Ｌ　２５１０３　Ｃ９１９９〜５にＩ

Claims (1)

1. 【特許請求の範囲】 １．有限インパルス応答型デジタルフィルタで形成され、自動等化器の機能を有 するロールオフフィルタであって、直交振幅変調された信号から復調された互い に直交する１チャンネル或いはＱチャンネルの信号が入力され、その信号はパル ス間隔Ｔを有するパルス信号からｎ倍のサンプリングされたパルス列で形成され ている、そのロールオフフィルタは次のものを有する： 遅延線（１）、それはその各々が遅延時間Ｔ／ｎを有する偶数個の遅延素子（１ −Ｄ）の直列接続を有する；分岐線、それは該遅延回路（１）の第１の遅延素子 への入力端子、該遅延素子の隣接する２個の間の接続点、および該遅延回路（１ ）の最後の遅延素子の出力端子、から引き出されている； 第１群の乗算器（４）、そのそれぞれは該分岐線の第１群（２−１）のそれぞれ と直列に接続され、該第１群の分岐線は該接続点の中央の１個とその中央の１個 から数えてｎ番目の接続点から引き出されている； 第２群の乗算器（５）、そのそれぞれは該分岐線の第２群（２−２）のそれぞれ と直列に接続され、該第２群の分岐線は該第１群の乗算器（４）が接続されてい る該接続点以外の全ての接続点から引き出されている； 第３群の乗算器（３）、そのそれぞれは該第１群の分岐線（２−１）が接続され ている接続点から引き出されている第３群（２−３）の分岐線のそれぞれと直列 に接続されている；記憶装置（６）、それは該ロールオフフィルタのロールオフ フィルタ周波数特性を決定する第１と第２の群のタップ係数（α１、α２）を記 憶し出力する、該第２のタップ係数（α１）はそれぞれ該第２の群の乗算器（５ ）に人力される； 計算回路（７）、それは該ロールオフフィルタの出力信号を監視し、予め定めら れたアルゴリズムに従って第３と第４群のタップ係数（Ｃ′，Ｃ）を計算して出 力する、該第３群のタップ係数（Ｃ′）は第３群の乗算器（３）の各々に人力さ れる、該アルゴリズムは該第３と第４のタップ係数（Ｃ′，Ｃ）が該ロールオフ フィルタが良い形のパルスを出力するのに最適になるようなものである； 第１の加算器（８）、それは該第２群のタップ係数（Ｃ）の各々を該第１群のタ ップ係数（α１）のそれぞれに加算し、該第１の加算器の出力（α′）はそれぞ れ該第１群の乗算器（４）に入力される；および 第２の加算器（９ｉ）、それは該第１と第２群の乗算器（４ｉ，５ｉ）からの出 力、および反対側のチャネルのロールオフフィルタの第３と第４の群の乗算器（ ３ｑ）の出力を合計する、そこで該第２の加算器（９ｉ）の出力が該ロールオフ フィルタの出力である。 ２．クレーム１記載のロールオフフィルタにおいて、該第１の加算器（８）はア キュムレータを有し、そのアキュムレータは次のものを有する： 第３の加算器（２５）； 選択回路（２６）、それはそこへの第１の入力として該第３の加算器（２５）の 出力を受け第２の入力として該第１のタップ係数比（α１）を受け、リセット信 号を受けた時該第２の人力を選択する；および 第２の遅延回路（２７）、それは該遅延時間Ｔを有し、該選択回路（２６）の出 力を受け、該第２の遅延回路（２７）の出力と該計算回路（７）への人力信号中 の極性ビットと該エラービットの間の相関値（Ｓ）が該第３の加算器（２５）に 入力される。 ３．クレーム１記載のロールオフフィルタにおいて、該第２群の乗算器（５）へ 入力される該タップ係数はＩチャネルとＱチャネルに共通である。 ４．クレーム１記載のロールオフフィルタにおいて、全ての乗算器（３，４，５ ）へ入力される該タップ係数はそれぞれ１チャネルとＱチャネルに共通である。 ５．クレーム１記載のロールオフフィルタにおいて、分周器（１０ｉ）が該第２ の加算器（９）の出力端子間に設けられてシンボルレートを有する出力信号を出 力する。 ６．クレーム５記載のロールオフフィルタにおいて、第４の加算器（２１）が設 けられて該分周器の出力を受ける、反対側のチャネルの第２群の乗算器（３ｑ） の出力はさらに該第２の加算器（９ｉ）の代わりに該第４の加算器に入力される 、該第４の加算器の出力がこのロールオフフィルタの出力である。 ７．自動等化器の機能を有するトランスバーサル型ロールオフフィルタで、それ はパルス間隔Ｔを有するパルス列を搬送する直交変調信号から復調されたアナロ グ信号からｎ倍のサンプリングを行った並列ディジタル信号の、Ｑチャネルに直 交するＩチャネルのチャネル信号の１ビット線を受け、次のものを有する： 第１の遅延線（１１）、それはそれぞれ遅延時間Ｔ／ｎを有する第１の遅延素子 （１１−Ｄ）の第１の偶数個を有する；第１群の加算器（１２）、そのそれぞれ は該第１の遅延素子（１１−Ｄ）の隣接する２個の間と該第１の遅延素子（１１ −Ｄ）の最後の１個の出力端子とに配置されている；第１群の乗算器（４′）、 該第１群の乗算器（４′）の入力端子は該ロールオフフィルタの入力端子に接続 されている、該第１群の各乗算器の出力端子はそれぞれ該第１群の加算器（１２ ）の中央の１個と該中央の１個から数えて各ｎ番目に入力される； 第２群の乗算器（５′）、該第２群の乗算器（５′）の入力端子は該ロールオフ フィルタの入力端子に接続されている、それぞれの該第２群の各乗算器（５′） の出力端子は該第１群の乗算器（４′）に接続されている以外の全ての第１群の 加算器（１２）にそれぞれ入力される、該第１群の各加算器（１２）は該第１群 の加算器（１２）の各々は該第１の遅延素子の先行する１個からの入力と該第１ と第２群の乗算器（４′，５′）からの入力を合計する、該第１群の各加算器（ １２）の出力は該遅延素子（１１−Ｄ）の次の１個にに人力される、該第１或い は第２群の乗算器（４′或いは５′）の最初の１個の出力は該遅延素子（１１− Ｄ）の最初の１個に入力される；第２の遅延線（１３）、それはそれぞれ遅延時 間Ｔを有する第２の複数個の第２の遅延素子（１３−Ｄ）を有する；第２群の加 算器、その各々は該第２の遅延素子（１３−Ｄ）の隣接する２個の間に配置され ている、該第２群の加算器（１４）の各々への入力の１個は該第２の遅延素子（ １３−Ｄ）の先行する１個の出力である、該第２群の各加算器（１４）の出力は 該第２の遅延素子（１３−Ｄ）の次の１個に入力される；第３の遅延素子（１５ ）、それは該遅延時間Ｔ／ｎを有し、該第２群の加算器（１４）の最後１個の出 力端子に接続されている、それにより該第１の遅延線（１１）と該第２の遅延線 （１３）の出力は同位相である； 第３群の乗算器（３′）、該第３群の乗算器の全ての入力端子は反対側のチャネ ル（Ｑ）のロールオフフィルタの入力端子に接続されている、該第３群の乗算器 （３′）の出力端子は該第２群加算器（１４）にそれぞれ入力される；第４の加 算器、それは該第１の加算器（１２）の最後の１個（１６）の出力側に設けられ 、該第３の遅延素子（１５）の出力と該第１の加算器（１２）の該最後の１個（ １６）の出力を合計する； 記憶装置（６）、それは該ロールオフフィルタのロールオフ周波数特性を決定す る第１と第２群のタップ係数（α１、α２）を記憶し出力する、該第２のタップ 係数（α２）はそれぞれ該第２群の乗算器（５）に入力される；計算回路（７） 、それは該ディジタルフィルタの出力信号を監視し、予め定められたアルゴリズ ムに従って第３と第４のタップ係数（Ｃ′，Ｃ）を計算して出力する、該第３群 のタップ係数（Ｃ′）は第３群の乗算器（３）の各々に入力される、該アルゴリ ズムは該第３と第４のタップ係数（Ｃ′，Ｃ）が該ロールオフフィルタが良い形 のパルスを出力するのに最適になるようなものである； 第３の加算器（８）、それは該第３群のタップ係数（Ｃ）の各々とそれぞれの該 第１群のタップ係数（α１）を加算し、該第３の加算器の出力（α′）はそれぞ れ該第１群の乗算器（４）に入力される；および 分周器（１８）、それは該第１群の加算器の最後の１個（１８）の出力側に接続 されて、そこへ入力される各ｎ番目のパルスを出力する； そこで該分周器（１８）の出力が該ロールオフフィルタの出力である。 ８．自動等化器の機能を有するトランスバーサル型ロールオフフィルタで、それ はパルス間隔Ｔを有するパルス列を搬送する直交変調信号から復調されたアナロ グ信号からｎ倍のサンプリングを行った並列ディジタル信号の、第２のチャネル （Ｑチャネル）に直交する第１のチャネル（１チャネル）信号の１本の信号ビッ ト線を受け、次のものを有する： 第１の遅延線（１１）、それはそれぞれ遅延時間Ｔ／ｎを有する第１の遅延素子 （１１−Ｄ）の第１の偶数個を有する；第１群の加算器（１２）、そのそれぞれ は該第１の遅延素子の隣接する２個の間と該第１の遅延素子（１１−Ｄ）の最後 の１個の出力端子とに配置されている； 第１群の乗算器（４′）、その第１群の乗算器の全ての入力端子は該ロールオフ フィルタの入力端子に接続されている、該第１群の各乗算器の出力端子はそれぞ れ該第１群の加算器の中央の１個と該中央の１個から数えてｎ番目毎に入力され る； 第２群の乗算器（５′）、該第２群の乗算器の入力端子は該ロールオフフィルタ の入力端子に接続されている、該第２群の各乗算器（５′）の出力端子は該第１ 群の乗算器に接続されている以外の全ての第１群の加算器にそれぞれ人力される 、該第１群の各加算器は該第１の遅延素子の先行する１個からの入力と該第１と 第２群の乗算器からの入力を合計する、該第１群の各加算器の出力は該第１の加 算器の次の１個にに入力される、該第１或いは第２群の乗算器の最初の１個の出 力は該遅延素子の最初の１個に入力される；第２の遅延線（１３）、それはそれ ぞれ遅延時間Ｔを有する第２の遅延素子（１３−Ｄ）の第２の複数個を有する； 第２群の加算器（１４）、その各々は該第２の遅延素子（１３−Ｄ）の隣接する ２個の間と該第２の遅延素子（１３−Ｄ）の最後の１個の出力端子に配置されて いる、該第２群の加算器への入力の１個は該第２の遅延素子の先行する１個の出 力である、該第２群の各加算器の出力は該第２の遅延素子の次の１個に入力され る； 第３の遅延素子（１５′）、それはそれぞれ該遅延時間Ｔを有し、該第２群の加 算器の最後１個の出力端子に接続されている； 第３群の乗算器（３′）、該第３群の乗算器の入力端子は第２のチャネルのロー ルオフフィルタの入力端子に接続されている、該第３群の乗算器の出力端子は該 第２群の加算器にそれぞれ入力される； 記憶装置（６）、それはロールオフフィルタのロールオフ周波数特性を決定する 第１と第２の群のタップ係数（α１、α２）を記憶し出力する、該第２のタップ 係数（α１）はそれぞれ該第２の群の乗算器（５′）に入力される；計算回路（ ７）、それは該ロールオフフィルタの出力信号を監視し、予め定められたアルゴ リズムに従って第３と第４のタップ係数（Ｃ′，Ｃ）を計算して出力する、該第 １群の各タップ係数（Ｃ′）は第３群の各乗算器（３）に入力される；第３の加 算器（８）、それは該第３群の各タップ係数（Ｃ）をそれぞれの該第１群のタッ プ係数（α１）に加算し、該第３の加算器の出力（α′）はそれぞれ該第１群の 乗算器（４′）に入力される； 分周器（１８′）、それは該第１群の加算器（１２）の最後の１個の出力側に接 続されて、そこへ入力される各ｎ番目毎のパルスを出力する；および 第４の加算器（１７′）、それは該第１群の加算器の該最後の１個の出力と該第 ３の遅延素子の出力を合計する、そこで該第４の加算器（１７′）の出力が該ロ ールオフフィルタの出力である。 ９．トランスバーサル型ロールオフフィルタで、それはパルス間隔Ｔを有するパ ルス列を搬送するアナログ信号からｎ倍のサンプリングを行った並列ディジタル 信号の１本の信号ビット線を受け、次のものを有する：トランスバーサル型遅延 線、それはそれぞれ遅延時間Ｔ／ｎを有する遅延素子の偶数個を有する；該遅延 素子の隣接する２個の間の接続点；記憶装置、それは該接続点をそれぞれ制御す る第１群のタップ係数を与える；および 計算回路、それは該ロールオフフィルタの出力信号のパルス波形を監視し、それ ら接続点の中央の１個とその中央の１個から数えてｎ番目毎の接続点を追加的に 制御する第２のタップ係数を計算する、この第２のタップ係数は該出力パルス波 形を良い形にするに最適になるように計算される、 そこで該遅延線は、その周波数特性が該第１のタップ係数によって決定されるロ ールオフフィルタとして働き、またその周波数特性が該第２のタップ係数によっ て可変的に制御される自動等化器として働く。 １０．クレーム９記載のロールオフフィルタにおいて、そのアナログ信号はＱＡ Ｍ変調された１チャネル或いはＱチャネルのものである。 １１．トランスバーサル型ロールオフフィルタで、それはパルス間隔Ｔを有する パルス列を搬送するアナログ信号からｎ倍のサンプリングを行った並列ディジタ ル信号の１本の信号ビット線を受け、次のものを有する：第１のトランスバーサ ル型遅延線、それはそれぞれ遅延時間Ｔ／ｎを有する複数個の第１の遅延素子を 有する；第１の接続点、その各々は該第１の遅延素子の隣接する２個の間にある ； 第２のトランスバーサル型遅延線、それはそれぞれ遅延時間Ｔを有する遅延素子 の複数個を有し、該第２の遅延線は反対側のチャネルの第１の遅延線への入力を 受ける、第２の接続点、その各々は該第２の遅延素子の隣接する２個の間にある ； 記憶装置、それは該第１の接続点をそれぞれ制御する第１群のタップ係数を与え る； 計算回路、それは該ロールオフフィルタの出力信号のパルス波形を監視し、該第 ２の接続点の信号を制御しさらに該第１の接続点の中央の１個とその中央の１個 から数えてｎ番目毎の該第１の接続点を追加的に制御する第２のタップ係数を計 算する、該第２のタップ係数は該出力パルス波形を良い形にするに最適になるよ うに計算される；および加算器、それは該第１と第２の遅延線の出力を合計し、 該加算器の出力は該ロールオフフィルタの出力である、そこで該遅延線は、その 周波数特性が該第１のタップ係数によって決定されるロールオフフィルタとして 働き、またその周波数特性が該第２のタップ係数によって可変的に制御される自 動等化器として働く。 １２．通信システムに用いられる電子回路の診断法、そのシステムは次のものを 有す； 第１のディジタルロールオフフィルタ、それは送信局に設けられていて次のもの を有す： 第１の記憶装置（１１３−１）、それは該システムの通常の動作に用いられる第 １の種類のタップ係数と該システムの診断に用いられる第２のタップ係数を貯え て出力する、該第１と第２のタップ係数は切替え可能で該第１のロールオフフィ ルタに出力される； 第２のディジタルロールオフフィルタ、それは受信局に設けられていて、次のも のを有する； 第２の記憶装置（６−１）、それは該システムの該通常の動作に用いられる第３ の種類のタップ係数と該システムの診断に用いられる第４のタップ係数を貯えて 出力する、そこで、該第１と第３のタップ係数は、通常動作では該第１と第２の ロールオフフィルタの総合周波数特性は該第２のロールオフフィルタの出力側に 満足できるパルス波形を提供しする様なものであって、該第２のタップ係数は該 第２のタップ係数によって決定される該第１のロールオフフィルタの周波数特性 が、満足的なパルス波形を提供する該総合周波数特性と同じになる様に、なって いる；このシステム診断法は次のステップを有する；該第１の記憶装置（１１３ −１）を切替え、該第２の種類のタップ係数をそれぞれ選択的に出力する；該第 １のロールオフフィルタの後の回路に設けられたチェックポイントにおいて、ア イダイヤグラムの中のアイの幅或いは高さを所定の基準レベルと比較し、パルス 波形を劣化させている原因の位置を検出する。 １３．クレーム１２記載の方法において、該第２の記憶装置（６−１）はさらに 、該第３のタップ係数から切替え可能な第４のタップ係数を有する、該第３の種 類のタップ係数は該第２のロールオフフィルタをそこへ入力された信号に対して 透明にせしめるようなものである。 １４．クレーム１３記載の方法において、該第４のタップ係数は、該中央の接続 点に接続されている乗算器へ入力されるタップ係数が１であり、該中央の接続点 以外の全ての接続点に接続されている乗算器へ入力されるタップ係数が０である 。 １５．クレーム１２記載の方法において、該第１の記憶装置はさらに、該第１の ロールオフフィルタに該第２のタップ係数によって設けられるよりも少ないロー ルオフ係数を与えるような所定の周波数特性を与えるところの、第５の種類のタ ップ係数を貯えて出力する。 １６．クレーム１２記載の方法において、該通信システムはＱＡＭ変調である。