JPH0750233A - 半導体チップ - Google Patents
半導体チップInfo
- Publication number
- JPH0750233A JPH0750233A JP19605793A JP19605793A JPH0750233A JP H0750233 A JPH0750233 A JP H0750233A JP 19605793 A JP19605793 A JP 19605793A JP 19605793 A JP19605793 A JP 19605793A JP H0750233 A JPH0750233 A JP H0750233A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- fuses
- fuse
- wafer
- chips
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】
【目的】簡易な方法で互いに識別できる半導体チップを
提供する。 【構成】半導体チップにヒューズ回路１２を形成し、こ
のヒューズ回路１２には多結晶Ｓｉからなる８本のヒュ
ーズＦａ，Ｆｂ〜Ｆｈを備えた。８本のヒューズの切断
の有無の組み合わせに対応する番号をチップの番号と
し、この番号を読出回路１０により読み出す。
提供する。 【構成】半導体チップにヒューズ回路１２を形成し、こ
のヒューズ回路１２には多結晶Ｓｉからなる８本のヒュ
ーズＦａ，Ｆｂ〜Ｆｈを備えた。８本のヒューズの切断
の有無の組み合わせに対応する番号をチップの番号と
し、この番号を読出回路１０により読み出す。
Description
【０００１】
【産業上の利用分野】本発明は、半導体チップに関す
る。
る。
【０００２】
【従来の技術】従来から多数のウエハを互いに識別し管
理するために、ウエハ毎に互いに異なる番号をレーザで
印字する方法が知られている。ところがこの方法では、
ウエハに形成された複数の半導体チップ（以下、単に
「チップ」ということがある。）には番号が印字されな
いため、一旦ウエハを複数のチップに分離してしまう
と、各チップが分離される前にウエハ上のどの位置にあ
ったかを確認することができない。そこで、各チップが
ウエハ上のどの位置にあったかを、ウエハから分離後に
も確認できるようにするために、各チップがウエハ上の
どの位置にあったか示すウエハマップを作成し、ウエハ
上の位置に対応する番号を各チップに捺印する方法が考
えられる。
理するために、ウエハ毎に互いに異なる番号をレーザで
印字する方法が知られている。ところがこの方法では、
ウエハに形成された複数の半導体チップ（以下、単に
「チップ」ということがある。）には番号が印字されな
いため、一旦ウエハを複数のチップに分離してしまう
と、各チップが分離される前にウエハ上のどの位置にあ
ったかを確認することができない。そこで、各チップが
ウエハ上のどの位置にあったかを、ウエハから分離後に
も確認できるようにするために、各チップがウエハ上の
どの位置にあったか示すウエハマップを作成し、ウエハ
上の位置に対応する番号を各チップに捺印する方法が考
えられる。
【０００３】
【発明が解決しようとする課題】上記した各チップに捺
印する方法は、ウエハやチップの個数が少ない場合は可
能であるが、ウエハやチップが量産される場合は作業に
手間がかかるため現実的には不可能な方法である。各チ
ップ毎に捺印する方法に代えて、各チップ毎に異なる番
号を焼き付ける方法も考えられる。しかし、現状のプロ
セスでは同一のレチクルで各チップを焼き付けるため、
異なる番号を表すための異なるパターンを各チップ毎に
焼き付けることができない。
印する方法は、ウエハやチップの個数が少ない場合は可
能であるが、ウエハやチップが量産される場合は作業に
手間がかかるため現実的には不可能な方法である。各チ
ップ毎に捺印する方法に代えて、各チップ毎に異なる番
号を焼き付ける方法も考えられる。しかし、現状のプロ
セスでは同一のレチクルで各チップを焼き付けるため、
異なる番号を表すための異なるパターンを各チップ毎に
焼き付けることができない。
【０００４】また、上記いずれかの方法により各チップ
を識別するための番号等を各チップ毎に付けたとして
も、一旦パッケージに封入された後はパッケージを分解
してチップを取り出さなければ番号等の確認ができな
い。従って、ライフテスト、バーイン、フィールド障害
発生時などにチップの履歴を容易かつ正確に確認できな
いという問題がある。
を識別するための番号等を各チップ毎に付けたとして
も、一旦パッケージに封入された後はパッケージを分解
してチップを取り出さなければ番号等の確認ができな
い。従って、ライフテスト、バーイン、フィールド障害
発生時などにチップの履歴を容易かつ正確に確認できな
いという問題がある。
【０００５】本発明は、上記事情に鑑み、簡易な方法で
互いに識別できる半導体チップを提供することを目的と
する。
互いに識別できる半導体チップを提供することを目的と
する。
【０００６】
【課題を解決するための手段】上記目的を達成するため
の本発明の半導体チップは、切断されたヒューズと切断
されていないヒューズからなり、これらヒューズの切断
の有無の組み合わせに基づいてチップ固有の識別情報を
表す複数本のヒューズをチップの所定のエリアに有し、
更に、前記情報を読み出すための読出回路を備えたこと
を特徴とするものである。
の本発明の半導体チップは、切断されたヒューズと切断
されていないヒューズからなり、これらヒューズの切断
の有無の組み合わせに基づいてチップ固有の識別情報を
表す複数本のヒューズをチップの所定のエリアに有し、
更に、前記情報を読み出すための読出回路を備えたこと
を特徴とするものである。
【０００７】ここで、ヒューズは、多結晶Ｓｉから形成
することが好ましい。また、ヒューズは、レーザでブロ
ー切断することが好ましい。
することが好ましい。また、ヒューズは、レーザでブロ
ー切断することが好ましい。
【０００８】
【作用】本発明の半導体チップには複数本のヒューズが
備えられており、これらのヒューズの切断の有無の組み
合わせにより、例えば半導体チップを互いに識別するた
めのチップ番号等の所定の情報を表わすことができる。
従って、この所定の情報を読出回路により読み出すこと
により複数の半導体チップを互いに識別することができ
る。
備えられており、これらのヒューズの切断の有無の組み
合わせにより、例えば半導体チップを互いに識別するた
めのチップ番号等の所定の情報を表わすことができる。
従って、この所定の情報を読出回路により読み出すこと
により複数の半導体チップを互いに識別することができ
る。
【０００９】ここで、多結晶Ｓｉからヒューズを形成す
る場合は、容易にヒューズを形成することができる。ま
た、レーザを用いる場合は、複数の半導体チップ毎に互
いに異なる組み合わせになるようにヒューズを容易に切
断することができる。
る場合は、容易にヒューズを形成することができる。ま
た、レーザを用いる場合は、複数の半導体チップ毎に互
いに異なる組み合わせになるようにヒューズを容易に切
断することができる。
【００１０】
【実施例】以下、図面を参照して本発明の半導体チップ
の一実施例を説明する。図１はチップに形成された、チ
ップの識別を行うための回路を示すブロック図、図２は
図１に示された読出回路を示す回路図、図３は図１に示
されたヒューズ回路を示す回路図である。
の一実施例を説明する。図１はチップに形成された、チ
ップの識別を行うための回路を示すブロック図、図２は
図１に示された読出回路を示す回路図、図３は図１に示
されたヒューズ回路を示す回路図である。
【００１１】ここに示されたチップは、ウエハに形成さ
れた複数のチップのうちの一つであり、複数のチップそ
れぞれには多結晶Ｓｉからなる８本のヒューズＦａ〜Ｆ
ｈが形成されている。各チップ毎に互いに異なる組み合
わせのヒューズがレーザでブロー切断され、ヒューズの
切断の有無の組み合わせに対応する番号がチップの番号
とされる。この番号により、チップが形成されていたウ
エハの番号や分離前のウエハ上の位置が表され、これに
より複数のチップを互いに識別できると共にチップの履
歴を知ることができる。
れた複数のチップのうちの一つであり、複数のチップそ
れぞれには多結晶Ｓｉからなる８本のヒューズＦａ〜Ｆ
ｈが形成されている。各チップ毎に互いに異なる組み合
わせのヒューズがレーザでブロー切断され、ヒューズの
切断の有無の組み合わせに対応する番号がチップの番号
とされる。この番号により、チップが形成されていたウ
エハの番号や分離前のウエハ上の位置が表され、これに
より複数のチップを互いに識別できると共にチップの履
歴を知ることができる。
【００１２】ヒューズ回路１２には、上述したように、
多結晶Ｓｉからなる８本のヒューズＦａ〜Ｆｈが備えら
れており、例えば図３に示される場合は全てのヒューズ
が切断されていないため“Ｈｉｇｈ”に出力するが、ヒ
ューズを切断することにより切断された端子は“Ｌｏ
ｗ”を出力する。従って８本のヒューズを切断するか否
かにより２進表示の場合、２５６種類の情報を与えるこ
とができる。尚、ヒューズ６本の場合は６４種類、ヒュ
ーズ５本の場合は３２種類の情報を与えることができ
る。
多結晶Ｓｉからなる８本のヒューズＦａ〜Ｆｈが備えら
れており、例えば図３に示される場合は全てのヒューズ
が切断されていないため“Ｈｉｇｈ”に出力するが、ヒ
ューズを切断することにより切断された端子は“Ｌｏ
ｗ”を出力する。従って８本のヒューズを切断するか否
かにより２進表示の場合、２５６種類の情報を与えるこ
とができる。尚、ヒューズ６本の場合は６４種類、ヒュ
ーズ５本の場合は３２種類の情報を与えることができ
る。
【００１３】図１に示される読出回路１０の信号用端子
Ａ９には通常０Ｖ〜５Ｖの電位が加わっており、チップ
イネーブル信号ＣＥによりチップに形成された回路が作
動する。トランジスタＴｒｂ，Ｔｒｃは０Ｖ〜５Ｖの電
位ではカットオフされるように構成されており、この結
果、ヒューズ回路１２により表される情報を出力するた
めの「出力命令」、メモリセル１４に記憶されている情
報の出力を禁止するための「禁止命令」は出力されな
い。一方、トランジスタＴｒａ，Ｔｒｂは信号用端子Ａ
９に７〜９Ｖ程度の電位が加えられるとオンされるよう
に構成されており、この結果、上記「出力命令」「禁止
命令」が出力される。「出力命令」は、メモリセル１４
の出力禁止命令としてデコーダ３に入力され、「禁止命
令」はヒューズ回路１２の出力命令としてデコーダ１に
入力される。これらの命令によりメモリセル１４に記憶
されている情報の出力は禁止状態となり、ヒューズの切
断の有無の組み合わせに対応する論理のみが出力端子
（図示せず）に出力される。これによりチップの番号が
確認でき、複数のヒューズを互いに識別できると共に、
例えば信頼性試験、バーイン、フィールド障害等で不良
品が発生した場合、プロセス工程においてチップが形成
されていたウエハの位置、このウエハ上のチップの位置
の推定が可能となり、プロセスへのフィードバックを行
うことができる。
Ａ９には通常０Ｖ〜５Ｖの電位が加わっており、チップ
イネーブル信号ＣＥによりチップに形成された回路が作
動する。トランジスタＴｒｂ，Ｔｒｃは０Ｖ〜５Ｖの電
位ではカットオフされるように構成されており、この結
果、ヒューズ回路１２により表される情報を出力するた
めの「出力命令」、メモリセル１４に記憶されている情
報の出力を禁止するための「禁止命令」は出力されな
い。一方、トランジスタＴｒａ，Ｔｒｂは信号用端子Ａ
９に７〜９Ｖ程度の電位が加えられるとオンされるよう
に構成されており、この結果、上記「出力命令」「禁止
命令」が出力される。「出力命令」は、メモリセル１４
の出力禁止命令としてデコーダ３に入力され、「禁止命
令」はヒューズ回路１２の出力命令としてデコーダ１に
入力される。これらの命令によりメモリセル１４に記憶
されている情報の出力は禁止状態となり、ヒューズの切
断の有無の組み合わせに対応する論理のみが出力端子
（図示せず）に出力される。これによりチップの番号が
確認でき、複数のヒューズを互いに識別できると共に、
例えば信頼性試験、バーイン、フィールド障害等で不良
品が発生した場合、プロセス工程においてチップが形成
されていたウエハの位置、このウエハ上のチップの位置
の推定が可能となり、プロセスへのフィードバックを行
うことができる。
【００１４】上記実施例ではヒューズを８本としたが、
チップの数が増えた場合はヒューズを例えば１６本、３
２本と増やし、信号用端子Ａ９に７〜９Ｖ程度の電位を
加えるとヒューズ８本が表す情報を読み出せるように
し、残りのヒューズ８本が表す情報は信号用端子Ａ８、
Ａ７に７〜９Ｖ程度の電位を加えることによりチップＮ
ｏ．更にはウエハＮｏ．も読み出せるようにすることも
できる。
チップの数が増えた場合はヒューズを例えば１６本、３
２本と増やし、信号用端子Ａ９に７〜９Ｖ程度の電位を
加えるとヒューズ８本が表す情報を読み出せるように
し、残りのヒューズ８本が表す情報は信号用端子Ａ８、
Ａ７に７〜９Ｖ程度の電位を加えることによりチップＮ
ｏ．更にはウエハＮｏ．も読み出せるようにすることも
できる。
【００１５】
【発明の効果】以上説明したように本発明の半導体チッ
プによれば、ヒューズの切断の有無の組み合わせによ
り、例えば半導体チップを互いに識別するためのチップ
番号等の所定の情報を表わすことができ、この情報を読
出回路により読み出すことにより複数の半導体チップを
互いに識別することができる。
プによれば、ヒューズの切断の有無の組み合わせによ
り、例えば半導体チップを互いに識別するためのチップ
番号等の所定の情報を表わすことができ、この情報を読
出回路により読み出すことにより複数の半導体チップを
互いに識別することができる。
【図１】本発明の一実施例の半導体チップに形成され
た、チップの識別を行うための回路を示すブロック図で
ある。
た、チップの識別を行うための回路を示すブロック図で
ある。
【図２】図１に示された読出回路を示す回路図である。
【図３】図１に示されたヒューズ回路を示す回路図であ
る。
る。
１０ 読出回路 １２ ヒューズ回路 １４ メモリセル Ａ９ 信号用端子 Ｆａ，Ｆｂ〜Ｆｈ ヒューズ Ｔｒａ，Ｔｒｂ，Ｔｒｃ トランジスタ
Claims (1)
- 【請求項１】 切断されたヒューズと切断されていない
ヒューズからなり、これらヒューズの切断の有無の組み
合わせに基づいてチップ固有の識別情報を表す複数本の
ヒューズをチップの所定のエリアに有し、 更に、前記情報を読み出すための読出回路を備えたこと
を特徴とする半導体チップ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19605793A JPH0750233A (ja) | 1993-08-06 | 1993-08-06 | 半導体チップ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19605793A JPH0750233A (ja) | 1993-08-06 | 1993-08-06 | 半導体チップ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0750233A true JPH0750233A (ja) | 1995-02-21 |
Family
ID=16351486
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19605793A Withdrawn JPH0750233A (ja) | 1993-08-06 | 1993-08-06 | 半導体チップ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0750233A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6941536B2 (en) | 2000-12-01 | 2005-09-06 | Hitachi, Ltd. | Method for identifying semiconductor integrated circuit device, method for manufacturing semiconductor integrated circuit device, semiconductor integrated circuit device and semiconductor chip |
| US7555358B2 (en) | 1997-03-24 | 2009-06-30 | Micron Technology, Inc. | Process and method for continuous, non lot-based integrated circuit manufacturing |
-
1993
- 1993-08-06 JP JP19605793A patent/JPH0750233A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7555358B2 (en) | 1997-03-24 | 2009-06-30 | Micron Technology, Inc. | Process and method for continuous, non lot-based integrated circuit manufacturing |
| US6941536B2 (en) | 2000-12-01 | 2005-09-06 | Hitachi, Ltd. | Method for identifying semiconductor integrated circuit device, method for manufacturing semiconductor integrated circuit device, semiconductor integrated circuit device and semiconductor chip |
| US7282377B2 (en) | 2000-12-01 | 2007-10-16 | Hitachi, Ltd. | Method for identifying semiconductor integrated circuit device, method for manufacturing semiconductor integrated circuit device, semiconductor integrated circuit device and semiconductor chip |
| US7665049B2 (en) | 2000-12-01 | 2010-02-16 | Hitachi, Ltd. | Method for identifying semiconductor integrated circuit device, method for manufacturing semiconductor integrated circuit device, semiconductor integrated circuit device and semiconductor chip |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001031 |