JPH07502396A - 単一点入出力装置を制御する直列データパケットを発生し送信する装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 単一点大出力装置を制御する直列データパケットを発生し送信する装置 出願人の発明は一般的には電気的制御メカニズムに関し、より詳細には、プログ ラマブル論理制御装置あるいは多くの機能を実行する他の形式のマイクロプロセ ッサ型装置（ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ　ｂａｓｅｄ　ｄｅｖｉｃｅｓ）に 直列に接続される単一点入出力装置（ｓｉｎｇｌｅ　ｐｏｉｎｔ　１ｎｐｕｔ　 ａｎｄ　ｏｕｔｐｕｔ　ｄｅｖｉｃｅｓ　）のネットワークに関する。

関連出願 本出願は、本出願と同一日付で受け付けられ、共通に誼渡された以下に示す名称 の出願に関連する。即ち、 「単一点入出力装置を制御する同期式シリアル通信ネットワーク」　（通し番号 Ｎｏ、ＸＸＸ、ＸＸＸ、当社番号ＡＰ４６）、「単一点入出力装置ネットワーク の状態を含む直列データパケットを受信し復号する装置」　（通し番号Ｎｏ、Ｘ ＸＸ、ＸＸＸ、当社番号ＡＰ４８）、「通信ネットワークの状態を示す直列デー タパケットを通信ネットワークから受信し修正する装置」　（通し番号Ｎｏ、Ｘ ＸＸ、ＸＸＸ、当社番号ＡＰ４９）ここでこれらの出願に言及することにより、 これら出願の内容は本願に明確に組入れられることとする。

背景技術 製造作業における多数の機能を制御するために使用されるプログラマブル論理制 御装置（ＰＬＣ）とインタフェースする入出力制御モジュールは周知されている 。たいていの場合、これらの制御モジュール組立体はラック組立体においてＰＬ Ｃと電気的に接続されている。この組立体は製造作業に使用される工作機械から 離れた工場の床に設置され、汚れや、湿気、振動など物理的に酷使されることを 防止する必要が多く生じる。多数のスイッチ、パイロット灯、制御リレー等が工 作機械に配置されているので、これらの装置をＰＬＯに接続するためにはかなり 多くの配線か必要となる。なぜならば各装置は関連する入出力点との間に最低２ 本の電線を必要どするからである。

遠隔入出力制御モジュールは工作機械に直接搭載されたラック組立体に配置され るように使用することが可能である。こうすれば配線の必要性が減少するけれと も、追加するラック組立体には電源と、よりコストがかかるネットワークインタ フェースモジュール（ＮＩＭ）を追加する必要がある。これらの組立体は一般に 大型となり、必要な搭載スペースがないおそれもある。さらに各装置を遠隔入出 力制御モジュールに直接接続する必要があろう。

またホストＰＬＣはローカルＮＴＭが必要になり、ローカルＮＩＭと遠隔ＮＩＭ との間の通信は複雑になりつる。各装置は独自のアドレスを持っている。

ＰＬＣによって通信リンクに送られる各種のデータパケットからアドレスを表す データを選択しかつ復号することができるように、各入出力点には入出力点のア ドレス位置を知りかつそれを設定する手段がなければならない。また、各入出力 点は、データがＰＬＣに送り返されたとき、データに当該入出力点の独自性をマ ークできなければならない。システム規模が非常に大きくなるとアドレスの復号 に必要なオーバーヘッドが追加されるため、応答時間が問題となりつる。またデ ータパケットの数がより多くなると、誤りの検出と訂正もより複雑になりつる。

一般にこれらのパケットには、ルーティング情報、データ、検査合計ビットなど 誤り検出部分を含む前置部分が含まれているのが普通である。

また故障になった場合、入出力制御モジュールが頻繁に交換されることも周知の ことである。重要な故障の場合機械動作を閉塞することになるので最短時間で交 換を行なう必要がある。入出力制御モジュールはたいてい１６またはそれ以上の 入出力点を存している。モジュールを交換することは最低３２箇所の配線を除去 して再接続することを意味している。システム変更に対して制御モジュールを追 加あるいは削除することは、アドレスづけのために個々の入出力点の再構成を必 要とする。

本発明はこれらの問題点を解決するようになっている。

本発明の目的は同期式シリアル通信プロトコルを使用して、複数の遠隔入出力中 継器モジュールのネットワークとプログラマブル論理制御装置との間の通信を低 コストにすることである。

本発明の更に進んだ目的は通信システムを提供することであって、このシステム のプログラマブル論理制御装置にはネットワークに結合された遠隔入出力中継器 モジュールに接続された出力装置の状態を決定するデータパケットを発生させる 発信器モジュールが含まれている。

本発明の更に進んだ別の目的は通信システムを提供することであって、このシス テムのプログラマブル論理制御装置にはネットワークに結合された遠隔入出力中 継器モジュールに接続された入力装置の状態を示すデータバイト［・を受信しか つ復号する受信器モジュールが含まれている。

本発明のさらに別の目的は通信システムを提供することであって、このシステム のネットワークに結合された第１の遠隔入出力中継器モジュールは自身の出力装 置の状態を決定するデータパケットを受信しかつ復号して、自身の入力装置の状 態を示すデータパケットを修正する。修正されたデータパケットは、ネットワー クに結合された次のインライン遠隔入出力中継器モジュールに送られる。

最後に、本発明の目的は通信システムを提供することであって、このシステムの 同期式シリアル通信プロトコルはデータバイトにマンチェスター分相形２進数合 （Ｍａｎｃｈｅｓｔｅｒ　５ｐｌｉｔ−ｐｈａｓｅ　ｂｉｎａｒｙ　ｃｏｄｅ） を使用している。

本発明の他の特徴と利点は、本発明の好適実施例を示す添付の図面と共に取り入 れた以下の明細書から明かであろう。この実施例は必ずしも本発明の全容を示し ているとは限らないので、本発明の全ての範囲を説明するため請求の範囲の中で 言及する。

図面の簡単な説明 第１図は本発明による通信システムのブロック図である。

第２図は、ネットワークに結合された個別の入出力中継器モジュールを介して進 行するデータストリームのデータフォーマットを示す図である。

第３図は、データバイトの異なる２進数表現を示す各種波形図である。

第４図は、ネットワークに接続されたプログラマブルコントローラの中に配置さ れた発信器モジュールのブロック図である。

第５図は、ネットワークに接続されたプログラマブルコントローラの中に配置さ れた受信器モジュールのブロック図である。

第６図は、ネットワークに結合された入出力中継器モジュールのブロック図であ る。

詳細な説明 本発明から多数の異なる実施例を導き出すことは容易であるが、ここに好適実施 例を詳細に説明しかつ図面で示すことにする。本開示は本発明の原理を例示して いるのであって、説明している特定実施例は本発明のより広い観点に対する限界 と考えてはならない。

第１図を参照すると、同期式シリアル通信プロトコルを使用して、複数の遠隔入 出力中継器（ＩＯＲ）モジュール１２のネットワークとプログラマブル論理制御 装置（ＰＬＣ）１０との間の低コストの通信システムが開示されている。

ＰＬＣＩＯには製造作業における多数の機能を制卸する梯子型プログラムを実行 するＣＰＵ１４が含まれている。データバス１５はＣＰＵを対入出力点発信器（ Ｐａｉｎｔ　［１０けａｎｓｍｉｔｔｅｒ　）　１　Ｇおよび対入出力点受信器 （Ｐｏｉｎｔ　Ｉｌｏ　ｒｅｃｅｉｖｅｒ）１８に接続する。シリアルループ通 信ネットワーク２０は発信器１６から始まり各ＩＱＲ１２と接続し、受信器１８ で終わっている。ネットワーク２０の伝送媒体は電線あるいは光ファイバで良い 。製造作業用の入力装置２２および出力装置２４はｌ０ＲＩ２に接続され、梯子 型プログラムに応答し梯子壓プログラムと相互動作する。各遠隔１０Ｒ１２は入 力、出力あるいはその両方の能力を持っている。ネットワーク２０は多心ケーブ ルであって、直列データライン２０ａとクロックライン２０ｂとを含む２本の信 号線が必要である。追加する電線は電力の分配と接地用である。ネットワーク２ ０上の遠隔１０Ｒ１２の数はクロック周波数、サイクル時間、なとシステムパラ メータと伝送媒体とによって限定されるだけである。各遠隔１０Ｒ１２のアドレ スは送信器１Ｇと受信器■８との間のループにおける遠隔１０Ｒの位置によって 自動的に決定されるので、独特なものではない。

直列データライン２０ａに送信される情報の直列データパケット２Ｉは入力同期 バイト３０、出力同期バイト３１、データ３２〜３７で構成される。パケットの 長さはネットワーク２０に接続される遠隔１０Ｒ１２の数に依存する。入力同期 バイト３０と出力同期バイト３１はビットパターンから構成されているが、１０ Ｒはそのビットパターンを復号して、いつＩＯＲに接続されている入力装置およ び出力装置の状態を表すパケットから取り出したりあるいは追加したりするかを 決定する。クロノクライン２０ｂは発信器１６、ｌ０Ｒ１２、受信器１８を同期 させる。

梯子型プログラムがＰＬＣで実行されると、各種の出力装置２４に対して電流を 流したり切ったりする。ＣＰＵは各出力装置２４に対するデータバイトを発生さ せる。これらのデータバイトはデータバス１５により対入出力点発信器１６に結 合される。対人出力点発信器１６は出力データバイトとクロックライン２０ｂを 含む直列データライン２０ａを発生させる。第２図に示すとおり、直列データラ イン２０ａは発信器１６から出て、点２６で第１のｌ０ＲＩ２ａに入るから、直 列データライン２０ａは入力バイト３０、出力バイト３１．昇順の出力データ０ 　（ｎ）のｎバイトの形式になっている。ここにｎはネットワークに接続されて いるｌ０Ｒ１２の全数であり、ｎ＝１はネットワーク２０上で発信器１６に最も 近い第１の装置である。直列データパケットがＩ［Ｒ１２ａを通ると、このデー タストリームは修正される。ｌ０Ｒ１２ａは入力バイト３０を復号した後、１０ ＲＩ２ａはその入力データバイトに、入力装置２２ａの状態を示す！　（＋）３ ５を挿入する。次にｌ０ＲＩ２ａは、ｌ０ＲＩ２ａが出力バイト３１を復号する まで次のデータバイトをパスできる。次のバイトのデータ０（１）３２は出力装 ｆｔ２４ａの要求された状態を表す。ｌ０Ｒ１２ａはこのバイトをデータストリ ームから取り出し次にｌ０Ｒ１２ａに接続されている出力装置２４ａに電流を流 すかあるいは切断する。データストリームの残りはｌ０ＲＩ２ａを通過して点３ ８でｌ０ＲＩ２ｂに渡される。追加された入力データバイトＩ　（１）３５のバ イトの長さは取り出された出力バイト０（１）３２と同じであるから、このデー タストリームは点２６におけるデータストリームと同じ長さである。第２のｌ０ Ｒ１２ｂはこの処理を継続する。ｌ０Ｒ１２ｂは入力バイト３０を復号した後そ の入力装置２２ｂの状態データ＋　（２）３６をデータストリームに追加し、出 力バイト３１を復号した後その出力装置２４ｂの状態データ０（２）３３を取り 出す。

この手続きは１からｎにわたる残りのｌ０ＲＩ２の全てによって継続しておこな われ、修正された最後のデータストリームは、入力バイト３０、降順の入力デー タバイト！　（１）からＩ（ｎＬ出カバイト３１を持って受信器１８の入力４０ に現れることになる。全ての出力バイトＯ（ｎ）は取り出されてしまっている。

受信器１８は受信したデータストリームを、ｌ０Ｒ１２に接続された各入力装置 ２２の状態を表すデータビットに復号し、ＣＰＵ１４が使用できるようにこれら のデータビットをデータバス１５に結合する。

直列データパケット２１はディジタルであるから、論理ｌと論理２の２つの状態 だけを持ち、システムを簡潔に保っている。フリーランニングするクロックライ ンを第３図に示すが、第３図には直列データパケットの各種組合わせも図示され ている。分相形２進数表示はデータバイトの表現に使用される。２つのクロック 周期は１つの２進ビツトを表すために必要である。論理ｌは４２ａに示すとおり 論理ハイでその後に論理ローが続く。論理０は４２ｂに示すとおり論理ローでそ の後に論理ハイが続く。４２ｃは２進数０１１０の表現を示す。全ての在勤なデ ータビットは常に論理ハイから論理ローあるいは論理ローから論理ハイの組合わ せであり、データビット列の中で発生する最も長く続く論理ハイあるいは論理ロ ーの数は２である。したがって入力同期バイト３０および出力同期バイト３１は 、在勤な入力データバイトあるいは出力データバイトに対して間違えることがな いように３つまたはそれ以上連続する論理ハイあるいは論理ローによって表現す ることができる。

対入出力点発信器１６の詳細は第４図のブロック図によって開示されている。

この回路は直列データライン２０ａとクロック信号２０ｂの発生という２つの主 要機能を備えている。ネットワーク２０上の各種装置を同期させるために使用さ れるクロック信号２０ｂはフリーランニング型あるいはバースト壓にして良いが 、最小待ち時間（ｍｉｎｉｍｕｍ　１ａｔｅｎｃｙ　）はフリーランニング型に よって得られる。システムの動作はクロック周波数と独立であるから、発振器４ ４によって発生するシステムクロック４５は伝送媒体、ＥＭＩおよびＲＦＩに対 するＦＣＣの要求、システム雑音の考慮およびシステムのサイクル時間に対して 最適化することができる。バッファー４６はシステムクロック信号２０ｂの駆動 部となる。データバス１５を介したＣＰＵ１４からのリセット信号４７は直列デ ータラインに対する直列データパケット２１の発信を開始する。シフト・カウン ト・カウンタ４８とカウントデコーダ４９は結合されて、２ｎプラス入カバイト ３０プラス出カバイト３１のクロック周期に等しい送信パケットの長さを決定す る。ここにｎは遠隔１０Ｒ＋、２の数である。デコーダ４９はパラレルイン・シ リアルアウト・シフトレジスタ５２．５６に対するシフト／ロードライン５０と 、シフト・カウント・カウンタ４８に対するロード信号とを用意する。各１０Ｒ １２の出力状態を表すデータはＣＰＵ１４によって発生し、データバス１５を介 しパラレルフォーマットでバッファレジスタ５４に送られる。インバータ５３は 、各１０Ｒ１２に対する出力バイトとなる分相型２進数表現を形成するため各デ ータビットを反転する。

出力パケットの長さはネットワーク上のｌ０Ｒ１２の数に依存するのであるから 、ｌ０Ｒ１２が出力を持たない場合、１０Ｒ１２の入力状態を適切なタイムスロ ットに挿入するために、位置ホルダーとしての有効なデータ出力は依然としてネ ットワークに送られなければならない。バッファレジスタ５４の出力５５はパラ レルイン・シリアルアウト・シフトレジスタ５６に送られる。このシフトレジス タからのデータ５７が計時されて出力シフトレジスタ５２に入ると、出力シフト レジスタ５２はシフトライン５０の制御の下に人力同期パルス３０、出力同期パ ルス３１および出力データ５７を順番に組合わせる。このレジスタ５２からの出 力は第２図に示したデータ出力信号２０ａである。１０Ｒ１２の数は一定でな（ 、かつデータバス１５の幅には限界があるから、データバス１５からのデータ入 力はデータバスＩ５、ＣＰＵ１４、シフトレジスタ５６のデータ構造に依存して ８、Ｉ６あるいは３２のグループに分割することができる。このことは実質的に 数に制限なくｌ０Ｒ１２をいくつでもネットワーク２０に接続できることになる 。

１０Ｒ（１）１２ａの詳細を第５図に示す。ｌ０Ｒ１２は中継器の機能を実行す るので、その結果として受信したデータと直列データライン２０ａに再送された データに固在の遅れがある。発信器Ｉ６から受信したクロック信号２０ｂをイン バータ５８で反転してこの遅れをクロック周期の半分に維持することにより１０ Ｒを通るときの最小のシステム遅れ（ｓｙｓｔｅｍ　ｄｅｌａｙ）あるいは最小 待ち時間（ｍｉｎｉｍｕｍ　１ａｔｅｎｃｙ　）が得られる。そのためＩＯＲ（ ２）１２ｂに送られる出力クロック信号は実際としてこの量だけ遅れる。ＩＯＲ はいくつかの機能を実行する。ＩＯＲはスイッチ人力２２ａをモニタする。この スイッチ入力は絶縁されていれば（接点、リミットスイッチ、押しボタン等）ど んなタイプからでも良いが、ＩＯＲの論！！！電圧レベルに変換されていなけれ ばならない１．入力装置の状態は直列データパケット２１に挿入され、このルー プの中の次のＩＯＲに送られる。

ＴＯＲは装置出力信号２４ａを出力して出力ドライバを起動しリレー、パイロッ ト灯あるいは同様な出力装置を作動（ｐｉＡｕｐ）させる、ＩＯＲは実配線のア ドレスを必要としないからコごザがアドレスを設定する必要はない。ＩＯＨのア ドレスは通信ネットワーク２０の中のＩＯＲの位置によって決まる。

入力□スイッチの状態は直列データパケット２１０入力間期バイト３０の後に挿 入される。ＤＱフリップフロップ（ＦＦ）６５．６６．６７は３ステージのシフ トレジスタを形成しており、クロック信号２０ｂにより同期動作中のデータビッ トにおける計時のために使用され、更に直列データパケット２１に入力データＩ （１）を追加し、直列データパケット２１から出力データＯ（１）を取り出す手 段になっている。２ビツトシフトレジスタ６８は、入力同期検出器６２および出 力同期検出器６３によって受信された入力データを復号するときに使用するメモ リになっている。検出器６２は、３つの連続した論理ｌでその後に論理０が続い たデータ、即ち本好適実施例における入力同期バイト３０を表すデータを検出す ると、ラッチ６０をセットする。ラッチ６０の出力６１は論理スイッチ６９．７ ０．７■を制御する。これらのスイッチによりＤＱフリップフロップ６７は次の いずれかをおこなうことができる。即ち、ラッチがリセットされているときはス イッチ７１の入力端子ｒａＪを介して直列データパケット２１を直接出力し、あ るいはラッチがセットされているときはスイッチ７Ｉの入力端子「ｂ」を介して 、ＤＱフリップフロップ６５．６６を通って２サイクル遅れた直列データパケッ ト２１を出力する。

本好適実施例において検出器６２が入力同期バイト３ｏを復号すると、検出器６ ２はラッチ６０をセットする。これによってスイッチ６９〜７１の入力端子「ｂ 」が動作状態（ａｃｔ　１ｖｅ）になる。そのときＤＱフリップフロップ６６は 入力スイッチ２２ａの状態を記憶し、ＤＱフリップフロップ６６は入力スイッチ ２２ａの状態の否定を記憶する。これらのビットは次の２クロック周期の間にデ ータストリーム２２ａに挿入される。データストリーム２２ａは、検出器６３が ３つの連続した論理０でその後に論理ｌが続くデータ、即ち本好適実施例におけ る出力同期バイト３を表すデータを検出するまで、スイッチ６９の入力端子「ｂ 」で受信されるように連理して送られる。次に検出器６３はラッチ６０をリセッ トする。これによってスイッチ６９〜７１の入力端子ｒａＪが動作状態にする。

そのときＤＱフリップフロップ６５．６６のビットは直列データパケット２１か ら除外され、ＤＱフリップフロップ６７はスイッチ７１の入力端子ｒａＪを直接 介して直列データパケット２１を再び出力する。ＤＱフリップフロップ６５．６ ６の情報にはその瞬間における出力装置２４の状態かを含まれている。排他的論 理和ゲート７２がこの情報が有効であることを検証すると、検出器６３によって 論理積ゲート７４がイネーブルされ、出力状態が決定される。ディジタル・フィ ルタ／デバウンス回路７６および出力フリップフロップ７８は接点接触のバウン ス、誤りデータあるいは雑音を防止する。この回路は、たとえば、３周期連続し て同し要があったときにだけ変更のためにセットされる。フリップフロップ７８ の出力は、出力装置２４ａを起動するトライアックあるいはその他の同様な装置 を駆動するために使用される。

直列データパケット２１は、入力同期バイト３０の後の入力スイッチ状態ビット を挿入し、かつ出力同期バイト３１の後に出力スイッチ状態ビットを取り出すこ とによって修正された。データストリームの長さは変化しなかった。ｌ０Ｒ１２ が入力装置としてだけ機能する場合でも、発信器１６は、このＩＯＲに対して有 効な出力データバイトを位置ホルダーとして含めなければならない。同様に１０ Ｒ＋２が出力装置としてだけ機能する場合、受信器１８がその入力データノくイ トを無視するとしても、ｌ０Ｒ１２は有効な入力データバイトをデータストリー ムパケットに挿入する。ＩＯＲの出力はそのＩＯＲに直列に接続された次のＴＯ Ｈに送られるか、あるいはネットワークの最後のＩＯＲの場合は入力データバイ トを復号する受信器１８に送られる。第６図に受信器のブロック図を示すが、そ の詳細は以下に述べる。

受信器１８はシフトレジスタおよび誤り検出器として機能する。クロック入力２ ０ｂはネットワーク２０上の最後の１ＯＲ１２から得られ、受信した直列データ パケット２１にネットワーク上の複数のｌ０Ｒ１２によって挿入された入力情報 を復号するために使用される。４０において受信したときの直列データビット） ２１は、４ビツトの入力同期バイト３０、ｎ個の入力データバイト、４ビツトの 出力同期バイト３１の形をしている。

４ビット同期シフトレジスタ８０は、出力同期バイト３１が検出されるまで直列 データパケット２１がこのレジスタを通過できるようにすることによって入力同 期バイト３０を直列データパケット２１から取り出す。結果として得られたデー タストリーム８Ｉは直並列変換器である受信器シフトレジスタ８２に結合される 。並列出力８３には各１ＯＲの入力データバイトの個別の分相型表現が含まれて いる。したがって出力８３ａは入力データバイトの第１のビットであり、この入 力データバイトには入力装置ｔ２２ａの真の状態が含まれ、出力８３ｂは出力８ ３ａの否定となる。他のＩＯＲの人力データバイトの第１のビットとともに、出 力８３ａはデータ受信バッファレジスタ８４に転送される。出力８３ａ、８３ｂ は排他的論理和ゲート群８６によって比較される。これらの出力は常に論理的に 反対でなければならないから、出力８７は常に論理ｌでなければならない。これ らの出力はレジスタ８８に記憶されるが、レジスタ８８は受信した直列データパ ケット２１におけるＩＯＲの位置による誤りを検出する手段となる。これらの誤 りは信号ラインの開放や短絡、雑音、あるいは無効なデータによって惹起された ものと考えて良い。検出器９０は出力同期バイト３１のビットパターンに対して 同期シフトレジスタ８０の４ビツト出力９１を監視する。前記パターンを検出す ると、検出器９０はバッファレジスタ８４とデータレジスタ８８にこの周期は完 了したことを示す信号を送る。ネットワーク上のＩＯＲに接続された入力装置２ ２の状態を含む出力９２．９４は、ＣＰＵの梯子型プログラムを実行するどきＣ ＰＵ１４によって使用されるためにデータバス！５に送られる。

発信器１６の場合と同様、入力装置２２の数は一定ではなく、データバス１５の 幅に関する制限がある。データバス１５に対するデータ出力は、データバス１５ 、ＣＰＵ１４、レジスタ８４．８８のデータ構造に依存して８．１６あるいは３ ２のグループに分割しても良い。このことは実質的に数に制限なくＩＯＲ１２を いくつでもネットワーク２０に接続てきることになる。

システムを介した最小待ち時間に対して、直列データパケット２１は、送信むだ 時間（ｔｒａｎｓｍｉｓｓｉｏｎ　ｄｅａｄ　ｔｉｍｅ）や空き時間（ｏｆｆ　 ｔｉｍ）を伴わずに常に動作している直列データライン２０ａと共に周期的にフ リーランニングする。スタートビットあるいはストップビット、パリティビット 、検査合計ビットあるいは他の誤り検査符合に対する要求条件はない。

特定の実施例を図に示しか一つ説明してきたが、本発明の範囲あるいは精神から 逸脱することなく多数の修正変形をすることが可能である。たとえば、ＩＯＲを 特定の入力装置と出力装置ど共に直接続合するために、ＡＳＩＣパッケージを使 用してＩＯＲを超小型化することが可能である。

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Claims (9)

【特許請求の範囲】
1. １．同期式シリアル通信ネットワークを介してマイクロプロセッサ型装置と入出 力中継器モジュールのネットワークとの間にデータを転送する送信器モジュール であって、 （Ａ）前記マイクロプロセッサ型装置のチータバスに結合されたバッファレジス タであって、前記マイクロプロセッサ型装置によって発生したデータビットを記 憶するバッファレジスタと、 （Ｂ）前記同期式シリアル通信ネットワークに対するクロックパルスとクロック 速度とを発生させる発振器と、 （Ｃ）シフト／ロードラインと、前記同期式シリアル通信ネットワークに接続さ れた前記中継器モジュールの総数に基づくデータパケットの長さとを発生させる カウンタ／デコーダ手段と、 （Ｄ）前記バッファレジスタに結合された第１のシフトレジスタであって、前記 バッファレジスタで結合された前記データビツトを記憶し、かつ前記シフトライ ンの制御の下に前記データビットを第１の直列データパケットに変換する第１の シフトレジスタと、 （Ｅ）前記第１のシフトレジスタに結合された第２のシフトレジスタであって、 入力同期バイトと出力同期バイトとを前記第１の直列データパケットに追加して 、前記シフトラインの制御の下に第２の直列データパケットをつくり出す第２の シフトレジスタと、 を含む送信器モジュールにおいて、 （Ｆ）前記第２の直列データパケットは、前記入出力中継器モジュールに送信す るため前記同期式シリアル通信ネットワークに結合される、ことを特徴とする送 信器モジュール。
2. ２．請求項１記載の発信器モジュールであって、マイクロプロセッサ型装置によ り発生する前記データビットは前記入出力中継器モジュールに接続された出力装 置に対する状態ビットを表すことを特徴とする発信器モジュール。
3. ３．請求項２記載の発信器モジュールであって、前記データビットは前記第１の シフトレジスタにより分相型２進数出力バイトに変換され、前記入出力中継器モ ジュールのそれぞれの１つは前記第１の直列データパケットに含まれる、ことを 特徴とする発信器モジュール。
4. ４．請求項３記載の発信器から送られた第２の直列データパケットであって、前 記データパケットは入力同期バイトとキロ出力同期バイトと、ｎは前記ネットワ ークに接続されたＩＯＲモジュールの数として、ｎ個の出力バイトと、から構成 されることを特徴とする第２の直列データパケツト。
5. ５．請求項３記載の発信器から送られた第２の直列データパケットであって、前 記ネットワークに接続された入出力中継器モジュールのそれぞれは前記関連する 出力装置を制御する前記関連するデータパケットから自身が関達する前記出力バ イトを取り出すことを特徴とする第２の直列データパケット。
6. ６．請求項１記載のマイクロプロセッサ型装置であって、プログラマブルロジッ クコントローラであることを特徴とするマイクロプロセッサ型装置。
7. ７．請求項１記載のマイクロプロセッサ型装置であって、パーソナルコンピュー タであることを特徴とするマイクロプロセッサ型装置。
8. ８．請求項１記載の発信器であって、前記同期式シリアル通信ネットワークは多 対電線ケーブルであり、かつ前記第２の直列データパケットは前記ケーブルを介 して伝送されることを特徴とする発信器。
9. ９．請求項１記載の発信器であって、前記同期式シリアル通信ネットワークは光 ファイバケーブルであり、かつ前記第２の直列データパケットは前記ケーブルを 介して伝送されることを特徴とする発信器。