JPH07505242A - メモリ制御ユニット並びに入出力制御ユニットの動作におけるクリティカル・パスの削除 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の名称 メモリ制御ユニット並びに入出力制御ユニットの動作におけるクリティカル・パ スの削除（Ｅｌｉｍｉｎａｔｉｏｎ　ｏｆ　ｔｈｅ　Ｃｒ１ｔｉｃａｌ　Ｐａｔ ｈ　ｉｎ　Ｍｅｍｏｒｙ　Ｃｏｎｔｒｏｌ　Ｕｎｉｔａｎｄ　Ｉｎｐｕｒｌｏｕ ｔｐｕｔ　Ｃｏｎｔｒｏｌ　Ｕｎｉｔ　０ｐｅｒａｔｉｏｎｓ）発明の背景 １、産業上の利用分野 本発明は一般的にはマイクロプロセッサ・ベースのシステムの分野に関し、より 具体的には、少なくとも２つ以上のサブシステムに読み出し／書き込み（ＲＥＡ Ｄ／ＷＲＩＴＥ）要求を同時に送り、引き続いて不要な要求を取り消すためのシ ステム並びに方法に関する。

２、関連技術 典型的なコンピュータ・ベースのマイクロプロセッサ・システムは、３大サブシ ステムから成り立っている。

それらは、即ち、１個の主記憶、少なくとも１個以上の内部処理ユニット（ＩＰ Ｕ）、そして１つの入出力（Ｉｌｏ）サブシステムである。従来のマイクロプロ セッサ・ベースのシステムの中には、性能を上げるためにバイブライン方式とし て知られる方法を使うものがある。バイブライン処理では、命令実行の様々なス テップ（例えば、フェッチ、デコード、及び実行）はバイブライン・ステージと 呼ばれる独立した単位によって実行される。そのステップは、プロセッサが一度 に少なくとも２つ以上の命令を処理できるように、様々なステージで並列で実行 される。

バイブラインのスループットは、どの位の頻度で１つの命令がバイブラインから 出る（ｅｘｉｔ）かによって決定される。パイプライン・ステージは相互につな がっているから、全てのステージが同時に進行するように準備されていなければ ならない。しかしながら、現実には、フェッチ、デコード、実行のステージの中 には他に比べて時間が掛かるものもある。そのために、真の並列性が実行されて いるとは言えない。ｌサイクル時間に割り当てられる最短時間は最長ステップを 実行するのに掛かる時間である。或いは、そのステップを複数のサイクル時間で 実行することもできる。いずれの場合でも、システムの効率は最長ステップによ って妨げられてしまう。

バイブライン方式の詳細については、Ｈｅ１ｎｃｓｓｙ他著のｒ　Ｃｏｍｐｕｔ ｅｒ　Ａｒｃｈｉｔｅｃｔｕｒｅ　ａ　Ｑｕａｎｔｉｔａｔｉｖｅ　Ａｐｐｒｏ ａｃｈＪ　（Ｍｏｒｇａｎ　Ｋａｕ１ｍａｎｎ出版社、１９９０）を参照のこと 。

ソース・プログラムの動作中、ＩＰＵは主記憶もしくはＩ１０１００データにア クセスすることが必要になる。概して、ＩＰＵは、プロセッサのサイクル時間が 数十ナノ秒ノ、マイクロプロセッサ・ベースのシステムで最も速い要素である。

その一方、主記憶やＩ１０デバイスのサイクル時間は数百ナノ秒である。従って 、マイクロプロセッサの性能を制限する要因の一つはメモリ・アクセスの速度と いうことになる。

従来のシステムにおいては、命令デコ”−ドの初期の段階から、プロセッサはＩ ｌｏまたはメモリへのアクセスが起きるかどうかわかっている。しかしながら、 命令が残らず最後まで完全にデコードされるまで、アクセス対象が主記憶なのか かそれともＩｌｏなのかシステムは決定できない。従来のシステムでは、読み出 し／書き込み状態に遷移するためのコマンドをメモリ制御ユニット（ＭＣＵ）ま たはＩ１０制御ユニット（ＩＯＵ）に送る前に、０ＰＣＯＤＥ　（演算コード） 及びレジスタ・アドレス部分を含む命令全体をデコードする。言い換えれば、従 来のシステムはこうした処理を逐次に実行し、命令の完全なデコードのステップ と、ＭＣＵまたはＩＯＵを読み出し／書き込み状態に遷移するステップは「クリ ティカル・バス」上にある。その結果、従来のシステムは、メモリやＩ１０デバ イスに実際にアクセスするという時間のかかるステップに入る前に、命令を最後 までデコードし終わるのを待って貴重な時間を浪費しているのである。

典型的なりロッキング動作において、システム・クロックにはスレーブ状態とし て知られる状態がある。

ＭＣＵやＩＯＵなどのスレーブ・デバイスが、読み出し／書き込みなどの動作を 実行するためにバスへのアクセスが許可されるのは、このスレーブ状態の間だけ であ石。従って、クロックのサイクル時間は、アクセス対象のデバイスが今度の スレーブ・サイクルに間に合うように読み出し／書き込み状態に入れるように、 クリティカル・バス上の全ての処理が実行されるのに十分な長さでなければなら ない。クリティカル・バス上の処理が全てその時間内では実行しきれないように クロックのサイクル時間が短縮されていれば、読み出し／書き込み動作は今度の スレーブ・サイクルに間に合わず、その次のスレーブ・サイクルまでさらにｌク ロック期間待たなければならない。

従って、必要なのは、アクセス対象の実際のアドレスがデコードされるのを待た ずに、０ＰＣＯＤＥがデコードされ次第プロセッサが直ちにメモリに対し読み出 しまたは書き込みの要求を出せるようにするシステム並びに方法である。こうす ることによって、読み出し／書き込み要求をクリティカル・バスからパラレル・ バスに移すことによってクリティカル・バスの長さが短縮される。この方法で、 システムのクロック・レートが速まり、メモリ及びＩ１０サブシステムの実効レ イテンシが短縮される。

発明の概要 本発明はプロセッサ・ベースのシステムにおけるクリティカル・バスを削除する ためのシステム並びに方法を提供するものである。本発明に基づく技法において は、命令の演算コードがデコードされ、その演算コードがシステム・メモリまた はＩ１０デバイスにアクセスを命じる動作を呼び出すと、読み出し・書き込み要 求が直ちにプロセッサ・ベースのシステムのメモリ制御ユニットＭＣＵと入出力 制御ユニットＩＯＵの両方に送られる。プロセッサが命令の残りの部分をデコー ドする前にこの読み出し・書き込み要求は送られるため、現在のクロックが終わ る前にＭＣＵとＩＯＵがアイドル状態から読み出し・書き込み状態に遷移するこ とが可能になる。

この技法によって、サイクル時間は、プロセッサが現在の命令をデコードするの にかかる合計時間のみに抑えられるようになる。さらに時間を追加することなく 現在のクロック・サイクル時間内で、ＭＣＵ並びにＩＯＵは読み出し・書き込み 状態に遷移できる。それは何故ならば、ＭＣＵとＩＯＵは既にその状君に入って いるからである。

命令が最後まで残らずデコードされ、メモリ・アクセスまたはＩ１０アクセス用 のアドレスが計算され、さらにＭＣＵまたはＩＯＵの宛先がデコードされたら、 取消し処理が起きる。取消し処理では、ＭＣＵまたはＩＯＵのいずれかが読み出 し・書き込み状態からアイドル状態に戻される。

宛先のデコードでメモリがアクセス対象であったことが明らかになると、ＩＯＵ はアイドル状態に戻る。一方、宛先のデコードでＩ１０デバイスがアクセス対象 であったことが明らかになれば、ＭＣＵはアイドル状態に戻る。

図面の簡単な説明 明されている。今までに述べたさらにそれ以外の本発明の優れた点については、 添付の図面と共に以下に記述する説明を参照することによってより理解が深まる であろう。

第１図は本発明に基づくシステム・アーキテクチャ１００の概略ブロック図であ る。

第２図はシステムのメモリ・マツプである。

第３Ａ図は典型的な命令フォーマットを図解したものである。

第３Ｂ図は、２個のレジスタに対する１つの演算の結果を使って１つのアドレス が計算される典型的な命令フォーマットを図解したものである。

第４図はクリティカル・バス上の全ての演算を含む従来のシステムの状態動作の 流れを表す図である。

第５図は本発明の技法に基づく例を示す状態図である。

第６図は本発明によるＩＯＵの取消し手続きのためのタイミング図である。

第７図は本発明の技法を示す状態図である。

のＢ細な１ １支 第１図は本発明が適用できるアーキテクチャを代表する、マイクロプロセッサの アーキテクチャ１００の高レベル図を示したものである。第１図において、本発 明の好適な実施例に基づいて、１００と指定されたマイクロプロセッサ・システ ムのアーキテクチャが提示されている。システム・アーキテクチャ１００は、内 部プロセッサ・ユニット（ＩＰＵ）１０５、メモリ制御ユニット（ＭＣＵ）１２ ０、Ｉ１０制御ユニット（ＩＯＵ）１３０、主記憶１５０、及び外部Ｉ１０デバ イス１６０から成る。

主記憶１５０は、好適な実施例においては、３２ビツト輻のメモリ・バス＋４０ によってＭＣＵ１２０に接続されている。同様に、Ｉ１０デバイス＋６０は、好 適な実施例においては、３２ビツト輻の外部Ｉ１０パス１３５によってｌ０Ｕ１ ３０に接続されている。

ＭＣＵ　１２０は夏ＰＵ１０５と主記憶１５０間の読み出し書き込み動作を制御 する回路である。本発明に基づく好適な実施例におけるＭＣＵ　１２０は、スイ ッチ・ネットワーク１２１及びボート１２２とから成っている。本明細書に記載 の例においてはボート１２２は１個だけしか示されていないが、本発明に基づく 好適な実施例は複数のボー）１２２を備えている。

スイッチ・ネットワーク１２１はＭＣＵ　１２０とＩＰＵ１０５間の通信インタ フェースを可能にする。スイッチ・ネットワーク１２１はまた、ボート１２２の 要求を調整する手段としても使われる。ボート１２２（単数または複数）は、主 記憶１５０にデータを送り、且つそこからデータを受け取る役目を果たす。

スイッチ・ネットワーク１２１の機能は、ＩＰＵ１０５及び１０Ｕ　１３０から の様々な命令並びにデータ要求を受け取ることである。ＩＰＵ１０５及びｒＯＵ 　１３０はメモリ要求者と呼ばれることがある。要求を受け取り調整した後に、 要求は対応するメモリ・ボート１２２に渡される。対応するボー）１２２の決定 は命令アドレスの解釈によってなされる。

ボート１２２（単数または複数）は次に必要なタイミング信号を生成し、外部メ モリ１５０のアドレス指定された部分にデータを送るか、またはそこからデータ を受け取るかする。

１０Ｕ　１３０はＩＰＵ１０５とＩ１０デバイス１６０間の読み出し書き込み動 作を制御する回路である。本発明に基づく好適な実施例におけるｌ０Ｕ１３０は 、スイッチ・ネットワーク１３１及びボート１３２とから成っている。本明゛細 書に記載の例においてはボート１３２は１個だけしか示さ４れていないが、本発 明に基づく好適な実施例は複数のボー）１３２を備えている。ＭＰＵの場合と同 様に、ＩＯＵ　１３０’のスイッチ・ネットワーク１３１はｌ０Ｕ１３０とＩＰ Ｕ１０５間の、通信インタフェースを可能にする。スイッチ・ネットワーク１３ １はまた、ＩＰＵ　１０５とボート１３２の要求を調整する手段としても使われ る。ボート１３２（単数または複数）は、Ｉ１０デバイス１６０にデータを送り 、且つそこからデータを受け取る役目を果たす。

第２図はシステム・メモリの編成を示したものである。

好適な実施例において、メモリ編成は２領域に分割されている。Ｉ１０バス領域 ２１０とメモリ・バス領域２２０がある。

この編成の結果、システムは主記憶１５０とＩ１０デバイス１６０の両方に対す る読み出し書き込み動作を要求することができるようになる。読み出しまたは書 き込みの動作を含む命令は各々、システムのメモリ・マツプ２００上に写像可能 なアドレスを含むことになる。

本発明に基づく好適な実施例において、命令処理は３ステージのパイプラインに 分割されている。その３ステージとは、フェッチ、デコード、並びに実行である 。最初、命令はＩＰＵ　１０５によってメモリからフェッチされる。その次に、 命令は指示された機能（例えば、加算、減算、格納）を確定するためにデコード される。３番目且つ最後に、そのデコードされた命令はその機能の通りに実行さ れる。

命令をコード化している時、レジスタ数及びアドレス指定モード数は共に命令サ イズに大きな影響を及ぼす。

これはアドレス指定モードのフィールドとレジスタ・フィールドが１つの命令の 中で何度も現われることがあるからである。事実、はとんどの命令が、演算コー ドの指定よりもアドレス指定モードやレジスタ・フィールドのコード化に余計に ビットをとられている。このよう゛に、アドレス指定モードとレジスタ・フィー ルドが命令ｊ−ビットの大きな割合を占めるため、それらのコード化はいかに簡 単に命令のデコードを実現できるかに大きく影響してくる。

命令は幾つかのセクションに分割されることが多い。

第３Ａ図は命令の一例とその溝成要素を示すものである。

第３Ａ図において、命令３００は０ＰＣＯＤＥ３１０を含んでいる。

０ＰＣＯＤＥ３１０は、一旦デコードされれば、どのオペレーションを実行すべ きかプロセッサに伝える。オペレーションにはＡＤＤ　（加算）　、ＣＯＭＰＡ ＲＥ　（比較）　、ＣＬＥＡＲ（クリア）などの算術演算、ＢＲＡＮＣＨ（分岐 ）′やＪＵＭＰ（飛び越し）などの制御動作、ＲＥＴＵＲ下ＦＲＯＭＩＮＴＥＲ ＲＵＰＴ　（割り込みからの戻り）などのシステム動作、並びにＭＯＶＢ　（移 動）やＰＵＳＨ（ブツシュ７）などのデータ転送動作などがある。

レジスタやメモリさらにＩ１０デバイスのそれ・ぞれのアドレスは、必要に応じ て、プロセッサにどの記憶場所に対してオペレーションを行なうべきか伝えるた へめに、命令の中に包含されている。これらは記憶場所３・２０．３３０で命令 にコード化される。例えば、０ＰＣＯＤＥ３１０がＡＤＤの演算を行なうように プロセッサに命令すれば、プロセッサは、加算対象の値を含むアドレスを決定す るために、記憶場所３２０と３３０を見に行きそこに人っている情報をデコード する（直接アドレス指定の場合）。

命令３００の実際のフォーマットはシステム・アーキテクチャによって異なる。

どうすれば本発明に基づく技法が他の命令フォーマットに適用できるかは当業者 には明らかになるであろう。

第３Ｂ図はもう少し複雑なアーキテクチャ用の命令フォーマットを示したもので ある。第３Ｂ図における０ＰＣＯＤＥ３１０は、第３Ａ図に示したフォーマット において説明したのと同じオペレーションを行なうように、プロセッサに命令す ることができる。しかしながら、ここでは、アドレスの到着が異なる。このフォ ーマットでは、最初のアドレスは２つのアドレスをデコードし演算することによ って計算される。最初のアドレスを計算するために、プロセッサはＲｉｎｄｅｘ ３４０とＲｂａｓｅ３５０をデコードする。実際のアドレスを決定するためにこ れらの記憶場所における値に対し演算が行なわれる（この場合、合計されるン。

このタイプのアーキテクチャは多種のプログラミングに有効である。２番目のア ドレスを計算する必要がある場合、記憶場所Ｒａｄｄｒｅｓｓ３６０における値 がデコードされるだけである。

パイプラインの命令デコード部分は幾つかの段階に分解される。命令のそれぞれ 異なった部分、即ち、０ＰＣＯＤＥ３１０ＳＲｉｎｄｅｘ３４０、Ｒｂａｓｅ３ ５０、Ｒａｄｄｒｅｓｓ３６０は様々な間隔でデコードすることができる。従っ て、プロセッサは、命令の残りの部分に先行して０ＰＣＯＤＥ３１０を先にデコ ードすることができる。一旦命令の０ＰＣＯＤＥ３１０部分がデコードされれば 、プロセッサは命令がどんな動作を命じてくるかわかる。

従って、例えば、命令は加算または比較であるとデコードされた０ＰＣＯＤＥ３ １０がＩＰＵ１０５に伝えれば、プロセッサは演算対象の値に他の記憶場所から アクセスしなければならないことを知る。第１図と第３Ｂ図において、従来のシ ステム用の典型的なシナリオについて説明している。命令はフェッチされ、０Ｐ ＣＯＤＥ３１０がデコードされる。０ＰＣＯＤＥ３１０がプロセッサにロード／ 格納動作を実行するように命令すれば、ＩＰＵ１０５は格納対象の値のある記憶 場所を確定するためにＲａｄｄｒｅｓｓ３６０をデコードする。ＩＰＵ１０５は 次にＲｉｎｄｅｘ３４０とＲｂａｓｅ３５０をデコードする。一旦デコードされ れば、Ｒｉｎｄｅｘ３４０とＲｂａｓｅ３５０はデータの最終アドレスを計算す るために加算器に送られる。その次に、この最終アドレスはデコードされるため ＭＣＵ　１２０またはＩＯＵ　１３０に送られる。デコードされたら、ＭＣＵ１ ２０またはＩＯＵ　１３０のいずれか読み出し／書き込みを実行すべき方が、読 み出し／書き込み状態に遷移される。しかしながら、こうした処理を全て逐次に 実行し、しかも今度のスレーブ・クロック・フェーズに間に合うようにそれに対 応するユニットを読み出し書き込み状態に遷移させるには、現在のクロック・） ニーズ内では時間的に十分とはいかない場合がある。スレーブ・クロック・フェ ーズはその期間中読み出し書き込み動作が発生しうる唯一のフェーズであるから 、最初のスレーブ・フェーズに間に合わなければ、そのシステムは次のスレーブ ・フェーズまで１クロック期間まるまる待たなければならない。従って、これら の処理は全て逐次に実行され、それも高速クロック・レートでは直列の組み合わ せ時間はすぐ次に来るスレーブ・フェーズに間に合わない原因となるから、クリ ティカル・バスが存在しているということになる。或いは、バス上の全てのフェ ーズが完了するように、システム・クロックのサイクル時間を増やさなければな らない。しかしながら、この代替案は、処理を遅くすることになるから、望まし い問題解決法とは言えない。

第４図は従来のシステムに関する上記のロード／格納のシナリオに基づくタイミ ング図並びに状態図を示すものである。下記の動作時間は例として記載するもの である。勿論、他のマシンでは命令処理との関連で演算時間は異なってくる。第 ４図において、第１クロック期間ＴＯＴＩで、ロード／格納命令がフェッチされ る。第２クロック期間Ｔ２／Ｔ３で、命令がデコードされる。即ち０ＰＣＯＤＥ ３１０がデコードされ、その後Ｒａｄｄｒｅｓｓ３６０、Ｒｉｎｄｅｘ３４０． さらにＲｂａｓｅ３５０がデコードされる。

Ｒｉｎｄｅｘ３４０及びＲｂａｓｅ３５０はＴ３のクロック・フェーズでデコー ドされる。この処理はおよそ８ナノ秒かかり、ブロック４１０で示されている。

この処理が完了すると、アドレス計算が行われる。この計算に要する時間はブロ ック４２０に示すように７ナノ秒である。アドレス計算実行後に、アドレスはＭ ＣＵ　１２０もしくはｌ０Ｕ１３０によってデコードされなければならない。ブ ロック４３０で示した、このデコーディングは４から５ナノ秒かかる。従って、 命令のデコーディングにかかる時間は合計で２０ナノ秒である。

アドレスがブロック４３０でデコードされた後、ＭＣＵ　１２０またはｌ０Ｕ１ ３０のいずれか対応する制御ユニットは、次のスレーブ状態より前に読み出し／ 書き込み状態に入っていなければならない。第４図において、Ｔ４、Ｔ６、Ｔ８ などはスレーブ状態、即ち、メモリやＩｌｏの読み出し／書き込みが起きる唯一 の状態である。命令とアドレスのデコーディング動作がその前のＴ３でクロック 時間の２０ナノ秒を消費し、且つ我々は今度のスレーブ・フェーズＴ４で読み出 し／書き込みが起きるようにしたいため、クロック・フェーズの時間は２０ナノ 秒よりも長くなければならない。２０ナノ秒を越えてさらに要する時間はＭＣＵ 　１２０またはｌ０Ｕ１３０の対応する制御ユニットが読み出し／書き込み状態 に遷移するのにかかる時間である。

そのフェーズの時間が足りなければ、ＭＣＵ１２０または１０Ｕ１３０はＴ４の クロック・フェーズに間に合うように読み出し／書き込み状態に入ることができ ず、クリティカル・バスが存在し、さらにシステムは読み出し／書き込み動作を 実行するためにＴ６のクロック・フェーズになるまで待たなければならない。し かるに、従来のシステムの欠陥は、命令デコード動作及びメモリまたはＩ１０デ バイスの読み出し／ｉ！Ｆき込み状態への遷移が逐次起こり、且つ高速クロ７り ・レートではクリティカル・バスを形成することである。その結果、クロック・ サイクル時間の増加（クロック・レートの低下）を紹いたり、その間読み出し／ 書き込み動作を延期しなければならない「時間の無駄使い」のクロック期間に陥 ることになる。この後者の結果は、命令はさらにｌクロック・サイクル待たない と、即ち次のバイブラインまで、実行完了しないということである。

本発明では、アドレス・デコード動作に先行してＭＣＵ　１２０とｌ０ＵＩ３０ を読み出し／書き込み状態に遷移することによって、このクリティカル・バスの 欠陥を削除する。言い換えれば、アイドル状態から読み出し／書き込み状態への 遷移のステップがクリティカル・バスから取り除かれるということである。第５ 図は本発明に基づく動作を図解したタイミング及び状態の図である。第３Ｂ並び に５図において、デコードされた０ＰＣＯＤＥ３１０がメモリまたはＩ１０デバ イスに対する読み出し／書き込み動作が起きなければならないことを示していれ ば、ＩＰＵ　１０５の読み出し／書き込み要求５２０は０ＰＣＯＤＥ３１０のデ コード後直ちにＭＣＵ　１２０並びにＩＯＵ　１３０に並列で送られる。

ＩＰＵ　１０５は他のレジスタがデコードされるまで待つことけしない。この方 法では、命令の残りの部分がデコードされている間に、ＭＣＵ　Ｉ　２０及びｌ ０Ｕ１３０はＴ３のクロック時間中にアイドル状態５４０がら脱し、読み出し／ 書き込み状態に入る。従って、読み出し／書き込み状態に遷移する動作は逐次で はなくなるから、システムはＴ６のフェーズ発生まで待たされることがなくなる 、即ち、クリティカル・バスがなくなる。今や、ＭＣＵ　１２０及びｌ０Ｕ１３ ０は、スレーブのクロック・フェーズＴ４発生より前に読み出し／書き込み状態 ５３０に入っている。

この概念は、従来のシステムについて先に説明したのと同じタイミングの数字を 使って表すことができる。

例えば、レジスタのデコーディング、アドレス計算さらにアドレスのデコーディ ングに要する時間が２０ナノ秒以下ならば、速度２０ナノ秒のクロックを使うシ ステムではクリティカル・バスは存在しない。それは何故ならば、１０Ｕ　１３ ０及びＭＣＵ１２０はＴ４の発生以前に既に読み出し／書き込み状態に入ってい るからである。

宛先がデコードされ、ＭＣＵ　１２０とｌ０Ｕ１３０のどちらが必要なのかが分 かれば、ＩＯＵの取消し信号５６０が生成され、従って不要の制御ユニットをア イドル状態に戻す。

再び第３Ｂ並びに５図において、０ＰＣＯＤＥ３１０のデコードは、ブロック５ １０で示すように、Ｔ２、Ｔ３のクロ７り期間の初期に発生する。このデコード が完了し次第直ちに、ＩＰＵの読み出し／書き込み要求５２０がＭＣＵ　１２０ と１０ＵＩ３０に送られる。要求５２０はＭＣＵ　１２０を読み出し／書き込み 状態５３０Ａに、ｌ０ＵＩ３０を読み出し／書き込み状Ｂ５３０Ｂにする。読み 出し／書き込み状態５３０は共にＴ４のスレーブ・クロック・フェーズ中の活用 に間に合うように既に発生している。

読み出し書き込み要求と同時期に、命令の残りの部分が、対応するアドレスを確 定するためにデコードされる。Ｒｉｎｄｅｘ３４０並びにＲｂａｓｅ３５０のデ コーディングはブロック５１２に示す通りである。アクセス対象のアドレスの計 算、即ちＲｉｎｄｅｘ３４０のＲｂａｓｅ３５０への加算はブロック５１４で示 す通りである。

制御ユニツ）　ＭＣＵ　＋２０またはｌ０Ｕ１３０の一方が読み出し／書き込み 動作を実行し、他方はしない。ブロック５５０に示すように、アドレス・デコー ドが起きるまでどちらがどちらなのか不明である。アドレス・デコードが発生し さえすれば、ＩＯＵの取消し信号５６０が生成され、従って読み出し／書き込み 動作を行っていないユニットを取り消す。このユニットはアイドル状態５４０に 戻る。

第５図に示した例において、アクセス対象のアドレスは、たまたまメモリ内に存 在している。従って、そのアドレスがデコードされると、Ｉ１０デバイスはアク セスされるべきでないことが分かる。次に取消し信号５６０が生成され、ＩＯＵ 　１３０はアイドル状態５４０Ｂに戻る。ＭＣＵ１２０は読み出し／書き込み状 態５３０Ａのままで、メモリ・アクセスが発生する。

好適な実施例において、ＭＣＵ　１２０はＩＰＵ１０５によって計算されたアド レスをデコードする。アドレスがデコードされ、アドレスがメモリ１５０とｌ１ ０１６０のどちらに宛てられているかが判明すれば、ＭＣＵ　１２０は自分の読 み出し／書き込み要求を取り消しアイドル状態５４０Ａに戻るか、もしくは取消 し信号をＩＯＵ　１３０に送るかのいずれかを行なう。このアドレス・デコード はＭＣＵ　１２０または１０Ｕ　１３０のいずれか、或いはその両方によって実 行されることがあるということは当業者には明確であろう。

本発明に基づく技法のタイミング図は第６図に示す通りである。第６図において 、ＩＰＵ、−ＲＥＱ信号５２０はＭＣＵ　１２０及びＩＯＵ　１３０の両方に送 られる。ＭＣＵ　１２０は認可信号６１０Ａに応答し、ｌ０Ｕ１３０は認可信号 ６１０Ｂに応答する。ＭＣＵ１２０とｌ０ＵＩ３０は共に、ＭＣＵ−５ＴＡＴＥ ６２０Ａ及びｌ０ＵｊＴＡＴＥ６２０Ｂが示すように、読み出し／書き込み状態 にある。一旦アドレスがデコードされれば、ＭＣＵ　１２０またはＩＯＵ　１３ ０のいずれか不要のユニットを取り消すために、ＭＣＵ／ｌ０Ｕ−ＣＡＮＣＥＬ 信号が生成される。

第６図はｌ０Ｕ１３０が不要で、従ってｌ０Ｕ−５ＴＡＴＥ６２０Ｂがアイドル 状態に戻るケースを示したものである。

第７図はＭＣＵ　１２０とｌ０Ｕ１３０の状態を示すものである。第７及び２図 において、取消し論理ブロックを生成するために使われる状態マシンが示されて いる。取消し論理はＭＣＬＮ２０にもｌ０ＵＩ３０にもある。Ｔ！でＩＰＵ１０ ５からの読み出し／書き込み要求信号を受信すると、その２つの状態マシンは同 時に動作を開始する。要求の宛先（即ち、現在デコード進行中の命令に示される メモリ内のアドレス）のデコード後、その動作を取り消すために、ＭＣＵ１２０ またはＩＯＵ　１３０のいずれかが、Ｔ２でスイッチ１２５もしくはスイッチ１ ３５からそれぞれ取消し信号を生成する。要求が取り消されれば、取り消された 制御ユニットはアイドル状態に戻る。要求が取り消されなければ、制御ユニット は対応するメモリの記憶場所にアクセスし始める。

取消し信号は命令の第３１番目のビットを検査することによってトリガされる。

そのビットがゼロであれば要求は主記憶に対するもので、そのビットがｌならそ の要求はＩ１０デバイスに対するものである。第２図に示すように、アドレスが ｏｏｏｏ　ｏｏｏｏと０３ＦＦｊＦＦＦの間にあれば、そのアドレスはメモリに アクセスする。しかしながら、アドレスがＦＦ８０ｊＦＦＦとＦＦＦＦ−ＦＦＦ Ｆの間にあれば、Ｉｌｏにアクセスする。好適な実施例において、他の領域は全 て予約きれている。本発明において他に多数のメモリ・マツプが使用できるとい うことが当業者には明確であろう。

再び第２図においす、好適な実施例で、ＭＣＵ１２０がアドレスをデコードする と、そのアドレスが予約領域２３０の１ケ所に宛てられているかどうかも判定さ れる。予約領域２３０の１ケ所に宛てられていれば、ＴＯＵ１３０及びＭＣＵ＋ ２０に対する読み出し／書き込みは共に取り消される。

この発明を実行する際には、トレードオフがある。

ＭＣＵ　１２０及びＩＯＵ］３０の片方が読み出し／書き込みモードになるよう に要求される時でも、ＭＣＵ　＋　２０及び１０Ｕ１３０は共に、読み出し／書 き込みモードになる消費電力が増加する。高速クロック・レートにすることによ ってシステムの性能を上げれば、はとんどのアプリケーションでこの消費電力の 増加は相殺される。

精」１ 従って、本発明はシステムのクロック・レートを速めることができる技法を提供 するものである。０ＰＣＯＤＥがデコードされ、読み出しもしくは書き込みの動 作が呼び出されることを示していれば、直ちに読み出し／書き込み状態に遷移す るようにメモリ及びＩ１０ユニットに命令を送ることによってクロック・レート は速められ、かくしてクリティカル・パスから状態遷移時間が取り除かれる。

本発明について好適な実施例を挙げて具体的に説明をしてきたが、本発明の精神 並びに適用範囲から外れることなく形状及び詳細において様々な変更が可能であ ることが当業者には理解されることであろう。

例を挙げれば、本発明に基づく技法は本明細書に記載のＭＣＵやＩＯＵ以外の資 源デバイスを使ってシステムで実行することが可能であり、且つ本発明による技 法は多数の資源デバイスを包含するシステムに拡張することができる。

アドレス 第２図 第３Ａ図 第３Ｂ図 第４図 第５図

Claims (8)

【特許請求の範囲】
1. １．読み出し／書き込み動作中にプロセッサ・ベースのシステムにおいてクリテ ィカル・バスを削減する方法で、前記システムがメモリ制御ユニット（ＭＣＵ） 、入出力制御ユニット（１ＯＵ）、並びに命令集合をそれぞれ１個ずつ備え、前 記方法が、 （ａ）命令集合から命令の第１の部分をデコードするステップと、 （ｂ）前記の命令が読み出しと書き込みのうちの少なくとも１つを命じているか 否かを決定するステップと、（ｃ）ステップ（ｂ）で読み出しや書き込みを命じ ていることが確定されれば、読み出し／書き込み状態に入るために要求をＭＣＵ とＩＯＵの両方に送るステップと、（ｄ）読み出し／書き込み動作によってアク ヤスされるべきアドレスを決定するために命令の残りの部分をデコードするステ ップと、 （ｅ）アクセス対象のアドレスをデコードするステップで、それは、そのアクセ スの対象がメモリか１／０デバイスかを確定するためにＭＣＵかＩＯＵの少なく ともどちらか一方によって実行されるデコーディングであること、さらに、 （ｆ）前記のデコードするステップ（ｅ）による結果に基づいてＭＣＵやＩＯＵ に対する前記の要求の一つを取り消すステップと、 から成り立つことを特徴とする方法。
2. ２．前記ステップ（ｃ）及び（ｄ）が並列で実行されることを特徴とする請求項 １記載の方法。
3. ３．前記ステップ（ｃ）における要求が同時に送られることを特徴とする請求項 １記載の方法。
4. ４．資源、へのアクヤス動作中にプロセッサ・ペースのシステムにおいてクリテ ィカル・パスを削減する方法で、前記システムが多数の資源並びに１個の命令集 合を備え、前記方法が、 （ａ）命令集合から命令の第１の部分をデコードするステップと、 （ｂ）前記命令がアクヤス動作を命じているか否かを決定するステップと、 （ｃ）ステップ（ｂ）で資源へのアクヤスが求められていることが確定すれば、 アクセス状態に入るために少なくとも２個以上の資源に要求を送るステップと、 （ｄ）アクセスされるべきアドレスを決定するために命令の残りの部分をデコー ドするステップと、（ｅ）アクセス対象のアドレスをデコードするステップで、 それが前記の少なくとも２個以上の資源のうちのどれがアクセスされるべきかを 決定するために少なくとも１個以上の資源によって実行されるデコーディングで あること、さらに、 （ｆ）前記のデコードするステップ（ｅ）による結果に基づいて要求の残りの部 分を取り消すステップと、から成り立つことを特徴とする方法。
5. ５．前記ステップ（ｃ）及び（ｄ）が並列で実行されることを特徴とする請求項 ４記載の方法。
6. ６．前記のステップ（ｃ）における要求が同時に送られることを特徴とする請求 項４記載の方法。
7. ７．資源へのアクセス動作中にプロセッサ・ペースのシステムにおいてクリティ カル・パスを削減するためのシステムで、前記システムが多数の資源、並びに１ 個の命令集合を備え、さらに （ａ）命令集合から命令の第１の部分をデコードするための手段と、 （ｂ）前記の命令がアクセス動作を命じているか否かを決定するための手段と、 （ｃ）ステップ（ｂ）で資源へのアクヤスが求められていることが確定すれば、 アクセス状態に入るために少なくとも２個の資源に要求を送る手段と、（ｄ）ア クセス対象のアドレスを決定するために命令の残りの部分をデコードする手段と 、 （ｅ）アクセス対象のアドレスをデコードする手段で、それはデコーディングが 前記の少なくとも２個の資源のうちのどれがアクセスされるべきか決定するため に少なくとも１個以上の資源によって実行されるデコーデイングであること、さ らに、 （ｆ）前記のデコードするステップ（ｅ）による結果に基づいて要求の残りの部 分を取り消すための手段と、から成り立つことを特徴とするシステム。
8. ８．決定の前記手段が、前記命令が読み出し及び書き込み動作の少なくともどち らか１つを命じているかどうかを決定する手段であり、 送るための前記手段が、ステップ（ｂ）において読み出しや書き込みが求められ ていることが確定すれば、読み出し／書き込み状態に入るためにＭＣＵとＩＯＵ の両方に要求を送る手段であり、 命令の残りの部分をデコードするための前記手段が、読み出しや書き込み動作に よってアクセスされるべきアドレスを決定するために、命令の残りの部分をデコ ードするための手段であり、アドレスをデコードするための前記手段がアクセス 対象のアドレスをデコードするための手段であり、それはアクセスの対象がメモ リか１／０デバイスかを決定するためにＭＣＵまたはＩＯＵか少なくともどちら か一方によって実行されるデコーディングであること、さらに、取消しの前記手 段がアドレスをデコードするための前記手段による結果に基づいてＭＣＵとＩＯ Ｕへの前記要求の１つを取り消すための手段であることを特徴とする請求項５記 載のシステム。