JPH0750573A - バッファ回路、極性決定回路、およびプログラマブルアレイ論理装置 - Google Patents
バッファ回路、極性決定回路、およびプログラマブルアレイ論理装置Info
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- JPH0750573A JPH0750573A JP6036924A JP3692494A JPH0750573A JP H0750573 A JPH0750573 A JP H0750573A JP 6036924 A JP6036924 A JP 6036924A JP 3692494 A JP3692494 A JP 3692494A JP H0750573 A JPH0750573 A JP H0750573A
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- H10W70/421—Shapes or dispositions
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
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- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- Lead Frames For Integrated Circuits (AREA)
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Abstract
(57)【要約】
【目的】 グラウンドバウンスまたは出力信号リンギン
グを制限するための出力バッファ回路を提供する。 【構成】 出力バッファ（３００、３０２）は別々のグ
ラウンドに接続されたプルダウントランジスタ（３０
４，３０８）と別々のＶDD電源に接続されたプルアップ
トランジスタ（３０６、３１０）とを使用する。バッフ
ァ回路の入力がハイからローに切換わったとき、ワンシ
ョット切換手段により第１のプルダウントランジスタを
オンに切換えグラウンドバウンスのノイジーグラウンド
での発生を可能にし、第２のプルダウントランジスタを
オンに第１のプルダウントランジスタをオフに切換え
る。この手段は２つのプルアップトランジスタ間を切換
え、クワイエットＶDD電源上でリンギングする出力信号
を制限する。バッファ回路はグラウンドバウンス抑制の
為にＶSSリードが短くされたリードフレームを含む。
グを制限するための出力バッファ回路を提供する。 【構成】 出力バッファ（３００、３０２）は別々のグ
ラウンドに接続されたプルダウントランジスタ（３０
４，３０８）と別々のＶDD電源に接続されたプルアップ
トランジスタ（３０６、３１０）とを使用する。バッフ
ァ回路の入力がハイからローに切換わったとき、ワンシ
ョット切換手段により第１のプルダウントランジスタを
オンに切換えグラウンドバウンスのノイジーグラウンド
での発生を可能にし、第２のプルダウントランジスタを
オンに第１のプルダウントランジスタをオフに切換え
る。この手段は２つのプルアップトランジスタ間を切換
え、クワイエットＶDD電源上でリンギングする出力信号
を制限する。バッファ回路はグラウンドバウンス抑制の
為にＶSSリードが短くされたリードフレームを含む。
Description
【０００１】
【発明の分野】この発明はグラウンドバウンスを低減
し、回路動作を高速化するための回路構成を有する出力
バッファに関する。より特定的に、この発明はプログラ
マブルアレイ論理（ＰＡＬ）装置のための出力バッファ
に関する。
し、回路動作を高速化するための回路構成を有する出力
バッファに関する。より特定的に、この発明はプログラ
マブルアレイ論理（ＰＡＬ）装置のための出力バッファ
に関する。
【０００２】
【関連技術の説明】出力バッファからより高速性を得よ
うとする試みは、グラウンドバウンスまたは出力信号リ
ンギングによる出力信号歪の犠牲を受けてきた。
うとする試みは、グラウンドバウンスまたは出力信号リ
ンギングによる出力信号歪の犠牲を受けてきた。
【０００３】グラウンドバウンスは２つの外面的な徴候
を有する。第１に、チップのすべての入力がチップ接地
を基準とする状態で、もしグラウンドバウンスが十分に
高ければ、たとえば２．４Ｖであれば、ＴＴＬハイの入
力はちょっとの間ローであるように見える。第２に、ロ
ー状態の出力は、それがプルダウン出力トランジスタを
介してチップ接地に実効的に接続されているので、ハイ
状態にちょっとの間跳返ることが可能である。
を有する。第１に、チップのすべての入力がチップ接地
を基準とする状態で、もしグラウンドバウンスが十分に
高ければ、たとえば２．４Ｖであれば、ＴＴＬハイの入
力はちょっとの間ローであるように見える。第２に、ロ
ー状態の出力は、それがプルダウン出力トランジスタを
介してチップ接地に実効的に接続されているので、ハイ
状態にちょっとの間跳返ることが可能である。
【０００４】図１は共通の接地リード１０８に接続され
た２つの出力バッファ１００および１０２からなる典型
的な先行技術の出力ドライバを使ったグラウンドバウン
ス効果を示す。初めに、バッファ１００のプルダウント
ランジスタ１０４はオフであって、出力１をハイにする
一方、プルダウントランジスタ１０６はオンであって、
出力２をローにするとする。トランジスタ１０６がオン
のままで、トランジスタ１０４がターンオンして出力１
をハイからローに切換えた場合、接地リード１０８を流
れる電流が増大することにより、出力２に現われるグラ
ウンドバウンスを結果として生じる。出力２はこのよう
にちょっとの間ハイ状態であるように見えるかもしれな
い。
た２つの出力バッファ１００および１０２からなる典型
的な先行技術の出力ドライバを使ったグラウンドバウン
ス効果を示す。初めに、バッファ１００のプルダウント
ランジスタ１０４はオフであって、出力１をハイにする
一方、プルダウントランジスタ１０６はオンであって、
出力２をローにするとする。トランジスタ１０６がオン
のままで、トランジスタ１０４がターンオンして出力１
をハイからローに切換えた場合、接地リード１０８を流
れる電流が増大することにより、出力２に現われるグラ
ウンドバウンスを結果として生じる。出力２はこのよう
にちょっとの間ハイ状態であるように見えるかもしれな
い。
【０００５】図１からわかるように、グラウンドバウン
スは、アドバンスト・マイクロ・ディバイシズ・インコ
ーポレイテッド（Advanced Micro Devices, Inc.）によ
って製造されるＡｍＰＡＬＣＥ２２Ｖ１０のような多数
の出力バッファを含む装置で使用される、高速出力バッ
ファにしばしば伴う所望されない効果である。
スは、アドバンスト・マイクロ・ディバイシズ・インコ
ーポレイテッド（Advanced Micro Devices, Inc.）によ
って製造されるＡｍＰＡＬＣＥ２２Ｖ１０のような多数
の出力バッファを含む装置で使用される、高速出力バッ
ファにしばしば伴う所望されない効果である。
【０００６】図２は出力バッファ（ａ−ｊ）を有するＡ
ｍＰＡＬＣＥ２２Ｖ１０のブロック図を示す。出力バッ
ファ２００（ａ−ｊ）は出力論理マクロセル２０２を介
してプログラマブルアレイ論理から信号を受ける。出力
論理マクロセル２０２は出力が一時記憶かまたは組合わ
せであるかの選択を可能にする。バッファ２００（ａ−
ｊ）のような多数の出力バッファが容量性負荷に結合さ
れ、同時にハイからローへ切換えられる場合、接地リー
ドを流れる電流は、スルーレート×出力当りの容量性負
荷×切換えられている出力の数に等しい量だけ増大す
る。グラウンドバウンスはこの電流の変化速度×接地リ
ードのインダクタンスに等しい。
ｍＰＡＬＣＥ２２Ｖ１０のブロック図を示す。出力バッ
ファ２００（ａ−ｊ）は出力論理マクロセル２０２を介
してプログラマブルアレイ論理から信号を受ける。出力
論理マクロセル２０２は出力が一時記憶かまたは組合わ
せであるかの選択を可能にする。バッファ２００（ａ−
ｊ）のような多数の出力バッファが容量性負荷に結合さ
れ、同時にハイからローへ切換えられる場合、接地リー
ドを流れる電流は、スルーレート×出力当りの容量性負
荷×切換えられている出力の数に等しい量だけ増大す
る。グラウンドバウンスはこの電流の変化速度×接地リ
ードのインダクタンスに等しい。
【０００７】先行技術のＰＡＬ装置において、グラウン
ドバウンスは出力バッファのスルーレートを制限するこ
とによって制御されていた。実際、スルーレートはＡｍ
ＰＡＬＣＥ２２Ｖ１０および多くの他のＰＡＬ装置でプ
ログラマブルである。しかしながら、スルーレートを制
限することによって、性能が犠牲にされる。その理由は
より遅いスルーレートはその部分を低速動作させ、かつ
ゆえに伝搬遅延を増大させるからである。
ドバウンスは出力バッファのスルーレートを制限するこ
とによって制御されていた。実際、スルーレートはＡｍ
ＰＡＬＣＥ２２Ｖ１０および多くの他のＰＡＬ装置でプ
ログラマブルである。しかしながら、スルーレートを制
限することによって、性能が犠牲にされる。その理由は
より遅いスルーレートはその部分を低速動作させ、かつ
ゆえに伝搬遅延を増大させるからである。
【０００８】
【発明の概要】この発明は出力バッファスルーレートを
制限することなく、グラウンドバウンスを制限する出力
バッファを与える。
制限することなく、グラウンドバウンスを制限する出力
バッファを与える。
【０００９】この発明は出力グラウンドバウンスを制限
するための出力バッファ回路である。この出力バッファ
は２つの別々の接地に接続された２つのプルダウントラ
ンジスタ、および２つの別々のＶDD電源に接続された２
つのプルアップトランジスタを使用する。出力バッファ
がハイからローへ切換えられた場合、短時間遅延期間の
間、ノイジー接地に接続された第１のプルダウントラン
ジスタをオンに切換え、グラウンドバウンスがノイジー
接地に発生することを可能にし、次にクワイエット接地
に接続された第２のプルダウントランジスタをオンに切
換える一方で、第１のプルダウントランジスタをオフに
切換えるためのワンショット切換手段が設けられる。同
様に、ワンショット切換手段は対のプルアップトランジ
スタを切換えて、ノイジーＶDDに接続されたトランジス
タを、ＶDDバウンスが終るまでの短時間遅延期間の間タ
ーンオンし、その後クワイエットＶDDに接続されたトラ
ンジスタをターンオンし、ノイジーＶDDに接続されたト
ランジスタをターンオフする。
するための出力バッファ回路である。この出力バッファ
は２つの別々の接地に接続された２つのプルダウントラ
ンジスタ、および２つの別々のＶDD電源に接続された２
つのプルアップトランジスタを使用する。出力バッファ
がハイからローへ切換えられた場合、短時間遅延期間の
間、ノイジー接地に接続された第１のプルダウントラン
ジスタをオンに切換え、グラウンドバウンスがノイジー
接地に発生することを可能にし、次にクワイエット接地
に接続された第２のプルダウントランジスタをオンに切
換える一方で、第１のプルダウントランジスタをオフに
切換えるためのワンショット切換手段が設けられる。同
様に、ワンショット切換手段は対のプルアップトランジ
スタを切換えて、ノイジーＶDDに接続されたトランジス
タを、ＶDDバウンスが終るまでの短時間遅延期間の間タ
ーンオンし、その後クワイエットＶDDに接続されたトラ
ンジスタをターンオンし、ノイジーＶDDに接続されたト
ランジスタをターンオフする。
【００１０】この発明は端が信号ピンになるノイジーお
よびクワイエット接地線を有するリードフレームを付加
的に含む。相互インダクタンスを低減するために、ノイ
ジーおよびクワイエット接地線はフローティング状態の
導電性プレーン上にある。自己インダクタンスを低減す
るために、ノイジー接地のリード幅は他のリードより大
きくされている。
よびクワイエット接地線を有するリードフレームを付加
的に含む。相互インダクタンスを低減するために、ノイ
ジーおよびクワイエット接地線はフローティング状態の
導電性プレーン上にある。自己インダクタンスを低減す
るために、ノイジー接地のリード幅は他のリードより大
きくされている。
【００１１】相互および自己インダクタンスを低減する
ための類似の手段が、ノイジーＶDDおよびクワイエット
ＶDD線に対して講じられる。最後に、ＶDD線より接地線
にとって重要な自己インダクタンスをさらに低減するた
めに、リードフレーム上のノイジーおよびクワイエット
接地線接続は、ノイジーおよびクワイエット接地線がノ
イジーおよびクワイエットＶDD線より短くなるように中
心からずらされる。
ための類似の手段が、ノイジーＶDDおよびクワイエット
ＶDD線に対して講じられる。最後に、ＶDD線より接地線
にとって重要な自己インダクタンスをさらに低減するた
めに、リードフレーム上のノイジーおよびクワイエット
接地線接続は、ノイジーおよびクワイエット接地線がノ
イジーおよびクワイエットＶDD線より短くなるように中
心からずらされる。
【００１２】この発明は減じられた数のゲート遅延で極
性制御を可能にするための回路構成を付加的に含む。
性制御を可能にするための回路構成を付加的に含む。
【００１３】この発明のさらなる詳細な説明は添付の図
面を使って説明する。
面を使って説明する。
【００１４】
【好ましい実施例の説明】図３は２つの出力バッファ３
００および３０２からなる出力ドライバを使用するこの
発明の一実施例のブロック図を示す。出力バッファ３０
０において、ノイジープルダウントランジスタ３０４は
ノイジー接地３２０に接続され、一方クワイエットプル
ダウントランジスタ３０６はクワイエット接地３２２に
接続される。同様に、出力バッファ３０２において、ノ
イジープルダウントランジスタ３０８はノイジー接地３
２０に接続され、一方クワイエットプルダウントランジ
スタ３１０はクワイエット接地３２２に接続される。
００および３０２からなる出力ドライバを使用するこの
発明の一実施例のブロック図を示す。出力バッファ３０
０において、ノイジープルダウントランジスタ３０４は
ノイジー接地３２０に接続され、一方クワイエットプル
ダウントランジスタ３０６はクワイエット接地３２２に
接続される。同様に、出力バッファ３０２において、ノ
イジープルダウントランジスタ３０８はノイジー接地３
２０に接続され、一方クワイエットプルダウントランジ
スタ３１０はクワイエット接地３２２に接続される。
【００１５】ここでノイジーまたはクワイエットと呼ば
れるトランジスタは、そのノイジーまたはクワイエット
端子への接続のために、便宜上ノイジーまたはクワイエ
ットと示されることに注意されたい。
れるトランジスタは、そのノイジーまたはクワイエット
端子への接続のために、便宜上ノイジーまたはクワイエ
ットと示されることに注意されたい。
【００１６】ノイジープルダウントランジスタ３０４お
よび３０８はワンショット３１２および３１６によって
駆動され、このワンショットはほんの短い時間期間の間
ノイジープルダウントランジスタをターンオンし、その
後それらをターンオフする。クワイエットプルダウント
ランジスタ３０６および３１０は遅延されたドライバ３
１４および３１８によって駆動され、遅延されたドライ
バ３１４および３１８は、ワンショットドライバがノイ
ジープルダウントランジスタをオフに切換えたときにク
ワイエットプルダウントランジスタをターンオンし、ゆ
えにノイジープルダウントランジスタがオフに切換えら
れた後、クワイエット接地に接続されたクワイエットプ
ルダウントランジスタによって出力バッファがローに保
持されることを可能にする。
よび３０８はワンショット３１２および３１６によって
駆動され、このワンショットはほんの短い時間期間の間
ノイジープルダウントランジスタをターンオンし、その
後それらをターンオフする。クワイエットプルダウント
ランジスタ３０６および３１０は遅延されたドライバ３
１４および３１８によって駆動され、遅延されたドライ
バ３１４および３１８は、ワンショットドライバがノイ
ジープルダウントランジスタをオフに切換えたときにク
ワイエットプルダウントランジスタをターンオンし、ゆ
えにノイジープルダウントランジスタがオフに切換えら
れた後、クワイエット接地に接続されたクワイエットプ
ルダウントランジスタによって出力バッファがローに保
持されることを可能にする。
【００１７】動作において、まずバッファ３００のノイ
ジープルダウントランジスタ３０４およびクワイエット
プルダウントランジスタ３０６はオフであり、出力１を
ハイにする一方で、バッファ３０２のクワイエットプル
ダウントランジスタ３１０はオンであり、出力２をロー
にすることとする。出力１がハイからローに切換えられ
たとき、ワンショットドライバ３１２はノイジープルダ
ウントランジスタ３０４をターンオンし、一方クワイエ
ットプルダウントランジスタ３０６はオフのままであ
る。トランジスタ３０４はノイジー接地３２０に接続さ
れているので、接地リード３２０のリアクタンスによっ
て生じるグラウンドバウンスは、出力バッファ３０２の
トランジスタ３０８がオフのままであるので、出力２に
対してほとんど影響を及ぼさない。ワンショットドライ
バ３１２がノイジープルダウントランジスタ３０４をタ
ーンオフし、遅延されたドライバ３１４がクワイエット
プルダウントランジスタ３０６をターンオンし、電流を
出力１からクワイエット接地３２２に切換えたとき、潜
在的にグラウンドバウンスを生じる大量の電流は既に切
換えられている。出力２はクワイエットプルダウントラ
ンジスタ３０６がオンであっても、影響されないままで
ある。
ジープルダウントランジスタ３０４およびクワイエット
プルダウントランジスタ３０６はオフであり、出力１を
ハイにする一方で、バッファ３０２のクワイエットプル
ダウントランジスタ３１０はオンであり、出力２をロー
にすることとする。出力１がハイからローに切換えられ
たとき、ワンショットドライバ３１２はノイジープルダ
ウントランジスタ３０４をターンオンし、一方クワイエ
ットプルダウントランジスタ３０６はオフのままであ
る。トランジスタ３０４はノイジー接地３２０に接続さ
れているので、接地リード３２０のリアクタンスによっ
て生じるグラウンドバウンスは、出力バッファ３０２の
トランジスタ３０８がオフのままであるので、出力２に
対してほとんど影響を及ぼさない。ワンショットドライ
バ３１２がノイジープルダウントランジスタ３０４をタ
ーンオフし、遅延されたドライバ３１４がクワイエット
プルダウントランジスタ３０６をターンオンし、電流を
出力１からクワイエット接地３２２に切換えたとき、潜
在的にグラウンドバウンスを生じる大量の電流は既に切
換えられている。出力２はクワイエットプルダウントラ
ンジスタ３０６がオンであっても、影響されないままで
ある。
【００１８】このように、別々の接地に接続された１対
のプルダウントランジスタを使用し、このプルダウント
ランジスタを図２に示される遅延されたドライバととも
にワンショットドライバで駆動することにより、グラウ
ンドバウンスは分離され得る。クワイエット接地に接続
されたロー状態の出力は、したがって、出力バッファの
切換えによって生じるいかなるグラウンドバウンスによ
っても影響されない。
のプルダウントランジスタを使用し、このプルダウント
ランジスタを図２に示される遅延されたドライバととも
にワンショットドライバで駆動することにより、グラウ
ンドバウンスは分離され得る。クワイエット接地に接続
されたロー状態の出力は、したがって、出力バッファの
切換えによって生じるいかなるグラウンドバウンスによ
っても影響されない。
【００１９】同様に、プルアップトランジスタはＶDDバ
ウンス分離を与えるために、別々の電源、ワンショット
ドライバおよび遅延ドライバで構成され得る。別々のＶ
DD電源を使用することにより、バッファのローからハイ
への出力遷移時間を低減しながら、同時にノイズを制限
し、電圧クランプを容易にすることが可能である。この
ように、クワイエットＶDDは３．２ボルトに設定された
内部電源に接続されてもよく、一方ノイジーＶDDは５．
０ボルトに設定される。ローからハイへの出力切換電流
はノイジーＶDDプルアップトランジスタによって処理さ
れるので、チップ上に設けられてもよい３．２ボルト電
源の要件は、不合理なものではない。
ウンス分離を与えるために、別々の電源、ワンショット
ドライバおよび遅延ドライバで構成され得る。別々のＶ
DD電源を使用することにより、バッファのローからハイ
への出力遷移時間を低減しながら、同時にノイズを制限
し、電圧クランプを容易にすることが可能である。この
ように、クワイエットＶDDは３．２ボルトに設定された
内部電源に接続されてもよく、一方ノイジーＶDDは５．
０ボルトに設定される。ローからハイへの出力切換電流
はノイジーＶDDプルアップトランジスタによって処理さ
れるので、チップ上に設けられてもよい３．２ボルト電
源の要件は、不合理なものではない。
【００２０】図２の１０個の出力バッファ（２００ａ−
ｊ）に使用された図３の回路構成を使って、９個の出力
バッファがハイからローへ切換えられる一方で、１個の
出力バッファはローのままにされた場合の共通クワイエ
ット接地リードの出力グラウンドバウンスを決定するた
めに、実験が行なわれた。共通クワイエット接地リード
のグラウンドバウンスは、１．０４ボルトのピークを有
することが測定された。１０個の出力バッファ２００
（ａ−ｊ）に図１の回路構成を使用することによって、
グラウンドリードのグラウンドバウンスは２．１８ボル
トのピークを有した。
ｊ）に使用された図３の回路構成を使って、９個の出力
バッファがハイからローへ切換えられる一方で、１個の
出力バッファはローのままにされた場合の共通クワイエ
ット接地リードの出力グラウンドバウンスを決定するた
めに、実験が行なわれた。共通クワイエット接地リード
のグラウンドバウンスは、１．０４ボルトのピークを有
することが測定された。１０個の出力バッファ２００
（ａ−ｊ）に図１の回路構成を使用することによって、
グラウンドリードのグラウンドバウンスは２．１８ボル
トのピークを有した。
【００２１】図４はこの発明の出力バッファの一実施例
の論理図を示し、この実施例では、ノイジーおよびクワ
イエットプルアップトランジスタ４００および４０２、
ならびにノイジーおよびクワイエットプルダウントラン
ジスタ４０６および４０４が使用される。ノイジーおよ
びクワイエットプルアップトランジスタ４００および４
０２は、ノイジーおよびクワイエットＶDD端子４０８お
よび４１０にそれぞれ接続される。同様に、ノイジーお
よびクワイエットプルダウントランジスタ４０６および
４０４は、ノイジーおよびクワイエットＶSS端子４１４
および４１２に接続される。
の論理図を示し、この実施例では、ノイジーおよびクワ
イエットプルアップトランジスタ４００および４０２、
ならびにノイジーおよびクワイエットプルダウントラン
ジスタ４０６および４０４が使用される。ノイジーおよ
びクワイエットプルアップトランジスタ４００および４
０２は、ノイジーおよびクワイエットＶDD端子４０８お
よび４１０にそれぞれ接続される。同様に、ノイジーお
よびクワイエットプルダウントランジスタ４０６および
４０４は、ノイジーおよびクワイエットＶSS端子４１４
および４１２に接続される。
【００２２】トランジスタ４００、４０２、４０４およ
び４０６は、ＮＯＲゲート４１６、４１８、４２０およ
び４２２を使用してイネーブルされる。入力データ信号
はＮＯＲゲート４２０および４２２に直接与えられ、一
方データ信号の補信号はインバータ４２４を介してＮＯ
Ｒゲート４１６および４１８に与えられる。
び４０６は、ＮＯＲゲート４１６、４１８、４２０およ
び４２２を使用してイネーブルされる。入力データ信号
はＮＯＲゲート４２０および４２２に直接与えられ、一
方データ信号の補信号はインバータ４２４を介してＮＯ
Ｒゲート４１６および４１８に与えられる。
【００２３】ワンショット時間遅延回路は時間遅延信号
をＮＯＲゲート４１６、４１８、４２０および４２２に
供給する。時間遅延信号はトランジスタ４２６および４
２８、ラッチ４３０、ならびにキャパシタ４３２によっ
て与えられる。ラッチ４３０の第１の入力はトランジス
タ４２６に接続され、トランジスタ４２６のゲートはノ
イジープルアップトランジスタ４００のゲートに接続さ
れる。ラッチ４３０の第２の入力はトランジスタ４２８
に接続され、トランジスタ４２８のゲートはノイジープ
ルダウントランジスタ４０６のゲートに接続される。ラ
ッチ４３０の第２の入力は直接ノード４３４の信号をＮ
ＯＲゲート４１６および４２０に与えるように接続さ
れ、一方ノード４３４の時間遅延信号の補信号はインバ
ータ４３６を介してＮＯＲゲート４１８および４２２に
与えられる。
をＮＯＲゲート４１６、４１８、４２０および４２２に
供給する。時間遅延信号はトランジスタ４２６および４
２８、ラッチ４３０、ならびにキャパシタ４３２によっ
て与えられる。ラッチ４３０の第１の入力はトランジス
タ４２６に接続され、トランジスタ４２６のゲートはノ
イジープルアップトランジスタ４００のゲートに接続さ
れる。ラッチ４３０の第２の入力はトランジスタ４２８
に接続され、トランジスタ４２８のゲートはノイジープ
ルダウントランジスタ４０６のゲートに接続される。ラ
ッチ４３０の第２の入力は直接ノード４３４の信号をＮ
ＯＲゲート４１６および４２０に与えるように接続さ
れ、一方ノード４３４の時間遅延信号の補信号はインバ
ータ４３６を介してＮＯＲゲート４１８および４２２に
与えられる。
【００２４】ラッチ４３０の第２の入力はさらにキャパ
シタ４３２の第１の端部に接続される。キャパシタ４３
２の第２の端部はバッファ出力に接続される。キャパシ
タ４３２の第２の端部は直接ＶSSまたは接地に接続され
るのではなく、バッファ出力に接続され、その結果外部
因子に依存する出力スルーレートは、より高い出力スル
ーレートによりラッチ４３０がより急速に状態を変える
ように、キャパシタの放電速度に影響を及ぼすようにす
る。
シタ４３２の第１の端部に接続される。キャパシタ４３
２の第２の端部はバッファ出力に接続される。キャパシ
タ４３２の第２の端部は直接ＶSSまたは接地に接続され
るのではなく、バッファ出力に接続され、その結果外部
因子に依存する出力スルーレートは、より高い出力スル
ーレートによりラッチ４３０がより急速に状態を変える
ように、キャパシタの放電速度に影響を及ぼすようにす
る。
【００２５】動作において、まずラッチ４３０はノード
４３４がハイであるように設定され、ハイ信号をＮＯＲ
ゲート４１６および４２０に与え、一方ロー信号はイン
バータ４３６からＮＯＲゲート４１８および４２２へ与
えられるものとする。また、データ入力信号はハイであ
り、ロー信号がＮＯＲゲート４１６および４１８に現わ
れるようにインバータ４２４からロー信号を送り、一方
ハイ信号はＮＯＲゲート４２０および４２２に現われる
ものとする。この態様で、ＮＯＲゲート４１８のみがハ
イ信号を出力し、クワイエットプルアップトランジスタ
４０２をターンオンするが、トランジスタ４００、４０
４および４０６はオフのままである。
４３４がハイであるように設定され、ハイ信号をＮＯＲ
ゲート４１６および４２０に与え、一方ロー信号はイン
バータ４３６からＮＯＲゲート４１８および４２２へ与
えられるものとする。また、データ入力信号はハイであ
り、ロー信号がＮＯＲゲート４１６および４１８に現わ
れるようにインバータ４２４からロー信号を送り、一方
ハイ信号はＮＯＲゲート４２０および４２２に現われる
ものとする。この態様で、ＮＯＲゲート４１８のみがハ
イ信号を出力し、クワイエットプルアップトランジスタ
４０２をターンオンするが、トランジスタ４００、４０
４および４０６はオフのままである。
【００２６】データ入力信号がハイからローに切換わっ
たとき、ＮＯＲゲート４１８はロー信号を出力し、クワ
イエットプルアップトランジスタ４０２をターンオフ
し、一方ＮＯＲゲート４２２は今度はハイ信号を出力
し、ノイジープルダウントランジスタ４０６をターンオ
ンする。同時に、トランジスタ４２８はターンオンし、
キャパシタ４３２を放電し始める。グラウンドバウンス
が消失するのを可能にするのに適切な遅延の後、ノード
４３４はローにされてラッチ４３０を切換えて、キャパ
シタ４３２をローに保持して、ハイ信号をＮＯＲゲート
４１８および４２２に与え、ロー信号をＮＯＲゲート４
１６および４２０に与える。データ入力信号が依然とし
てローの状態で、ＮＯＲゲート４２０のみがハイ信号を
出力し、ノイジープルダウントランジスタ４０６がオフ
に切換えられ、クワイエットプルダウントランジスタ４
０４がオンに切換えられる。
たとき、ＮＯＲゲート４１８はロー信号を出力し、クワ
イエットプルアップトランジスタ４０２をターンオフ
し、一方ＮＯＲゲート４２２は今度はハイ信号を出力
し、ノイジープルダウントランジスタ４０６をターンオ
ンする。同時に、トランジスタ４２８はターンオンし、
キャパシタ４３２を放電し始める。グラウンドバウンス
が消失するのを可能にするのに適切な遅延の後、ノード
４３４はローにされてラッチ４３０を切換えて、キャパ
シタ４３２をローに保持して、ハイ信号をＮＯＲゲート
４１８および４２２に与え、ロー信号をＮＯＲゲート４
１６および４２０に与える。データ入力信号が依然とし
てローの状態で、ＮＯＲゲート４２０のみがハイ信号を
出力し、ノイジープルダウントランジスタ４０６がオフ
に切換えられ、クワイエットプルダウントランジスタ４
０４がオンに切換えられる。
【００２７】データ入力信号がローから再びハイに切換
わったとき、ＮＯＲゲート４２０はロー信号を出力し、
クワイエットプルダウントランジスタ４０４をターンオ
フする一方で、ＮＯＲゲート４１６は今度はハイ信号を
出力し、ノイジープルアップトランジスタ４００をター
ンオンする。同時に、トランジスタ４２６はターンオン
しラッチ４３０を経てキャパシタ４３２を充電し始め
る。ＶDDノイズが消失するのを可能にするのに適切な遅
延の後、ノード４３４はハイにされ、ラッチ４３０を切
換えてキャパシタ４３２をハイに保持して、ハイ信号を
ＮＯＲゲート４１６および４２０に送り、ロー信号をＮ
ＯＲゲート４１８および４２２に送る。データ入力信号
が依然としてハイの状態で、ＮＯＲゲート４１８のみが
ハイ信号を出力し、ノイジープルアップトランジスタ４
００がオフに切換えられ、クワイエットプルアップトラ
ンジスタ４０２がオンに切換えられる。
わったとき、ＮＯＲゲート４２０はロー信号を出力し、
クワイエットプルダウントランジスタ４０４をターンオ
フする一方で、ＮＯＲゲート４１６は今度はハイ信号を
出力し、ノイジープルアップトランジスタ４００をター
ンオンする。同時に、トランジスタ４２６はターンオン
しラッチ４３０を経てキャパシタ４３２を充電し始め
る。ＶDDノイズが消失するのを可能にするのに適切な遅
延の後、ノード４３４はハイにされ、ラッチ４３０を切
換えてキャパシタ４３２をハイに保持して、ハイ信号を
ＮＯＲゲート４１６および４２０に送り、ロー信号をＮ
ＯＲゲート４１８および４２２に送る。データ入力信号
が依然としてハイの状態で、ＮＯＲゲート４１８のみが
ハイ信号を出力し、ノイジープルアップトランジスタ４
００がオフに切換えられ、クワイエットプルアップトラ
ンジスタ４０２がオンに切換えられる。
【００２８】図５は修正されたワンショット時間遅延回
路を有する、図４のバッファ回路の論理図を示す。便宜
上、図４の回路の構成要素であって図５に参照されるも
のについては同じ参照番号を引継ぐこととする。
路を有する、図４のバッファ回路の論理図を示す。便宜
上、図４の回路の構成要素であって図５に参照されるも
のについては同じ参照番号を引継ぐこととする。
【００２９】図５のワンショット時間遅延回路は、出力
からノード５０４に接続されたインバータ５０２からな
る。ノード５０４はＮＯＲゲート４１８および４２２に
直接時間遅延信号を供給し、一方ノード５０４の時間遅
延信号の補信号はインバータ５０６を介してＮＯＲゲー
ト４１６および４２０に与えられる。動作において、ま
ずデータ入力信号はハイであり、クワイエットプルアッ
プトランジスタ４０２はいくらかの時間の間オンであ
り、出力はハイであったとする。バッファ出力はしばら
くの間ハイであったので、インバータ５０２はＮＯＲゲ
ート４１８および４２２に直接ロー信号を与え、一方ハ
イ信号はインバータ５０６からＮＯＲゲート４１６およ
び４２０に与えられる。この態様で、データ入力信号は
ハイであるので、ＮＯＲゲート４１８のみがハイ信号を
出力し、クワイエットプルアップトランジスタ４０２を
オンに保ち、一方トランジスタ４００、４０４および４
０６はオフのままである。
からノード５０４に接続されたインバータ５０２からな
る。ノード５０４はＮＯＲゲート４１８および４２２に
直接時間遅延信号を供給し、一方ノード５０４の時間遅
延信号の補信号はインバータ５０６を介してＮＯＲゲー
ト４１６および４２０に与えられる。動作において、ま
ずデータ入力信号はハイであり、クワイエットプルアッ
プトランジスタ４０２はいくらかの時間の間オンであ
り、出力はハイであったとする。バッファ出力はしばら
くの間ハイであったので、インバータ５０２はＮＯＲゲ
ート４１８および４２２に直接ロー信号を与え、一方ハ
イ信号はインバータ５０６からＮＯＲゲート４１６およ
び４２０に与えられる。この態様で、データ入力信号は
ハイであるので、ＮＯＲゲート４１８のみがハイ信号を
出力し、クワイエットプルアップトランジスタ４０２を
オンに保ち、一方トランジスタ４００、４０４および４
０６はオフのままである。
【００３０】データ入力信号がハイからローに切換わっ
たとき、ＮＯＲゲート４１８はロー信号を出力し、クワ
イエットプルアップトランジスタ４０２をターンオフ
し、一方ＮＯＲゲート４２２は今度はハイ信号を出力
し、ノイジープルダウントランジスタ４０６をターンオ
ンする。出力がローにされた後、ノード５０４はインバ
ータ５０２によってハイにされ、ハイ信号をＮＯＲゲー
ト４１８および４２２に送り、ロー信号をＮＯＲゲート
４１６および４２０に送る。データ入力信号が依然とし
てローの状態で、ＮＯＲゲート４２０のみがハイ信号を
出力し、ノイジープルダウントランジスタ４０６がオフ
に切換えられ、クワイエットプルダウントランジスタ４
０４がオンに切換えられる。
たとき、ＮＯＲゲート４１８はロー信号を出力し、クワ
イエットプルアップトランジスタ４０２をターンオフ
し、一方ＮＯＲゲート４２２は今度はハイ信号を出力
し、ノイジープルダウントランジスタ４０６をターンオ
ンする。出力がローにされた後、ノード５０４はインバ
ータ５０２によってハイにされ、ハイ信号をＮＯＲゲー
ト４１８および４２２に送り、ロー信号をＮＯＲゲート
４１６および４２０に送る。データ入力信号が依然とし
てローの状態で、ＮＯＲゲート４２０のみがハイ信号を
出力し、ノイジープルダウントランジスタ４０６がオフ
に切換えられ、クワイエットプルダウントランジスタ４
０４がオンに切換えられる。
【００３１】類似の態様で、データ入力信号がローから
再びハイに切換わったとき、クワイエットプルダウント
ランジスタ４０４はオフに切換えられ、ノイジープルア
ップトランジスタ４００はオンに切換えられる。出力が
ローからハイに切換わった後、クワイエットプルアップ
トランジスタ４０２はオンに切換えられ、一方ノイジー
プルアップトランジスタ４００はオフに切換えられる。
再びハイに切換わったとき、クワイエットプルダウント
ランジスタ４０４はオフに切換えられ、ノイジープルア
ップトランジスタ４００はオンに切換えられる。出力が
ローからハイに切換わった後、クワイエットプルアップ
トランジスタ４０２はオンに切換えられ、一方ノイジー
プルアップトランジスタ４００はオフに切換えられる。
【００３２】図５のワンショット時間遅延回路は図４の
ワンショット時間遅延回路構成より小さな回路構成を有
するが、図４の回路構成は入力データ信号に対してより
急速に応答できる。図５の回路構成は、帰還回路の伝搬
遅延のために不可避的に発生する時間遅延信号を与える
より前に、バッファ出力が状態を変えることを要求す
る。図４のワンショット時間遅延回路構成は、出力の状
態変化を要求することなく直接データ信号に応答し、特
にデータ信号が急速に状態を変えている場合には、バッ
ファの性能を改良する。
ワンショット時間遅延回路構成より小さな回路構成を有
するが、図４の回路構成は入力データ信号に対してより
急速に応答できる。図５の回路構成は、帰還回路の伝搬
遅延のために不可避的に発生する時間遅延信号を与える
より前に、バッファ出力が状態を変えることを要求す
る。図４のワンショット時間遅延回路構成は、出力の状
態変化を要求することなく直接データ信号に応答し、特
にデータ信号が急速に状態を変えている場合には、バッ
ファの性能を改良する。
【００３３】この発明は先行技術の回路より少ない反転
またはゲート遅延で、入力データ信号の極性に依存する
バッファ出力の極性の選択を可能にする極性決定回路を
さらに含む。この発明の極性決定回路の理解を容易にす
るために、図６に示される先行技術の極性決定回路を説
明する。
またはゲート遅延で、入力データ信号の極性に依存する
バッファ出力の極性の選択を可能にする極性決定回路を
さらに含む。この発明の極性決定回路の理解を容易にす
るために、図６に示される先行技術の極性決定回路を説
明する。
【００３４】図６において、データ信号は反転経路およ
び正転経路に与えられる。反転経路において、インバー
タ６００はデータ信号を反転し、反転データ信号をトラ
ンジスタ６０２に与える。偽極性信号はトランジスタ６
０２のゲートに与えられ、反転データ信号がバッファ回
路６０６の入力に送られるかどうかの選択を可能にす
る。
び正転経路に与えられる。反転経路において、インバー
タ６００はデータ信号を反転し、反転データ信号をトラ
ンジスタ６０２に与える。偽極性信号はトランジスタ６
０２のゲートに与えられ、反転データ信号がバッファ回
路６０６の入力に送られるかどうかの選択を可能にす
る。
【００３５】正転経路において、データ信号は直接トラ
ンジスタ６０４に与えられる。真極性信号はトランジス
タ６０４のゲートに与えられ、データ信号がバッファ回
路６０６の入力に送られるかどうかの選択を可能にす
る。
ンジスタ６０４に与えられる。真極性信号はトランジス
タ６０４のゲートに与えられ、データ信号がバッファ回
路６０６の入力に送られるかどうかの選択を可能にす
る。
【００３６】図７はこの発明の極性決定回路を示す。図
７において、データ信号は再び正転経路および反転経路
に与えられる。
７において、データ信号は再び正転経路および反転経路
に与えられる。
【００３７】反転経路において、インバータ７００はデ
ータ信号を反転して、反転データ信号をノード７０２に
与える。ノード７０２における反転データ信号はトラン
ジスタ７０６を介してプルアップトランジスタ７２２を
ドライブするインバータ７１８への入力であるノード７
１４へ与えられる。真極性信号はトランジスタ７０６の
ゲートに与えられ、反転データ信号がノード７１４に送
られるかどうかの選択を可能にする。ノード７０２で
は、反転データ信号はまたトランジスタ７１０を介し
て、プルダウントランジスタ７２４をドライブするイン
バータ７２０への入力であるノード７１６に与えられ
る。偽極性信号はトランジスタ７１０のゲートに与えら
れ、反転データ信号がノード７１６に送られるかどうか
の選択を可能にする。
ータ信号を反転して、反転データ信号をノード７０２に
与える。ノード７０２における反転データ信号はトラン
ジスタ７０６を介してプルアップトランジスタ７２２を
ドライブするインバータ７１８への入力であるノード７
１４へ与えられる。真極性信号はトランジスタ７０６の
ゲートに与えられ、反転データ信号がノード７１４に送
られるかどうかの選択を可能にする。ノード７０２で
は、反転データ信号はまたトランジスタ７１０を介し
て、プルダウントランジスタ７２４をドライブするイン
バータ７２０への入力であるノード７１６に与えられ
る。偽極性信号はトランジスタ７１０のゲートに与えら
れ、反転データ信号がノード７１６に送られるかどうか
の選択を可能にする。
【００３８】正転経路において、データ信号は直接ノー
ド７０４に与えられる。ノード７０４におけるデータ信
号はトランジスタ７０８を介してノード７１６に与えら
れる。真極性信号はトランジスタ７０８のゲートに与え
られ、正転データ信号がノード７１６に送られるかどう
かの選択を可能にする。ノード７０４では、データ信号
はまたトランジスタ７１２を介してノード７１４に与え
られる。偽極性信号はトランジスタ７１２のゲートに与
えられ、正転データ信号がノード７１４に送られるかど
うかの選択を可能にする。
ド７０４に与えられる。ノード７０４におけるデータ信
号はトランジスタ７０８を介してノード７１６に与えら
れる。真極性信号はトランジスタ７０８のゲートに与え
られ、正転データ信号がノード７１６に送られるかどう
かの選択を可能にする。ノード７０４では、データ信号
はまたトランジスタ７１２を介してノード７１４に与え
られる。偽極性信号はトランジスタ７１２のゲートに与
えられ、正転データ信号がノード７１４に送られるかど
うかの選択を可能にする。
【００３９】図７の極性選択回路構成を図６のものと比
較すると、図７の反転経路においては、２つのゲート遅
延がインバータによって生じ、一方図６の反転経路で
は、インバータによって生じる３つのゲート遅延が発生
し得ることがわかる。このように、図７は潜在的により
少ない反転またはゲート遅延を伴う回路を与える。
較すると、図７の反転経路においては、２つのゲート遅
延がインバータによって生じ、一方図６の反転経路で
は、インバータによって生じる３つのゲート遅延が発生
し得ることがわかる。このように、図７は潜在的により
少ない反転またはゲート遅延を伴う回路を与える。
【００４０】図８はこの発明の出力バッファの詳細な回
路構成を示すものであり、図７の極性決定回路からの回
路構成、スルーレート決定回路構成、および図４に示さ
れる出力バッファからの回路構成を含む。
路構成を示すものであり、図７の極性決定回路からの回
路構成、スルーレート決定回路構成、および図４に示さ
れる出力バッファからの回路構成を含む。
【００４１】図７の極性決定回路からの回路構成８００
は、データ信号を入力し、データ信号極性を選択するた
めに含まれる。ノード７１４に接続されて示される図７
のデータ入力回路構成は、図８ではノード８０２に接続
されて示され、一方ノード７１６に接続されて示される
図７の回路構成は、図８ではノード８０４に接続されて
示される。
は、データ信号を入力し、データ信号極性を選択するた
めに含まれる。ノード７１４に接続されて示される図７
のデータ入力回路構成は、図８ではノード８０２に接続
されて示され、一方ノード７１６に接続されて示される
図７の回路構成は、図８ではノード８０４に接続されて
示される。
【００４２】図８はバッファをイネーブルするために与
えられたバッファ出力イネーブル信号（ＯＥ）に応答す
る回路構成を含む。ＯＥはＮＡＮＤゲート８０６および
８０８、トランジスタ８１４、ならびにインバータ８２
２に与えられる。ＮＡＮＤゲート８０６はトランジスタ
８１０、８５２および８５６のゲートに接続され、一方
ＮＡＮＤゲート８０８はトランジスタ８１２、８５０お
よび８５４のゲートに接続されて、バッファ回路をイネ
ーブルする。８１０および８１２のようなトランジスタ
に接している円はＰ型トランジスタを示し、一方円の付
いていないトランジスタはＮ型トランジスタである。ト
ランジスタ８１４はトランジスタ８１６および８１８に
よって形成されるインバータ８２０を接地に接続し、イ
ンバータ８２０をイネーブルまたはディスエーブルす
る。インバータ８２２はゲート信号をトランジスタ８２
４に与え、トランジスタ８２４はインバータ８２６に対
する出力経路を与える。
えられたバッファ出力イネーブル信号（ＯＥ）に応答す
る回路構成を含む。ＯＥはＮＡＮＤゲート８０６および
８０８、トランジスタ８１４、ならびにインバータ８２
２に与えられる。ＮＡＮＤゲート８０６はトランジスタ
８１０、８５２および８５６のゲートに接続され、一方
ＮＡＮＤゲート８０８はトランジスタ８１２、８５０お
よび８５４のゲートに接続されて、バッファ回路をイネ
ーブルする。８１０および８１２のようなトランジスタ
に接している円はＰ型トランジスタを示し、一方円の付
いていないトランジスタはＮ型トランジスタである。ト
ランジスタ８１４はトランジスタ８１６および８１８に
よって形成されるインバータ８２０を接地に接続し、イ
ンバータ８２０をイネーブルまたはディスエーブルす
る。インバータ８２２はゲート信号をトランジスタ８２
４に与え、トランジスタ８２４はインバータ８２６に対
する出力経路を与える。
【００４３】動作において、ＯＥがハイの状態で、ＮＡ
ＮＤゲート８０６はトランジスタ８１０、８５２および
８５６をイネーブルすることができ、一方ＮＡＮＤゲー
ト８０８はトランジスタ８１２、８５０および８５４を
イネーブルすることができる。トランジスタ８１４はタ
ーンオンされ、インバータ８２０がインバータ８２０お
よび８２８からなるラッチを形成することを可能にす
る。インバータ８２２はインバータ８２６をディスエー
ブルするトランジスタ８２４をターンオフする。ＯＥが
ローの状態では、ＯＥＦ／Ｓもまたローであり、ＮＡＮ
Ｄゲート８０６、８０８、８３０および８３２がディス
エーブルされるまたはハイ出力であるとする。これによ
りトランジスタ８３４、８１０、８１２および８３６が
ターンオフし、トランジスタ８５６、８５２、８５４お
よび８５０がターンオンし、これらのトランジスタは出
力トランジスタ４０６、４０４、４０２および４００の
ゲートをローにし、その結果その出力をトライステート
化する。トランジスタ８１４はインバータ８２０をディ
スエーブルする。しかしながら、インバータ８２２はオ
ンであり、インバータ８２６がインバータ８２８をドラ
イブすることを可能にし、出力がイネーブルされる場
合、またはＯＥがハイである場合の出力と一致する状態
にラッチ８２０および８２８を予め条件づける。
ＮＤゲート８０６はトランジスタ８１０、８５２および
８５６をイネーブルすることができ、一方ＮＡＮＤゲー
ト８０８はトランジスタ８１２、８５０および８５４を
イネーブルすることができる。トランジスタ８１４はタ
ーンオンされ、インバータ８２０がインバータ８２０お
よび８２８からなるラッチを形成することを可能にす
る。インバータ８２２はインバータ８２６をディスエー
ブルするトランジスタ８２４をターンオフする。ＯＥが
ローの状態では、ＯＥＦ／Ｓもまたローであり、ＮＡＮ
Ｄゲート８０６、８０８、８３０および８３２がディス
エーブルされるまたはハイ出力であるとする。これによ
りトランジスタ８３４、８１０、８１２および８３６が
ターンオフし、トランジスタ８５６、８５２、８５４お
よび８５０がターンオンし、これらのトランジスタは出
力トランジスタ４０６、４０４、４０２および４００の
ゲートをローにし、その結果その出力をトライステート
化する。トランジスタ８１４はインバータ８２０をディ
スエーブルする。しかしながら、インバータ８２２はオ
ンであり、インバータ８２６がインバータ８２８をドラ
イブすることを可能にし、出力がイネーブルされる場
合、またはＯＥがハイである場合の出力と一致する状態
にラッチ８２０および８２８を予め条件づける。
【００４４】図８はさらに出力イネーブル早または遅
（ＯＥＦ／Ｓ）信号に応答し、バッファスルーレートを
制御するための回路構成を含む。ＯＥＦ／ＳはＮＡＮＤ
ゲート８３０および８３２に与えられ、これらのゲート
はトランジスタ８３４および８３６のゲートにそれぞれ
接続される。トランジスタ８３４はＯＥ信号によって制
御されるトランジスタ８１０と並列に接続され、一方ト
ランジスタ８３６はやはりＯＥ信号によって制御される
トランジスタ８１２と並列に接続される。
（ＯＥＦ／Ｓ）信号に応答し、バッファスルーレートを
制御するための回路構成を含む。ＯＥＦ／ＳはＮＡＮＤ
ゲート８３０および８３２に与えられ、これらのゲート
はトランジスタ８３４および８３６のゲートにそれぞれ
接続される。トランジスタ８３４はＯＥ信号によって制
御されるトランジスタ８１０と並列に接続され、一方ト
ランジスタ８３６はやはりＯＥ信号によって制御される
トランジスタ８１２と並列に接続される。
【００４５】動作において、ＯＥがオンでありかつＯＥ
Ｆ／Ｓがオフである状態で、ＮＡＮＤゲート８０６およ
び８０８はトランジスタ８１０および８１２をイネーブ
ルして電力を供給する。しかしながら、ＯＥおよびＯＥ
Ｆ／Ｓの双方がオンの状態で、ＮＡＮＤゲート８３０お
よび８３２は、トランジスタ８３０および８１２とそれ
ぞれ並列に接続されたトランジスタ８３４および８３６
をイネーブルしてより多くの電力を供給し、バッファス
ルーレートを増大する。
Ｆ／Ｓがオフである状態で、ＮＡＮＤゲート８０６およ
び８０８はトランジスタ８１０および８１２をイネーブ
ルして電力を供給する。しかしながら、ＯＥおよびＯＥ
Ｆ／Ｓの双方がオンの状態で、ＮＡＮＤゲート８３０お
よび８３２は、トランジスタ８３０および８１２とそれ
ぞれ並列に接続されたトランジスタ８３４および８３６
をイネーブルしてより多くの電力を供給し、バッファス
ルーレートを増大する。
【００４６】図８はさらに図４の論理図に示された出力
バッファのより詳細な回路構成を含む。便宜上、図４の
回路の構成要素であって、図８に参照されるものについ
ては、同一の参照番号を引継ぐものとする。
バッファのより詳細な回路構成を含む。便宜上、図４の
回路の構成要素であって、図８に参照されるものについ
ては、同一の参照番号を引継ぐものとする。
【００４７】図８はノイジーおよびクワイエットプルア
ップトランジスタ４００および４０２、ならびにノイジ
ーおよびクワイエットプルダウントランジスタ４０６お
よび４０４を使用する。ノイジーおよびクワイエットプ
ルアップトランジスタ４００および４０２は、ノイジー
およびクワイエットＶDD端子４０８および４１０にそれ
ぞれ接続される。同様に、ノイジーおよびクワイエット
プルダウントランジスタ４０６および４０４は、ノイジ
ーおよびクワイエットＶSS端子４１４および４１２に接
続される。
ップトランジスタ４００および４０２、ならびにノイジ
ーおよびクワイエットプルダウントランジスタ４０６お
よび４０４を使用する。ノイジーおよびクワイエットプ
ルアップトランジスタ４００および４０２は、ノイジー
およびクワイエットＶDD端子４０８および４１０にそれ
ぞれ接続される。同様に、ノイジーおよびクワイエット
プルダウントランジスタ４０６および４０４は、ノイジ
ーおよびクワイエットＶSS端子４１４および４１２に接
続される。
【００４８】トランジスタ４００、４０２、４０４およ
び４０６は、トランジスタ対８４０、８４２、８４４お
よび８４６をそれぞれ使用してイネーブルされる。トラ
ンジスタ対８４０、８４２、８４４および８４６は各
々、プルアップおよびプルダウントランジスタを含む。
ノイジープルアップおよびプルダウントランジスタ４０
０および４０６に接続されたトランジスタ対８４０およ
び８４６については、トランジスタ対のプルアップトラ
ンジスタはほぼ６０ミクロンの幅を有し、一方トランジ
スタ対のプルダウントランジスタは１０ミクロンの幅を
有する。クワイエットプルアップおよびプルダウントラ
ンジスタ４０２および４０４に接続されるトランジスタ
対８４２および８４４については、トランジスタ対のプ
ルアップトランジスタは約１０ミクロンの幅を有し、一
方トランジスタ対のプルダウントランジスタは約２５ミ
クロンの幅を有する。
び４０６は、トランジスタ対８４０、８４２、８４４お
よび８４６をそれぞれ使用してイネーブルされる。トラ
ンジスタ対８４０、８４２、８４４および８４６は各
々、プルアップおよびプルダウントランジスタを含む。
ノイジープルアップおよびプルダウントランジスタ４０
０および４０６に接続されたトランジスタ対８４０およ
び８４６については、トランジスタ対のプルアップトラ
ンジスタはほぼ６０ミクロンの幅を有し、一方トランジ
スタ対のプルダウントランジスタは１０ミクロンの幅を
有する。クワイエットプルアップおよびプルダウントラ
ンジスタ４０２および４０４に接続されるトランジスタ
対８４２および８４４については、トランジスタ対のプ
ルアップトランジスタは約１０ミクロンの幅を有し、一
方トランジスタ対のプルダウントランジスタは約２５ミ
クロンの幅を有する。
【００４９】ＮＡＮＤゲート８０６、８３０、８０８お
よび８３２、ならびにインバータ８６０を構成するトラ
ンジスタのサイズは、ノイジープルダウントランジスタ
４０６のターンオフに先立つクワイエットプルダウント
ランジスタ４０４のターンオン、およびノイジープルア
ップトランジスタ４００のターンオフに先立つクワイエ
ットプルアップトランジスタ４０２のターンオンを結果
としてもたらす。トランジスタ対８４０、８４２、８４
４および８４６に対するプルアップおよびプルダウント
ランジスタのサイズは、ノイジープルダウントランジス
タ４０６のターンオンおよびクワイエットプルアップト
ランジスタ４０２のターンオフを、できるだけ急速に、
しかしクワイエットプルアップトランジスタ４０２のタ
ーンオフがわずかにノイジープルダウントランジスタ４
０６のターンオンに先行するようにイネーブルし、ノイ
ジープルアップトランジスタ４００のターンオンおよび
クワイエットプルダウントランジスタ４０４のターンオ
フを、できるだけ急速に、しかしクワイエットプルアッ
プトランジスタ４０２のターンオフがノイジープルダウ
ントランジスタ４０６のターンオンにわずかに先行する
ようにイネーブルするように選択される。
よび８３２、ならびにインバータ８６０を構成するトラ
ンジスタのサイズは、ノイジープルダウントランジスタ
４０６のターンオフに先立つクワイエットプルダウント
ランジスタ４０４のターンオン、およびノイジープルア
ップトランジスタ４００のターンオフに先立つクワイエ
ットプルアップトランジスタ４０２のターンオンを結果
としてもたらす。トランジスタ対８４０、８４２、８４
４および８４６に対するプルアップおよびプルダウント
ランジスタのサイズは、ノイジープルダウントランジス
タ４０６のターンオンおよびクワイエットプルアップト
ランジスタ４０２のターンオフを、できるだけ急速に、
しかしクワイエットプルアップトランジスタ４０２のタ
ーンオフがわずかにノイジープルダウントランジスタ４
０６のターンオンに先行するようにイネーブルし、ノイ
ジープルアップトランジスタ４００のターンオンおよび
クワイエットプルダウントランジスタ４０４のターンオ
フを、できるだけ急速に、しかしクワイエットプルアッ
プトランジスタ４０２のターンオフがノイジープルダウ
ントランジスタ４０６のターンオンにわずかに先行する
ようにイネーブルするように選択される。
【００５０】トランジスタ対８４０、８４２、８４４お
よび８４６のプルダウントランジスタは、トランジスタ
８５０、８５２、８５４および８５６とそれぞれ並列に
接続される。ＮＡＮＤゲート８０８はトランジスタ対８
４０および８４４をイネーブルするトランジスタ８５０
および８５４をイネーブルし、一方ＮＡＮＤゲート８０
６はトランジスタ対８４２および８４６をイネーブルす
るトランジスタ８５２および８５６をイネーブルする。
よび８４６のプルダウントランジスタは、トランジスタ
８５０、８５２、８５４および８５６とそれぞれ並列に
接続される。ＮＡＮＤゲート８０８はトランジスタ対８
４０および８４４をイネーブルするトランジスタ８５０
および８５４をイネーブルし、一方ＮＡＮＤゲート８０
６はトランジスタ対８４２および８４６をイネーブルす
るトランジスタ８５２および８５６をイネーブルする。
【００５１】入力データ信号はノード８０４で回路８０
０から直接トランジスタ対８４４および８４６に与えら
れ、一方データ信号の補信号はノード８０２でトランジ
スタ対８４０および８４２に与えられる。
０から直接トランジスタ対８４４および８４６に与えら
れ、一方データ信号の補信号はノード８０２でトランジ
スタ対８４０および８４２に与えられる。
【００５２】ワンショット時間遅延回路は、ＮＡＮＤゲ
ート８０６、８０８、８３０および８３２がイネーブル
された状態で、ＮＡＮＤゲート８０６、８０８、８３０
および８３２を介して時間遅延信号をトランジスタ対８
４０、８４２、８４４および８４６に供給する。時間遅
延信号はトランジスタ４２６および４２８、インバータ
８２６および８２８からなるラッチ、ならびにキャパシ
タ４３２によって与えられる。ラッチ８２６、８２８の
第１の入力はトランジスタ４２６に接続され、トランジ
スタ４２６のゲートはノイジープルアップトランジスタ
４００のゲートに接続される。ラッチ８２６、８２８の
第２の入力はトランジスタ４２８に接続され、トランジ
スタ４２８のゲートはノイジープルダウントランジスタ
４０６のゲートに接続される。ラッチ８２６、８２８の
第２の入力はまた、信号を直接ノード８５８でＮＡＮＤ
ゲート８０６および８３２に与えるように接続され、一
方ノード８５８での時間遅延信号の補信号はインバータ
８６０を介してＮＡＮＤゲート８０８および８３２に与
えられる。
ート８０６、８０８、８３０および８３２がイネーブル
された状態で、ＮＡＮＤゲート８０６、８０８、８３０
および８３２を介して時間遅延信号をトランジスタ対８
４０、８４２、８４４および８４６に供給する。時間遅
延信号はトランジスタ４２６および４２８、インバータ
８２６および８２８からなるラッチ、ならびにキャパシ
タ４３２によって与えられる。ラッチ８２６、８２８の
第１の入力はトランジスタ４２６に接続され、トランジ
スタ４２６のゲートはノイジープルアップトランジスタ
４００のゲートに接続される。ラッチ８２６、８２８の
第２の入力はトランジスタ４２８に接続され、トランジ
スタ４２８のゲートはノイジープルダウントランジスタ
４０６のゲートに接続される。ラッチ８２６、８２８の
第２の入力はまた、信号を直接ノード８５８でＮＡＮＤ
ゲート８０６および８３２に与えるように接続され、一
方ノード８５８での時間遅延信号の補信号はインバータ
８６０を介してＮＡＮＤゲート８０８および８３２に与
えられる。
【００５３】ラッチ８２６、８２８の第２の入力はさら
にキャパシタ４３２の第１の端部に接続される。キャパ
シタ４３２の第２の端部はバッファ出力に接続される。
キャパシタ４３２の第２の端部は、より高い出力スルー
レートによりラッチ８２６、８２８がより急速に状態を
変えるように、直接ＶSSにではなくバッファ出力に接続
される。
にキャパシタ４３２の第１の端部に接続される。キャパ
シタ４３２の第２の端部はバッファ出力に接続される。
キャパシタ４３２の第２の端部は、より高い出力スルー
レートによりラッチ８２６、８２８がより急速に状態を
変えるように、直接ＶSSにではなくバッファ出力に接続
される。
【００５４】動作において、まず真極性が選択され、Ｏ
Ｅがハイであり、ＮＡＮＤゲート８０６および８０８、
ならびにインバータ８２０をイネーブルする一方で、イ
ンバータ８２６をディスエーブルするものとする。さら
に、ＯＥＦ／Ｓはハイであり、ＮＡＮＤゲート８３０お
よび８３２をイネーブルするものとする。
Ｅがハイであり、ＮＡＮＤゲート８０６および８０８、
ならびにインバータ８２０をイネーブルする一方で、イ
ンバータ８２６をディスエーブルするものとする。さら
に、ＯＥＦ／Ｓはハイであり、ＮＡＮＤゲート８３０お
よび８３２をイネーブルするものとする。
【００５５】さらに、インバータ８２０および８２８に
よって形成されるラッチはノード８５８がハイになるよ
うに設定されるものとする。ノード８５８はハイ信号を
ＮＡＮＤゲート８０６に与え、トランジスタ８１０をタ
ーンオンし、トランジスタ対８４２および８４６に接続
されたトランジスタ８５２および８５６をターンオフ
し、一方ロー信号がインバータ８６０からＮＡＮＤゲー
ト８０８に与えられ、トランジスタ８１２をターンオフ
し、トランジスタ８５０および８５２をターンオンし、
それによりトランジスタ対８４０および８４４をディス
エーブルし、出力トランジスタ４００および４０４がオ
フであることを確実にする。
よって形成されるラッチはノード８５８がハイになるよ
うに設定されるものとする。ノード８５８はハイ信号を
ＮＡＮＤゲート８０６に与え、トランジスタ８１０をタ
ーンオンし、トランジスタ対８４２および８４６に接続
されたトランジスタ８５２および８５６をターンオフ
し、一方ロー信号がインバータ８６０からＮＡＮＤゲー
ト８０８に与えられ、トランジスタ８１２をターンオフ
し、トランジスタ８５０および８５２をターンオンし、
それによりトランジスタ対８４０および８４４をディス
エーブルし、出力トランジスタ４００および４０４がオ
フであることを確実にする。
【００５６】またデータ入力信号はハイであり、ロー信
号をイネーブルされたトランジスタ対８４２に対するノ
ード８０２に送り、一方ハイ信号はイネーブルされたト
ランジスタ対８４６に対するノード８０４に与えられ
る。
号をイネーブルされたトランジスタ対８４２に対するノ
ード８０２に送り、一方ハイ信号はイネーブルされたト
ランジスタ対８４６に対するノード８０４に与えられ
る。
【００５７】この態様で、トランジスタ対８４２のみが
ハイ信号を出力し、クワイエットプルアップトランジス
タ４０２をターンオンし、一方トランジスタ４００、４
０４および４０６はオフのままである。
ハイ信号を出力し、クワイエットプルアップトランジス
タ４０２をターンオンし、一方トランジスタ４００、４
０４および４０６はオフのままである。
【００５８】データ入力信号がハイからローに切換わっ
たとき、ハイ信号はイネーブルされたトランジスタ対８
４２に与えられ、クワイエットプルアップトランジスタ
４０２をターンオフし、一方ロー信号はイネーブルされ
たトランジスタ対８４６に与えられ、ノイジープルダウ
ントランジスタ４０６をターンオンする。同時に、トラ
ンジスタ４２８はターンオンし、キャパシタ４３２を放
電し始める。グラウンドバウンスが消失するのを可能に
するのに適切な遅延の後、ノード８５８はローにされ、
ラッチ８２６、８２８を切換えてキャパシタを、したが
ってノード８５８をローに保持する。
たとき、ハイ信号はイネーブルされたトランジスタ対８
４２に与えられ、クワイエットプルアップトランジスタ
４０２をターンオフし、一方ロー信号はイネーブルされ
たトランジスタ対８４６に与えられ、ノイジープルダウ
ントランジスタ４０６をターンオンする。同時に、トラ
ンジスタ４２８はターンオンし、キャパシタ４３２を放
電し始める。グラウンドバウンスが消失するのを可能に
するのに適切な遅延の後、ノード８５８はローにされ、
ラッチ８２６、８２８を切換えてキャパシタを、したが
ってノード８５８をローに保持する。
【００５９】ノード８５８はロー信号をＮＡＮＤゲート
８０６に与え、トランジスタ８１０をターンオフし、ト
ランジスタ８５２および８５６をターンオンし、トラン
ジスタ対８４２および８４６をディスエーブルし、出力
トランジスタ４０２および４０６がオフであることを確
実にする一方で、ハイ信号がインバータ８６０からＮＡ
ＮＤゲート８０８に与えられ、トランジスタ８１２をタ
ーンオンし、トランジスタ対８４０および８４４に接続
されたトランジスタ８５０および８５２をターンオフす
る。
８０６に与え、トランジスタ８１０をターンオフし、ト
ランジスタ８５２および８５６をターンオンし、トラン
ジスタ対８４２および８４６をディスエーブルし、出力
トランジスタ４０２および４０６がオフであることを確
実にする一方で、ハイ信号がインバータ８６０からＮＡ
ＮＤゲート８０８に与えられ、トランジスタ８１２をタ
ーンオンし、トランジスタ対８４０および８４４に接続
されたトランジスタ８５０および８５２をターンオフす
る。
【００６０】データ入力信号が依然としてローであり、
トランジスタ対８４０および８４４のみがイネーブルさ
れた状態で、トランジスタ対８４４のみがハイ信号を出
力し、その結果ノイジープルダウントランジスタ４０６
はオフに切換えられ、クワイエットプルダウントランジ
スタ４０４はオンに切換えられる。
トランジスタ対８４０および８４４のみがイネーブルさ
れた状態で、トランジスタ対８４４のみがハイ信号を出
力し、その結果ノイジープルダウントランジスタ４０６
はオフに切換えられ、クワイエットプルダウントランジ
スタ４０４はオンに切換えられる。
【００６１】類似の態様で、データ入力信号がローから
再びハイに切換わったとき、クワイエットプルダウント
ランジスタ４０４はオフに切換えられ、ノイジープルア
ップトランジスタ４００はオンに切換えられる。次に時
間遅延の後、時間遅延信号は図４に関連して説明したの
と類似の態様で与えられ、その結果クワイエットプルア
ップトランジスタ４０２はオンに切換えられ、一方ノイ
ジープルアップトランジスタ４００はオフに切換えられ
る。
再びハイに切換わったとき、クワイエットプルダウント
ランジスタ４０４はオフに切換えられ、ノイジープルア
ップトランジスタ４００はオンに切換えられる。次に時
間遅延の後、時間遅延信号は図４に関連して説明したの
と類似の態様で与えられ、その結果クワイエットプルア
ップトランジスタ４０２はオンに切換えられ、一方ノイ
ジープルアップトランジスタ４００はオフに切換えられ
る。
【００６２】図２に示されるＡｍＰＡＬＣＥ２２Ｖ１０
のような装置において、ピンの数はＡｍＰＡＬＣＥ２２
Ｖ１０が図１０に示される２４ピンＤＩＰパッケージで
使用される場合のように、２４に制限され得る。ＡｍＰ
ＡＬＣＥ２２Ｖ１０の入力、出力およびクロック信号が
２２の端子を占有している状態では、２つのピンのみ
が、図１０のＶが付されたピン２４として示される
ＶDD、およびＧＮＤが付されたピン１２として示される
ＶSSのために残される。
のような装置において、ピンの数はＡｍＰＡＬＣＥ２２
Ｖ１０が図１０に示される２４ピンＤＩＰパッケージで
使用される場合のように、２４に制限され得る。ＡｍＰ
ＡＬＣＥ２２Ｖ１０の入力、出力およびクロック信号が
２２の端子を占有している状態では、２つのピンのみ
が、図１０のＶが付されたピン２４として示される
ＶDD、およびＧＮＤが付されたピン１２として示される
ＶSSのために残される。
【００６３】図３、図４、図５および図８で示されるよ
うに、チップ上でこの発明のバッファを使用するため
に、バッファのノイジーＶDDをバッファのクワイエット
ＶDDおよびチップ上の回路のための残りのＶDD接続から
分離するために、別々のリードを設けなくてはならな
い。さらに、バッファのノイジーＶSSをバッファのクワ
イエットＶSSおよびチップ上の回路のための残りのＶSS
接続から分離するために、別々のリードを設けなくては
ならない。
うに、チップ上でこの発明のバッファを使用するため
に、バッファのノイジーＶDDをバッファのクワイエット
ＶDDおよびチップ上の回路のための残りのＶDD接続から
分離するために、別々のリードを設けなくてはならな
い。さらに、バッファのノイジーＶSSをバッファのクワ
イエットＶSSおよびチップ上の回路のための残りのＶSS
接続から分離するために、別々のリードを設けなくては
ならない。
【００６４】図９は制限された数のピンを使用するデバ
イス上に、この発明の出力バッファを設置するための２
４ピンＤＩＰパッケージ用の特別なリードフレームを示
す。図９において、ＧＮＤおよびＶピンは図１０と同じ
ようにラベルが付され、ＧＮＤピン以外の他のピンはい
ずれもＶSSに利用できず、かつＶピン以外の他のピンは
いずれもＶDDに利用できないものとする。
イス上に、この発明の出力バッファを設置するための２
４ピンＤＩＰパッケージ用の特別なリードフレームを示
す。図９において、ＧＮＤおよびＶピンは図１０と同じ
ようにラベルが付され、ＧＮＤピン以外の他のピンはい
ずれもＶSSに利用できず、かつＶピン以外の他のピンは
いずれもＶDDに利用できないものとする。
【００６５】まずＶSSまたはＧＮＤピンを参照して、ク
ワイエットＶSSリード部９００はノイジーＶSS９０２と
は別に設けられる。クワイエットおよびノイジーリード
部９００および９０２は外部回路に接続可能なＧＮＤピ
ンを形成する端子部９０４で終る。別々のクワイエット
およびノイジーリード部９００および９０２に対して、
グラウンドバウンスまたは出力リンギングを生じるイン
ダクタンスを低減するために手段が講じられる。
ワイエットＶSSリード部９００はノイジーＶSS９０２と
は別に設けられる。クワイエットおよびノイジーリード
部９００および９０２は外部回路に接続可能なＧＮＤピ
ンを形成する端子部９０４で終る。別々のクワイエット
およびノイジーリード部９００および９０２に対して、
グラウンドバウンスまたは出力リンギングを生じるイン
ダクタンスを低減するために手段が講じられる。
【００６６】まず、相互インダクタンスを低減するため
に、点線で示されるフローティング状態の導電プレーン
９０６がノイジーおよびクワイエットリード部９００お
よび９０２の下に設けられる。フローティング状態の導
電プレーンはノイジーリード部９０２の電流によって生
じる相互インダクタンスを低減するために設けられ、ク
ワイエットリード部９０２の電圧を誘起する磁界Ｂを発
生する。フローティング状態の導電プレーン９０６がな
ければ、クワイエットリード部９００で発生する電圧
は、１／ｒにほぼ比例する。ここで、ｒはノイジーおよ
びクワイエットリード部９００および９０２の間の距離
である。フローティング状態の導電プレーン９０６があ
れば、図１１に示されるように、ノイジーリード部９０
０を流れる電流９０８の高周波数成分は、渦電流を誘起
し、渦電流によりフローティング状態の導電プレーン９
０６上に磁界が生じ、この磁界は図１２に示されるフロ
ーティング状態の導電プレーン下のノイジーリードの鏡
像によって発生したものと同一であり、電流９１０は反
対の方向に流れる。フローティング状態の導電プレーン
の下の磁界の周波数成分はゼロである。２つの電流９０
６および９１０がお互いに対して反対に作用する磁界を
発生し、クワイエットリード部９００で電圧を発生する
ので、クワイエットリード部９００で誘起された電圧は
１０のファクタ分も低減される。
に、点線で示されるフローティング状態の導電プレーン
９０６がノイジーおよびクワイエットリード部９００お
よび９０２の下に設けられる。フローティング状態の導
電プレーンはノイジーリード部９０２の電流によって生
じる相互インダクタンスを低減するために設けられ、ク
ワイエットリード部９０２の電圧を誘起する磁界Ｂを発
生する。フローティング状態の導電プレーン９０６がな
ければ、クワイエットリード部９００で発生する電圧
は、１／ｒにほぼ比例する。ここで、ｒはノイジーおよ
びクワイエットリード部９００および９０２の間の距離
である。フローティング状態の導電プレーン９０６があ
れば、図１１に示されるように、ノイジーリード部９０
０を流れる電流９０８の高周波数成分は、渦電流を誘起
し、渦電流によりフローティング状態の導電プレーン９
０６上に磁界が生じ、この磁界は図１２に示されるフロ
ーティング状態の導電プレーン下のノイジーリードの鏡
像によって発生したものと同一であり、電流９１０は反
対の方向に流れる。フローティング状態の導電プレーン
の下の磁界の周波数成分はゼロである。２つの電流９０
６および９１０がお互いに対して反対に作用する磁界を
発生し、クワイエットリード部９００で電圧を発生する
ので、クワイエットリード部９００で誘起された電圧は
１０のファクタ分も低減される。
【００６７】次に、自己インダクタンスを低減するため
に、ノイジーリード部９０２はまずより広い線幅をもっ
て作られる。付加的に、リードがそこで切断される点線
によって示される空洞９１２がＧＮＤピンの方に向けて
動かされる。空洞９１２を動かすことによりＶピンのた
めの線はより長くなるが、クワイエットおよびノイジー
ＶSSリードでのグラウンドバウンスはＶDDリードでのノ
イズより重要であることが証明されており、Ｖピンに接
続されたリードを犠牲にしてでもＶSSリードの低減が要
求される。
に、ノイジーリード部９０２はまずより広い線幅をもっ
て作られる。付加的に、リードがそこで切断される点線
によって示される空洞９１２がＧＮＤピンの方に向けて
動かされる。空洞９１２を動かすことによりＶピンのた
めの線はより長くなるが、クワイエットおよびノイジー
ＶSSリードでのグラウンドバウンスはＶDDリードでのノ
イズより重要であることが証明されており、Ｖピンに接
続されたリードを犠牲にしてでもＶSSリードの低減が要
求される。
【００６８】次にＶDDまたはＶピンを参照して、ＧＮＤ
ピンと同様に、クワイエットＶDDリード部９２０はノイ
ジーＶDDリード部９２２とは別に設けられる。クワイエ
ットおよびノイジーリード部９２０および９２２は、外
部回路に接続可能なＶピンを形成する端子部９２４で終
る。さらにＧＮＤピンと同様に、相互インダクタンスを
低減するために、フローティング状態の導電プレーン９
０６がクワイエットおよびノイジーリード部９２０およ
び９２２の下に設けられる。さらに、自己インダクタン
スを低減するために、ノイジーリード部９２０の線幅は
より広くされている。
ピンと同様に、クワイエットＶDDリード部９２０はノイ
ジーＶDDリード部９２２とは別に設けられる。クワイエ
ットおよびノイジーリード部９２０および９２２は、外
部回路に接続可能なＶピンを形成する端子部９２４で終
る。さらにＧＮＤピンと同様に、相互インダクタンスを
低減するために、フローティング状態の導電プレーン９
０６がクワイエットおよびノイジーリード部９２０およ
び９２２の下に設けられる。さらに、自己インダクタン
スを低減するために、ノイジーリード部９２０の線幅は
より広くされている。
【００６９】この発明を上に詳細に説明してきたが、こ
れはこの発明の製造および使用方法を当業者に単に教示
するためのものである。多くの変形が前掲の特許請求の
範囲によって規定される本発明の範囲内である。たとえ
ば、ＴＴＬ回路をＣＭＯＳ回路の代わりに使用してもよ
い。グラウンドバウンスはＴＴＬ回路に対してあまり影
響を及ぼさないが、ＴＴＬ回路を使用するバッファの性
能はこの発明を利用することによって改良される。
れはこの発明の製造および使用方法を当業者に単に教示
するためのものである。多くの変形が前掲の特許請求の
範囲によって規定される本発明の範囲内である。たとえ
ば、ＴＴＬ回路をＣＭＯＳ回路の代わりに使用してもよ
い。グラウンドバウンスはＴＴＬ回路に対してあまり影
響を及ぼさないが、ＴＴＬ回路を使用するバッファの性
能はこの発明を利用することによって改良される。
【図１】共通の接地に接続された２つの出力バッファか
らなる先行技術の出力ドライバを示す図である。
らなる先行技術の出力ドライバを示す図である。
【図２】ＡｍＰＡＬＣＥ２２Ｖ１０に対する先行技術の
ブロック図である。
ブロック図である。
【図３】２つの出力バッファからなる出力ドライバを使
用するこの発明の一実施例のブロック図である。
用するこの発明の一実施例のブロック図である。
【図４】この発明の出力バッファの一実施例に対する論
理図である。
理図である。
【図５】変形されたワンショット時間遅延回路を有する
図４のバッファ回路に対する論理図である。
図４のバッファ回路に対する論理図である。
【図６】出力バッファに対する先行技術の極性決定回路
を示す図である。
を示す図である。
【図７】この発明の極性決定回路を示す図である。
【図８】図７の極性決定回路からの回路、スルーレート
決定回路、および図４に示される出力バッファからの回
路を含む、この発明の出力バッファに対する詳細な回路
構成を示す図である。
決定回路、および図４に示される出力バッファからの回
路を含む、この発明の出力バッファに対する詳細な回路
構成を示す図である。
【図９】制限された数のピンを使用する装置にこの発明
の出力バッファを設置するための２４ピンＤＩＰパッケ
ージのための特別なリードフレームを示す図である。
の出力バッファを設置するための２４ピンＤＩＰパッケ
ージのための特別なリードフレームを示す図である。
【図１０】ＡｍＰＡＬＣＥ２２Ｖ１０に対するピン配置
を示す図である。
を示す図である。
【図１１】フローティング状態の状態の導電プレーン上
に位置決めされたノイジーおよびクワイエットリード対
のノイジーリードにおける電流の流れを示す図である。
に位置決めされたノイジーおよびクワイエットリード対
のノイジーリードにおける電流の流れを示す図である。
【図１２】フローティング状態の導電プレーン上に置か
れたノイジーおよびクワイエットリード対の間の相互イ
ンダクタンスを示す図である。
れたノイジーおよびクワイエットリード対の間の相互イ
ンダクタンスを示す図である。
３００ 出力バッファ ３０２ 出力バッファ ３０４ ノイジープルダウントランジスタ ３０６ クワイエットプルダウントランジスタ ３０８ ノイジープルダウントランジスタ ３１０ クワイエットプルダウントランジスタ ３１２ ワンショットドライバ ３１４ 遅延ドライバ ３１６ ワンショットドライバ ３１８ 遅延ドライバ ３２０ ノイジー接地 ３２２ クワイエット接地
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 Ｈ０３Ｋ 17/693 9473−5Ｊ 19/177 9383−5Ｊ (72)発明者 ブラッドリー・エイ・シャープ・ジエスラ ー アメリカ合衆国、95120 カリフォルニア 州、サン・ホーゼイ、ドット・コート、 1416
Claims (31)
- 【請求項１】 プルアップ回路およびプルダウン回路を
有しかつプルダウン回路ターンオン信号を含むデータ信
号を受信するバッファであって、前記プルダウン回路
は、 ノイジープルダウントランジスタと、 クワイエットプルダウントランジスタと、 予め定められた時間遅延の後、前記プルダウン回路ター
ンオン信号に応答して時間遅延信号を与えるための時間
遅延手段と、さらに前記プルダウン回路ターンオン信号
に応答して前記ノイジープルダウントランジスタをター
ンオンし、前記時間遅延信号に応答して前記クワイエッ
トプルダウントランジスタをターンオンし、前記時間遅
延信号に応答して前記ノイジープルダウントランジスタ
をターンオフするための切換手段とを含む、バッファ。 - 【請求項２】 リードをさらに含み、前記リードは前記
クワイエットプルダウントランジスタに結合されたクワ
イエットリード部と、 前記ノイジープルダウントランジスタに結合されたノイ
ジーリード部と、さらに前記クワイエットリード部およ
び前記ノイジーリード部の双方に接続された端子リード
部とを含む、請求項１に記載のバッファ。 - 【請求項３】 フローティング状態の導電プレーンをさ
らに含み、前記クワイエットリード部と前記ノイジーリ
ード部とは前記フローティング状態の導電プレーンの上
に配置される、請求項２に記載のバッファ回路。 - 【請求項４】 前記ノイジーリード部は前記クワイエッ
トリード部より広い線幅を有する、請求項２に記載のバ
ッファ回路。 - 【請求項５】 フローティング状態の導電プレーンと、 リードとをさらに含み、前記リードは前記クワイエット
プルダウントランジスタに結合されたクワイエットリー
ド部を含み、前記クワイエットリード部は前記フローテ
ィング状態の導電プレーンの上にあり、 前記ノイジープルダウントランジスタに結合されたノイ
ジーリード部を含み、前記ノイジーリード部は前記クワ
イエットリード部より大きな線幅を有し、前記ノイジー
リード部は前記フローティング状態の導電プレーンの上
にあり、さらに前記クワイエットリード部とノイジーリ
ード部との双方に接続された端子リード部を含む、請求
項１に記載のバッファ回路。 - 【請求項６】 プルアップ回路とプルダウン回路とを有
するバッファであって、前記バッファはプルダウン回路
ターンオン信号を含むデータ信号を受信し、前記プルダ
ウン回路は、 ノイジープルダウントランジスタと、 クワイエットプルダウントランジスタと、 前記プルダウン回路ターンオン信号に応答してパルス期
間を有するパルスを与えるためのワンショット手段とを
含み、前記パルス手段は前記パルス期間の始めに前記ノ
イジープルダウントランジスタをターンオンし、前記パ
ルス期間の終りに前記ノイジープルダウントランジスタ
をターンオフし、さらに予め定められた時間遅延の後、
前記プルダウン回路ターンオン信号に応答して、前記ク
ワイエットプルダウントランジスタをターンオンするた
めの遅延手段を含み、前記時間遅延は前記パルス期間よ
り短いまたはそれに等しい、バッファ。 - 【請求項７】 プルアップ回路とプルダウン回路とを有
するバッファであって、前記バッファはプルアップ回路
ターンオン信号を含むデータ信号を受信し、前記プルア
ップ回路はノイジープルアップトランジスタと、 クワイエットプルアップトランジスタと、 予め定められた時間遅延の後、前記プルアップ回路ター
ンオン信号に応答して、時間遅延信号を与えるための時
間遅延手段と、さらに前記プルアップ回路ターンオン信
号に応答して前記ノイジープルアップトランジスタをタ
ーンオンし、前記時間遅延信号に応答して前記クワイエ
ットプルアップトランジスタをターンオンし、前記時間
遅延信号に応答して前記ノイジープルアップトランジス
タをターンオフするための切換手段とを含む、バッフ
ァ。 - 【請求項８】 リードをさらに含み、前記リードは前記
クワイエットプルアップトランジスタに結合されたクワ
イエットリード部と、 前記ノイジープルアップトランジスタに結合されたノイ
ジーリード部と、さらに前記クワイエットリード部およ
び前記ノイジーリード部の双方に接続された端子リード
部とを含む、請求項７に記載のバッファ回路。 - 【請求項９】 フローティング状態の導電プレーンをさ
らに含み、前記クワイエットリード部と前記ノイジーリ
ード部とは前記フローティング状態の導電プレーンの上
に配置される、請求項８に記載のバッファ回路。 - 【請求項１０】 前記ノイジーリード部は前記クワイエ
ットリード部より大きい線幅を有する、請求項８に記載
のバッファ回路。 - 【請求項１１】 フローティング状態の導電プレーン
と、 リードとをさらに含み、前記リードは前記クワイエット
プルアップトランジスタに結合されたクワイエットリー
ド部を含み、前記クワイエットリード部は前記フローテ
ィング状態の導電プレーンの上にあり、 前記ノイジープルアップトランジスタに結合されたノイ
ジーリード部を含み、前記ノイジーリード部は前記クワ
イエットリード部より大きな線幅を有し、前記ノイジー
リード部は前記フローティング状態の導電プレーンの上
にあり、さらに前記クワイエットリード部と前記ノイジ
ーリード部との双方に接続された端子リード部を含む、
請求項７に記載のバッファ回路。 - 【請求項１２】 プルアップ回路とプルダウン回路とを
有するバッファであって、前記バッファはプルアップ回
路ターンオン信号を含むデータ信号を受信し、前記プル
アップ回路はノイジープルアップトランジスタと、 クワイエットプルアップトランジスタと、 前記プルアップ回路ターンオン信号に応答して、パルス
期間を有するパルスを与えるためのワンショット手段と
を含み、前記パルス手段は前記パルス期間の始めに前記
ノイジープルアップトランジスタをターンオンし、前記
パルス期間の終りに前記ノイジープルアップトランジス
タをターンオフし、さらに予め定められた時間遅延の
後、前記プルアップ回路ターンオン信号に応答して、前
記クワイエットプルアップトランジスタをターンオンす
るための遅延手段を含み、前記時間遅延は前記パルス期
間より短いまたはそれに等しい、バッファ。 - 【請求項１３】 入力データ信号を受信するバッファで
あって、前記入力データ信号は第１の状態から第２の状
態へ、および第２の状態から第１の状態へと状態を変化
させ、前記バッファはノイジープルダウントランジスタ
と、 クワイエットプルダウントランジスタと、 ノイジープルアップトランジスタと、 クワイエットプルアップトランジスタと、 状態を変える前記入力データ信号に応答して時間遅延信
号を与えるための時間遅延手段とを含み、前記時間遅延
信号は予め定められた時間遅延の後与えられ、さらに
（ａ）前記ノイジープルダウントランジスタをターンオ
ンし、前記時間遅延信号に応答して前記クワイエットプ
ルダウントランジスタをターンオンし、前記時間遅延信
号に応答して前記ノイジープルダウントランジスタをタ
ーンオンすることによって、前記第１の状態から前記第
２の状態への前記入力データ信号状態の変化に応答し、
かつ（ｂ）前記ノイジープルアップトランジスタをター
ンオンし、前記時間遅延信号に応答して前記クワイエッ
トプルアップトランジスタをターンオンし、前記時間遅
延信号に応答して前記ノイジープルアップトランジスタ
をターンオフすることによって、前記第２の状態から前
記第１の状態への前記入力データ信号状態の変化に応答
するための切換手段を含む、バッファ。 - 【請求項１４】 リードフレームをさらに含み、前記リ
ードフレームは第１のリードを含み、前記第１のリード
は前記クワイエットプルダウントランジスタに結合され
た第１のクワイエットリード部と、 前記ノイジープルダウントランジスタに結合された第１
のノイジーリード部と、さらに前記クワイエットリード
部と前記ノイジーリード部との双方に接続された第１の
端子リード部とを含み、 前記リードフレームは第２のリードを含み、前記第２の
リードは前記クワイエットプルアップトランジスタに結
合された第２のクワイエットリード部と、 前記ノイジープルアップトランジスタに結合された第２
のノイジーリード部と、さらに前記クワイエットリード
部と前記ノイジーリード部との双方に接続された第２の
端子リード部とを含む、請求項１３に記載のバッファ回
路。 - 【請求項１５】 フローティング状態の導電プレーンを
さらに含み、前記第１および第２のクワイエットリード
部ならびに前記第１および第２のノイジーリード部は前
記フローティング状態の導電プレーン上にある、請求項
１４に記載のバッファ回路。 - 【請求項１６】 前記第１のノイジーリード部は前記第
１のクワイエットリード部より大きな線幅を有し、前記
第２のノイジーリード部は前記第２のクワイエットリー
ド部より大きい線幅を有する、請求項１４に記載のバッ
ファ回路。 - 【請求項１７】 前記第１のノイジーリード部は前記第
２のノイジーリード部より短い長さを有し、前記第１の
クワイエットリード部は前記第２のクワイエットリード
部より短い長さを有する、請求項１４に記載のバッファ
回路。 - 【請求項１８】 請求項１３に記載のバッファ回路であ
って、 フローティング状態の導電プレーンと、 第１のリードとをさらに含み、前記第１のリードは前記
クワイエットプルダウントランジスタに結合された第１
のクワイエットリード部を含み、前記第１のクワイエッ
トリード部は前記フローティング状態の導電プレーン上
にあり、 前記ノイジープルダウントランジスタに結合された第１
のノイジーリード部を含み、前記第１のノイジーリード
部は前記クワイエットリード部より大きな線幅を有し、
前記第１のノイジーリード部は前記フローティング状態
の導電プレーン上にあり、さらに前記第１のクワイエッ
トリード部および前記第１のノイジーリード部の双方に
接続された第１の端子リード部を含み、 前記バッファ回路は第２のリードをさらに含み、前記第
２のリードは前記クワイエットプルアップトランジスタ
に結合された第２のクワイエットリード部を含み、前記
第２のクワイエットリード部は前記フローティング状態
の導電プレーン上にあり、前記第２のクワイエットリー
ド部は前記第１のクワイエットリード部より短く、 前記ノイジープルアップトランジスタに結合された第２
のノイジーリード部を含み、前記第２のノイジーリード
部は前記クワイエットリード部より大きな線幅を有し、
前記第２のノイジーリード部は前記フローティング状態
の導電プレーン上にあり、前記第２のノイジーリード部
は前記第１のノイジーリード部より短く、さらに前記第
２のクワイエットリード部および前記第２のノイジーリ
ード部の双方に接続された第２の端子リード部を含む、
請求項１３に記載のバッファ回路。 - 【請求項１９】 入力データ信号を受信するバッファで
あって、前記入力データ信号は第１の状態から第２の状
態へ、および第２の状態から第１の状態へ状態を変化さ
せ、前記バッファはノイジープルダウントランジスタ
と、 クワイエットプルダウントランジスタと、 ノイジープルアップトランジスタと、 クワイエットプルアップトランジスタと、 状態を変化させる前記入力データ信号に応答して時間遅
延信号を与えるための時間遅延手段とを含み、前記時間
遅延信号は予め定められた時間遅延の後与えられ、さら
に（ａ）前記クワイエットプルアップトランジスタをデ
ィスエーブルし、前記時間遅延信号に応答して前記クワ
イエットプルダウントランジスタをイネーブルし、前記
時間遅延信号に応答して前記ノイジープルダウントラン
ジスタをディスエーブルし、前記時間遅延信号に応答し
て前記ノイジープルアップトランジスタをイネーブルす
ることによって、前記第１の状態から前記第２の状態へ
の前記入力データ信号状態の変化に応答し、かつ（ｂ）
前記クワイエットプルアップトランジスタをディスエー
ブルし、前記時間遅延信号に応答して前記クワイエット
プルアップトランジスタをイネーブルし、前記時間遅延
信号に応答して前記ノイジープルアップトランジスタを
ディスエーブルし、前記時間遅延信号に応答して前記ノ
イジープルダウントランジスタをイネーブルすることに
よって、前記第２の状態から前記第１の状態への前記入
力データ信号状態の変化に応答するためのイネーブル手
段を含む、バッファ。 - 【請求項２０】 前記イネーブル手段は前記ノイジープ
ルダウントランジスタのゲートに接続されたノイジープ
ルダウントランジスタ入力バッファを含み、前記ノイジ
ープルダウントランジスタはＮＰＤプルアップトランジ
スタとＮＰＤプルダウントランジスタとを有し、 前記クワイエットプルダウントランジスタのゲートに接
続されたクワイエットプルダウントランジスタ入力バッ
ファを含み、前記クワイエットプルダウントランジスタ
はＱＰＤプルアップトランジスタとＱＰＤプルダウント
ランジスタとを有し、 前記ノイジープルアップトランジスタのゲートに接続さ
れたノイジープルアップトランジスタ入力バッファを含
み、前記ノイジープルアップトランジスタはＮＰＵプル
アップトランジスタとＮＰＵプルダウントランジスタと
を有し、 前記クワイエットプルアップトランジスタのゲートに接
続されたクワイエットプルアップトランジスタ入力バッ
ファを含み、前記クワイエットプルアップトランジスタ
はＱＰＵプルアップトランジスタとＱＰＵプルダウント
ランジスタとを有し、 前記ＮＰＤプルアップトランジスタは前記ＱＰＵプルダ
ウントランジスタより大きなサイズを有し、前記ノイジ
ープルダウントランジスタのターンオンに先立つ前記ク
ワイエットプルアップトランジスタのターンオフを可能
にし、さらに前記ＮＰＵプルアップトランジスタは前記
ＱＰＤプルダウントランジスタより大きなサイズを有
し、前記ノイジープルアップトランジスタのターンオン
に先立つ前記クワイエットプルダウントランジスタのタ
ーンオフを可能にする、請求項１９に記載のバッファ回
路。 - 【請求項２１】 前記時間遅延手段はラッチ入力とラッ
チ出力とを有するラッチと、 前記ノイジープルアップトランジスタのゲートに結合さ
れたゲートを有するプルアップ切換トランジスタとを含
み、前記プルアップ切換トランジスタはさらに前記ラッ
チ出力に結合され、 前記ノイジープルダウントランジスタのゲートに結合さ
れたゲートを有するプルダウン切換トランジスタと、さ
らに第１の端部でバッファ出力に結合され、第２の端部
で前記プルダウン切換トランジスタおよび前記ラッチ入
力に結合された容量性手段とを含み、前記第２の端部は
前記時間遅延信号を前記イネーブル手段に供給する、請
求項１９に記載のバッファ回路。 - 【請求項２２】 前記時間遅延手段は第１の端部で前記
クワイエットプルアップトランジスタに結合され、第２
の端部で前記ノイジープルアップトランジスタおよびバ
ッファ出力に結合された抵抗性手段と、 前記抵抗性手段の前記第１の端部に結合されたインバー
タとを含み、前記インバータは前記時間遅延信号を前記
イネーブル手段に供給する、請求項１９に記載のバッフ
ァ回路。 - 【請求項２３】 リードを含むリードフレームであっ
て、前記リードはクワイエットリード部と、 ノイジーリード部と、 前記クワイエットリード部と前記ノイジーリード部との
双方に接続された端子リード部とを含む、リードフレー
ム。 - 【請求項２４】 フローティング状態の導電プレーンを
さらに含み、前記クワイエットリード部と前記ノイジー
リード部とは前記フローティング状態の導電プレーンの
上にある、請求項２３に記載のリードフレーム。 - 【請求項２５】 前記ノイジーリード部は前記クワイエ
ットリード部より大きな線幅を有する、請求項２３に記
載のリードフレーム。 - 【請求項２６】 フローティング状態の導電プレーン
と、リードとをさらに含み、前記リードはクワイエット
リード部を含み、前記クワイエットリード部は前記フロ
ーティング状態の導電プレーン上にあり、 ノイジーリード部を含み、前記ノイジーリード部は前記
クワイエットリード部より大きな線幅を有し、前記ノイ
ジーリード部は前記フローティング状態の導電プレーン
上にあり、さらに前記クワイエットリード部とノイジー
リード部との双方に接続された端子リード部を含む、リ
ードフレーム。 - 【請求項２７】 データ信号および極性信号を受信する
ための極性決定回路であって、前記極性信号は前記デー
タ信号が反転されることになっていれば偽状態を有し、
前記データ信号が反転されないことになっていれば真状
態を有し、前記極性決定回路はデータ信号を受信するた
めのデータポートと、 前記極性信号を受信するための極性決定ポートと、 第１の出力ポートと、 第２の出力ポートと、 前記データポートに結合され、前記データポートからの
前記データ信号を受信しかつ反転するための反転手段
と、 前記反転手段から前記第１の出力ポートへ前記反転デー
タ信号を送信するための、前記反転手段および前記第１
の出力ポートに結合された第１のトランジスタのソース
およびドレインの間の第１の反転経路とを含み、前記第
１のトランジスタのゲートは前記極性信号を受信し、前
記極性信号が真状態のとき、電流が前記第１のトランジ
スタのソートとドレインとの間を流れることを可能に
し、 前記反転手段から第２の出力ポートへ前記反転データ信
号を送信するための、前記反転手段と前記第２の出力ポ
ートとに結合された第２のトランジスタのソースおよび
ドレインの間の第２の反転経路を含み、前記第２のトラ
ンジスタのゲートは前記極性信号を受信し、前記極性信
号が偽状態のとき、電流が前記第２のトランジスタのソ
ースとドレインとの間を流れることを可能にし、 前記データポートから前記第２の出力ポートへ前記デー
タ信号を送信するための、前記データポートと前記第２
の出力ポートとに結合された第３のトランジスタのソー
スおよびドレインの間の第１の正転経路を含み、前記第
３のトランジスタのゲートは前記極性信号を受信し、前
記極性信号が真状態のとき、前記第３のトランジスタの
ソースとドレインとの間に電流が流れることを可能に
し、さらに前記データポートから前記第１の出力ポート
へ前記データ信号を送信するための、前記データポート
と前記第１の出力ポートとに結合された第４のトランジ
スタのソースおよびドレインの間の第２の正転経路を含
み、前記第４のトランジスタのゲートは前記極性信号を
受信し、前記極性信号が偽状態のとき、前記第４のトラ
ンジスタのソースおよびドレインの間に電流が流れるこ
とを可能にする、極性決定回路。 - 【請求項２８】 前記第１の出力ポートおよび前記第２
の出力ポートはバッファに入力を与える、請求項２７に
記載の極性決定回路。 - 【請求項２９】 前記第１の出力ポートおよび前記第２
の出力ポートは前記入力データ信号を請求項１３に記載
されたバッファ回路に与える、請求項２７に記載の極性
決定回路。 - 【請求項３０】 入力信号を受信するプログラマブルア
レイ論理装置であって、 前記入力信号を受信し、そこからデータ信号を発生する
ためのプログラマブルアレイセルと、 複数個のプログラマブルアレイセルから前記データ信号
を受信するように結合された出力論理マクロセルとを含
み、前記出力論理マクロセルは一時記憶されたまたは組
合わせのいずれかの前記データ信号を送信するようにプ
ログラム可能であり、 前記出力論理セルから前記データ信号を受信する出力バ
ッファを含み、前記データ信号は第１の状態から第２の
状態へ、および第２の状態から第１の状態へ状態を変化
させ、前記出力バッファはノイジープルダウントランジ
スタと、 クワイエットプルダウントランジスタと、 ノイジープルアップトランジスタと、 クワイエットプルアップトランジスタと、 状態を変化させる前記データ信号に応答して時間遅延信
号を与えるための時間遅延手段とを含み、前記時間遅延
信号は予め定められた時間遅延の後与えられ、さらに
（ａ）前記クワイエットプルアップトランジスタをディ
スエーブルし、前記時間遅延信号に応答して前記クワイ
エットプルダウントランジスタをイネーブルし、前記時
間遅延信号に応答して前記ノイジープルダウントランジ
スタをディスエーブルし、前記時間遅延信号に応答して
前記ノイジープルアップトランジスタをイネーブルする
ことによって、前記第１の状態から前記第２の状態への
前記データ信号状態の変化に応答し、かつ（ｂ）前記ク
ワイエットプルアップトランジスタをディスエーブル
し、前記時間遅延信号に応答して前記クワイエットプル
アップトランジスタをイネーブルし、前記時間遅延信号
に応答して前記ノイジープルアップトランジスタをディ
スエーブルし、前記時間遅延信号に応答して前記ノイジ
ープルダウントランジスタをイネーブルすることによっ
て、前記第２の状態から前記第１の状態への前記データ
信号状態の変化に応答するためのイネーブル手段を含
む、プログラマブルアレイ論理装置。 - 【請求項３１】 請求項３０に記載のプログラマブルア
レイ論理装置であって、 フローティング状態の導電プレーンと、 第１のリードとをさらに含み、前記第１のリードは前記
クワイエットプルダウントランジスタに結合された第１
のクワイエットリード部を含み、前記第１のクワイエッ
トリード部は前記フローティング状態の導電プレーン上
にあり、 前記ノイジープルダウントランジスタに結合された第１
のノイジーリード部を含み、前記第１のノイジーリード
部は前記クワイエットリード部より大きな線幅を有し、
前記第１のノイジーリード部はフローティング状態の導
電プレーン上にあり、さらに前記第１のクワイエットリ
ード部および前記第１のノイジーリード部の双方に接続
された第１の端子リード部を含み、 前記プログラマブルアレイ論理装置は第２のリードをさ
らに含み、前記第２のリードは前記クワイエットプルア
ップトランジスタに結合された第２のクワイエットリー
ド部を含み、前記第２のクワイエットリード部は前記フ
ローティング状態の導電プレーン上にあり、前記第２の
クワイエットリード部は前記第１のクワイエットリード
部より短く、 前記ノイジープルアップトランジスタに結合された第２
のノイジーリード部を含み、前記第２のノイジーリード
部は前記クワイエットリード部より大きな線幅を有し、
前記第２のノイジーリード部は前記フローティング状態
の導電プレーン上にあり、前記第２のノイジーリード部
は前記第１のノイジーリード部より短く、さらに前記第
２のクワイエットリード部および前記第２のノイジーリ
ード部の双方に接続された第２の端子リード部を含む、
請求項３０に記載のプログラマブルアレイ論理装置。
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|---|---|---|---|
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