JPH0750736A - ファクシミリのコンピューターシステム接続回路 - Google Patents

ファクシミリのコンピューターシステム接続回路

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JPH0750736A
JPH0750736A JP3307843A JP30784391A JPH0750736A JP H0750736 A JPH0750736 A JP H0750736A JP 3307843 A JP3307843 A JP 3307843A JP 30784391 A JP30784391 A JP 30784391A JP H0750736 A JPH0750736 A JP H0750736A
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JP
Japan
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control
computer system
facsimile
memory means
connection circuit
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JP3307843A
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Sung-Il Kang
イル カン ソン
Cha-Son Dong
スン ドン チャ
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Sindo Ricoh Co Ltd
Original Assignee
Sindo Ricoh Co Ltd
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    • H04N1/00204—Connection or combination of a still picture apparatus with another apparatus, e.g. for storage, processing or transmission of still picture signals or of information associated with a still picture with a digital computer or a digital computer system, e.g. an internet server
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    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
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  • Signal Processing (AREA)
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Abstract

(57)【要約】 （修正有） 【目的】 ＲＳ２３２Ｃインターフェースを備えたコン
ピューターとの効果的な画像及び文字情報の伝送のため
の接続回路を提供する。 【構成】 ファクシミリの動作制御を遂行する制御及び
メモリ手段１１、アドレスバスを通じてメモリ手段１１
に連結され、入力アドレスに従って該当出力端を選びイ
ネイブルさせるアドレスデコーディング手段１２、回線
側との画像情報送受信時にメモリ手段１１でインターラ
プトを要求し、アドレスデコーディング手段の第１チッ
プ選択信号により駆動する変復調手段、一方はデータバ
スを通じてメモリ手段１１に連結され、他方はＲＳ２３
２Ｃに接続されてコンピューター側との画像及び文字情
報の送受信時にメモリ手段１１でインターラプトを要求
し、アドレスデコーダーからの第２チップの選択信号に
より駆動する汎非同期式受信／送信手段５１とを備え
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はファクシミリのコンピュ
ーターシステム接続回路に関する。
【０００２】
【従来の技術】画像情報処理を機械化するためには、画
像入出力装置とコンピューターシステム を相互接続す
べき必要性があり、イメージスキャナーとプリンターを
用いる方法と、ネットワークを通じて遠隔地で入出力す
る方法がある。そして、近年に至り画像入力装置及び画
像出力装置を備えた既存の一般的な画像通信機器である
ファクシミリをコンピューターシステムの端末として利
用してコンピューターの機能と上記ファクシミリの機能
を結合することにより文書作成、保管／検索、複写／印
刷、伝送機能等を一括処理できる文書処理システムの構
築を図っている。
【０００３】従って、これを実現するためには、上記フ
ァクシミリとコンピューターシステムを直接接続できる
ようにすることが要求されるが、従来には上記両装置間
に別途のインターフェース装置を設置してその構造が極
めて複雑になり、製造費用が高まる問題点がある。
【０００４】
【発明が解決しようとする課題】本発明は上記の要求に
応じて案出したものであって、ファクシミリとコンピュ
ーターシステムを直接接続するにあって、ファクシミリ
内部に簡単な回路を付加してＲＳ２３２Ｃインターフェ
ース回路を備えたコンピューターシステムとの効果的な
画像情報伝送及び文字情報（フォント）の伝送を遂行す
るファクシミリのコンピューターシステム接続回路を提
供するにその目的がある。
【０００５】
【課題を解決するための手段】本発明は上記の目的を達
成するために、一般回線とＲＳ２３２Ｃインターフェー
ス手段を備えている一般コンピューターシステム間に接
続されて画像情報及び文字情報の送・受信を遂行するフ
ァクシミリのコンピューターシステム接続回路におい
て、ファクシミリの全般的な動作制御を遂行する制御及
びメモリ手段、アドレスバスを通じて上記制御及びメモ
リ手段に連結されており、入力アドレスに従って該当出
力端を選びイネイブルさせるアドレスデコーディング手
段、一方はデータバスを通じて上記制御及びメモリ手段
に連結されており、他方は回線と連結されていて、上記
回線側との画像情報送受信時に上記制御及びメモリ手段
でインターラプトを要求し、上記アドレスデコーディン
グ手段からの第１チップ選択信号により選ばれて駆動す
る変復調手段、及び一方は上記データバスを通じて上記
制御及びメモリ手段に連結されおり、他方はコンピュー
ター側のＲＳ２３２Ｃインターフェース手段に接続され
て上記コンピューター側との画像及び文字情報の送受信
時に上記制御及びメモリ手段でインターラプトを要求
し、上記アドレスデコーダーからの第２チップの選択信
号により選ばれて駆動する汎非同期式受信／送信手段
（ＵＡＲＴ）を備えるよう構成する。
【０００６】
【実施例】以下、添付した図面を参照して本発明を詳細
に説明する。
【０００７】図１は本発明が適用されるファクシミリと
コンピューター接続システムを概略的に示すブロック図
であって、図面においてＡはファクシミリ、Ｂはコンピ
ューターシステムを示し、１０はファクシミリ制御部、
２０は画像入力装置であるイメージスキャナー、３０は
モデム及び網制御部、４０は画像出力装置であるイメー
ジプリンター、５０はコンピューターシステム接続部で
あり、６０はコンピューター主制御部、７０は拡張メモ
リ、８０はキーボード、９０はモニタ、１００はＲＳ２
３２Ｃインターフェース部である。
【０００８】図面における通り、公知の一般的なファク
シミリＡは画像情報を入力するイメージスキャナー２
０、画像情報を記録するイメージプリンター４０、画像
情報を回線側と送受信するためのモデム及び網制御３
０、ファクシミリシステムの動作を全般的に制御するた
めのファクシミリ制御部１０で構成されるが、コンピュ
ーターシステムとの接続のために、ファクシミリ側にコ
ンピューターシステム接続部５０（ＰＣ インタフェー
ス）の付加を必要とする。
【０００９】尚、画像情報の伝送速度を高速化するため
には、ＧＰＩＢ（ジェネラル パーパス インタフェー
ス バス）等を利用した並列接続方式を採択して構成す
ることができるが、本発明の望ましき実施例においては
コンピューターシステムに標準的に備えているＲＳ２３
２Ｃ接続方式を利用した非同期型直列接続（アシンクロ
ナス シリアル インタフェース）方式を採択して構成
した。
【００１０】更に、コンピューターシステムＢは一般的
なパーソナルコンピュータの本体に該当するコンピュー
ターシステム主制御部６０、画像情報を表示するための
表示装置９０、文書情報の入力及び制御入力のためのキ
ーボード８０、画像情報を貯蔵するためのフロッピーデ
ィスクドライバー又はハードディスクドライバー等の補
助記憶装置７０、周辺機器との接続のためのＲＳ２３２
Ｃインターフェース部１００を含み構成される。
【００１１】図２は本発明による一実施例の細部構成ブ
ロック図であって、１１は制御及びメモリ部、１２はア
ドレスデコーダー、３１はモデム、５１は汎非同期式受
信／送信送信機（ユニバーサル アシンクロナス レシ
ーバ／トランスミッタ: 以下簡単に“ＵＡＲＴ”と略称
する）を夫々示す。
【００１２】図面において、１１ａはＣＰＵ、１１ｂは
プログラム及びフォント貯蔵用ＲＯＭ、１１ｃはバッフ
ァーメモリであるＲＡＭ、１２はアドレスデコーダーで
あってファクシミリ制御部１０の構成要部であり、３１
はモデムであってモデム及び網制御部３０の構成要部で
あり、５１はＵＡＲＴであって、コンピューターシステ
ム接続部５０の構成要部であり、５２はラインドライバ
ー及びレシーバーである。
【００１３】先ず、一般的に従来のファクシミリ内の画
像情報の伝送のために用いている実例を考察してみるこ
とにする。
【００１４】ファクシミリは元に画像情報を通信網で伝
送するためにファクシミリ制御部のＣＰＵとモデム間に
接続回路を備えている。ファクシミリで用いられるモデ
ム等はＣＣＩＴＴ勧告案Ｖ２１、Ｖ２７ＴＥＲ、Ｖ２９
により作られており、上記ファクシミリ制御部のＣＰＵ
がモデムを制御する方法に従って直列モードと並列モー
ドに分けられる。直列モードにおいては画像情報を直列
に伝送し、制御信号等はＶ２４に擦っている。並列モー
ドにおいてはＣＰＵとモデム間をデータバスを以って直
接接続し、画像情報と制御情報をこのデータバスを利用
して伝送している。
【００１５】本発明は上記の両方式中コンピューターシ
ステムとの接続をＲＳ２３２Ｃポートを利用した直列接
続方式を採択し、これの効果的な処理のために汎用市販
されているＵＡＲＴを用いて構成した。
【００１６】更に、本発明においては、通信網への画像
情報の流れとコンピューターシステム接続時にコンピュ
ーターシステムへの画像及び文字情報の流れを対等な位
置に設定してファクシミリ制御部１０の構成要素である
制御及びメモリ部とモデム、ＵＡＲＴ間をデータバスに
直結して構成する。
【００１７】本発明は図面に示す通り、ファクシミリの
全般的な動作を制御する制御及びメモリ部１１と、上記
制御及びメモリ部１１にアドレスバスを通じて連結され
たアドレスデコーダー部１２と、上記制御及びメモリ部
１１にデータバスを通じて連結され、上記アドレスデコ
ーダー部の出力端に夫々連結されており、画像情報又は
文書情報（フォント）伝送時に上記制御及びメモリ部の
ＣＰＵ側へ夫々インターラプトを要求するモデム３１及
びＵＡＲＴ５１と、上記ＵＡＲＴ５１に連結されたライ
ンドライバー及びレシーバー５２で構成されるが、上記
モデム３１は空中通信網（ＰＳＴＮ）の回線側に連結
し、上記ＵＡＲＴに連結されたラインドライバー及びレ
シーバー５２はコンピューター側のＲＳ２３２Ｃインタ
ーフェース回路にＲＳ２３２Ｃコネクターを通じて連結
するようにする。
【００１８】制御及びメモリ部１１のＣＰＵ１１ａはフ
ァクシミリの全般的な動作を制御するプロセッサーであ
り、ＲＯＭ１１ｂは上記ＣＰＵ１１ａに連結されたアド
レスバス、データバス及び制御バスに連結されており、
拡張可能なものであって、プログラム貯蔵用ＲＯＭとフ
ォント貯蔵用ＲＯＭを分離して構成することもできる
が、本実施例においては一つの２５６Ｋ ＥＰＲＯＭを
用いて構成した。更に、ＲＡＭ１１ｃも上記アドレスバ
ス、データバス及び制御バスに連結されており、拡張可
能なものであって、本実施例においては２５６Ｋ ＳＲ
ＡＭを用いて構成した。ここで、上記ＣＰＵ１１ａ、Ｒ
ＯＭ１１ｂ及びＲＡＭ１１ｃはこれら機能を含んでいる
ワンチップＣＰＵに代替えもできるし、この場合、バッ
ファーメモリの容量が足らないとき、外部に上記の如き
ＲＡＭを付加してその容量を拡張できる。
【００１９】モデム３１は上記データバス及び制御バス
に連結されており、空中通信網の回線と接続されるので
ある。
【００２０】ＵＡＲＴ５１は上記データバス及び制御バ
スに連結されており、コンピューター側に接続される。
【００２１】そして、アドレスデコーダー１２は上記ア
ドレスバスに入力端が連結されており、上記のＲＯＭ、
ＲＡＭ、モデム及びＵＡＲＴに出力端が連結されて、入
力アドレス値に従って興えられたデバイス（ＲＯＭ、Ｒ
ＡＭ、モデム又はＵＡＲＴ）を選ぶ。一般的に、ＣＰＵ
の周辺デバイスはシステム設計時にその夫々のデバイス
に固有のアドレスが割当てられて、どの特定デバイスで
データを読んだり又は書く必要があるときに該当デバイ
スのアドレスを指定して命令を興えて実行する。
【００２２】ラインドライバー及びレシーバー５２はＰ
Ｃ側ＲＳ２３２Ｃインターフェース部１００との接続の
ための電圧変換を遂行するものであって、上記ＵＡＲＴ
のＴＸＤ、ＤＴＲ、ＲＴＳ端子に夫々バッファーの入力
端を連結し、その出力端はＲＳ２３２Ｃコネクターに接
続し、上記コネクターに夫々異なるバッファーの入力端
を連結し、その出力端を上記ＵＡＲＴのＲＸＤ、ＤＳ
Ｒ、ＣＴＳ端子に夫々連結して構成する。本発明の実施
例においては、１４８８又は１４８９ＩＣを利用してＵ
ＡＲＴ側の出力電圧（０．５Ｖ）を±１２Ｖに変換して
ＰＣ側のＲＳ２３２Ｃインターフェース部に印加される
ように連結し、ＰＣ側ＲＳ２３２Ｃインターフェース部
の±１２Ｖ出力電圧を０．５Ｖに変換してＵＡＲＴ側に
印加されるように連結構成した。
【００２３】図面における通り、モデムとＵＡＲＴはＣ
ＰＵのデータバス上に直結されており、画像情報の流れ
をモデム５３を通じて回線網へ選ぶべきか、又は画像情
報や文書情報の流れをＵＡＲＴ５４を通じてコンピュー
ターシステム側へなすべきかの選択は、ファクシミリ又
はコンピューターシステム中入出力を必要とする側で出
力する特定制御情報により決定される。制御及びメモリ
部１１のＣＰＵ１１ａはこれのために周期的にチップ選
択を切換えるようアドレスデコーダー１２を制御してモ
デム３１とＵＡＲＴ５１の状態を交代監視し、制御情報
の有無を検知する。
【００２４】更に、上記情報の伝送時にはインターラプ
トを用いるようになっているが、同時に情報伝送の要求
が発生したときは、外部情報である回線網側が優先処理
されるようにする。
【００２５】本発明の実施例において、２５ピンのＲＳ
２３２Ｃポートを用いた場合及び９ピンのＲＳ２３２Ｃ
ポートを用いた場合の結線方法は次の通りである。
【００２６】コンピューターシステム接続回路の各信号
端子等はＣＣＩＴＴＶ２４に擦るＴＸＤ、ＲＸＤ、ＤＴ
Ｒ、ＲＴＳ、ＣＴＳ、ＧＮＤを用いており、その結線方
法を〈表１〉に示す。
【００２７】
【表１】
【００２８】上記の通り、本発明はファクシミリの制御
及びメモリ部１１を中心として連結構成され、通信回線
又はコンピューターシステムとの画像情報又は文書情報
の伝送をスムーズに遂行できるようにする。
【００２９】従って、本発明の別途の装置を付加しなく
ても、ファクシミリ及びコンピューターシステムを直接
連結して相互通信を可能ならしめることにより、費用負
担を減らし、画像又は文書情報の入出力を迅速に処理
し、別途のモデムを通じなくてファクシミリとコンピュ
ーターシステム間でディスプレイ信号により直接伝送す
ることにより、伝送上の誤謬を減少させる効果がある。
【図面の簡単な説明】
【図１】本発明が適用されるファクシミリとコンピュー
タの接続システムを概略的に示すブロック図である。
【図２】本発明の細部構成を示す一実施例ブロック図で
ある。
【符号の説明】 １０ ファクシミリ制御部 １１ 制御及びメモリ部 １２ アドレスデコーダー ２０ イメージスキャナー ３０ モデム及び網制御部 ３１ モデム ４０ イメージプリンター ５０ コンピューターシステム接続部 ５１ ＵＡＲＴ ５２ ラインドライバー及びレシーバー ６０ コンピューター主制御部 ７０ 拡張メモリ ８０ キーボード ９０ モニター １００ ＲＳ２３２Ｃインターフェース部 Ａ ファクシミリ Ｂ コンピューターシステム
───────────────────────────────────────────────────── フロントページの続き (72)発明者 チャ スン ドン 大韓民国 キョンキ−ド ソンナム−シ サンダエウオン−ドン 4708番地

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 一般回線と、ＲＳ２３２Ｃインターフェ
    ース手段を具備している一般コンピューターシステム間
    に接続されて画像情報及び文字情報の送・受信を遂行す
    るファクシミリのコンピューターシステム接続回路にお
    いて、 ファクシミリの全般的な動作制御を遂行する制御及びメ
    モリ手段（１１）と；アドレスバスを通じて上記制御及
    びメモリ手段に連結されており、入力アドレスに従って
    該当出力端を選びイネイブルさせるアドレスデコーディ
    ング手段（１２）と；一方はデータバスを通じて上記制
    御及びメモリ手段に連結されており、他方は回線と連結
    されていて、上記回路側との画像情報送受信時に上記制
    御及びメモリ手段でインターラプトを要求し、上記アド
    レスデコーディング手段からの第１チップ選択信号（Ｃ
    Ｓ１）により選ばれて駆動する変復調手段（３１）；及
    び一方は上記データバスを通じて上記制御及びメモリ手
    段に連結されており、他方はコンピューター側のＲＳ２
    ３２Ｃインターフェース手段に接続されて上記コンピュ
    ーター側との画像及び文字情報の送受信時に上記制御及
    びメモリ手段でインターラプトを要求し、上記アドレス
    デコーダー（１２）からの第２チップ選択信号により選
    ばれて駆動する汎非同期式受信／送信手段（ＵＡＲＴ）
    （５１）を具備していることを特徴とするファクシミリ
    のコンピューターシステム接続回路。
  2. 【請求項２】 上記汎非同期式受信／送信手段（５１）
    の出力端に連結されており、ＲＳ２３２Ｃコネクターに
    接続され電圧変換機能を有するラインドライバー及びレ
    シーバー手段（５２）を更に具備していることを特徴と
    する請求項１記載のファクシミリのコンピューターシス
    テム接続回路。
  3. 【請求項３】 上記変復調手段（３１）及び汎非同期式
    受信／送信手段（５１）は制御手段（１１）のデータバ
    ス上に直結されることを特徴とする請求項１又は２記載
    のファクシミリのコンピューターシステム接続回路。
  4. 【請求項４】 上記汎非同期式受信／送信手段（５１）
    はＲＳ２３２Ｃ接続方式を利用してコンピューターシス
    テム側（Ｂ）と非同期型直列接続することを特徴とする
    請求項３記載のファクシミリのコンピューターシステム
    接続回路。
  5. 【請求項５】上記制御及びメモリ手段（１１）は周期的
    にチップ選択を切換えるよう上記アドレスデコーディン
    グ手段（１２）を制御して、上記変復調手段（３１）と
    汎非同期式受信／送信手段（５１）の状態を交代監視す
    ることにより、制御情報の有無を検知することを特徴と
    する請求項３記載のファクシミリのコンピューターシス
    テム接続回路。
  6. 【請求項６】 上記制御及びメモリ手段（１１）はワン
    チップＣＰＵで構成することを特徴とする請求項３記載
    のファクシミリのコンピューターシステム接続回路。
  7. 【請求項７】 上記制御及びメモリ手段（１１）はファ
    クシミリの全般的な動作を制御するＣＰＵ（１１ａ）
    と；アドレスバス、データバス及び制御バスを通じて上
    記ＣＰＵに連結されたプログラム及びフォント貯蔵用Ｒ
    ＯＭ（１１ｂ）と；アドレスバス、データバス及び制御
    バスを通じて上記ＣＰＵに連結されたバッファーメモリ
    用ＲＡＭ（１１ｃ）とで構成することを特徴とする請求
    項３記載のコンピューターシステム接続回路。
  8. 【請求項８】 上記変復調手段（３１）及び非同期式受
    信／送信手段（５１）は情報の伝送要求時に上記制御及
    びメモリ手段（１１）で夫々インターラプトを発生させ
    て遂行することを特徴とする請求項５記載のファクシミ
    リのコンピューターシステム接続回路。
  9. 【請求項９】 上記制御及びメモリ手段（１１）は上記
    変復調手段（３１）及び汎非同期式受信／送信手段（５
    １）から同時に要求されたインターラプト中の外部情報
    である回線網側を優先処理することを特徴とする請求項
    ８記載のファクシミリのコンピューターシステム接続回
    路。
JP3307843A 1990-11-28 1991-11-22 ファクシミリのコンピューターシステム接続回路 Pending JPH0750736A (ja)

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KR900019412 1990-11-28
KR19412/1990 1990-11-28

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