JPH0750746B2 - 相補型ｍｏｓスタティックｒａｍ用メモリセル - Google Patents
相補型ｍｏｓスタティックｒａｍ用メモリセルInfo
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- JPH0750746B2 JPH0750746B2 JP62182743A JP18274387A JPH0750746B2 JP H0750746 B2 JPH0750746 B2 JP H0750746B2 JP 62182743 A JP62182743 A JP 62182743A JP 18274387 A JP18274387 A JP 18274387A JP H0750746 B2 JPH0750746 B2 JP H0750746B2
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特に相補型MOSのスタティ
ックRAM用メモリセルの構造に関する。
ックRAM用メモリセルの構造に関する。
相補型MOS（Metal−Oxide−Semicondactor）のスタティ
ックRAM（Random−Access−Memory）用メモリセルは第
３図に示す回路構成を採る。Ｎチャンネル型MOSFET（Fi
eld−Effect−Transistor）N1及びN2のソースは接地電
位（GNDの記す）に接続され、Ｐチャンネル型MOSFETP1
及びP2のソースは電源（VDDと記す）に接続される。Ｎ
チャンネル型MOSFETN1及びＰチャンネル型MOSFETP1のド
レイン、Ｎチャンネル型MOSFETN2及びＰチャンネル型MO
SFETP2のゲートは節点Ａにおいて共通に接続され、Ｎチ
ャンネル型MOSFETN2及びＰチャンネル型MOSFETP2のドレ
イン、Ｎチャンネル型MOSFETN1及びＰチャンネル型MOSF
ETP1のゲートは節点Ｂにおいて共通に接続される。Ｎチ
ャンネル型MOSFETN3は節点Ａとビット線Ｄの間に、Ｎチ
ャンネル型MOSFETN4は節点２とビット線Ｄの間に接続さ
れ、ゲートにはそれぞれワード線Ｗが接続されている。
この構成において従来はＰチャンネル型MOSFETもＮチャ
ンネル型MOSFETも導一基板上に形成されており、その素
子分離領域が多く必要であったが、近年、Ｐチャンネル
型MOSFETを薄膜トランジスタで構成し素子分離領域を低
減する方法が提案されている。この一例を第４図に示
す。第４図（ａ）は平面図、同図（ｂ）は第４図（ａ）
のＸ−Ｘ′断面図である。301は第３図のMOSFETN1のド
レイン，ソースとなる単結晶シリコン基板315上に形成
されたＮ型領域、302はMOSFETN1、P1共通のゲートとな
るＮ型多結晶シリコン層、303は多結晶シリコン層302の
上部に設けられたMOSFETP1を形成するためのシリコン膜
薄膜である。304はMOSFETN2及びN4を形成するＮ型領
域、305はMOSFETN2,P2のゲートとなるＮ型多結晶シリコ
ン層、306はMOSFETP2を形成するシリコン膜薄膜、307は
MOSFETN3,N4のゲートとなるＮ型多結晶シリコン層、308
はMOSFETN3を形成するＮ型領域である。313はコンタク
ト開孔部、314は配線を形成する金属層である。第４図
（ａ）のe,fの領域は第３図のそれぞれ節点ABに対応す
る接続領域である。第４図（ｂ）は同図（ａ）のｅ領域
のＸ−Ｘ′線断面であり節点Ａの構造を示したものであ
る。310は基板上のMOSFETのゲー絶縁膜あるいは素子分
離層となる酸化シリコン層、311の310の開孔部、312は
例えば酸化シリコンより成る絶縁膜である。第３図にお
けるVDD,GNDあるいはビット線D,との接続方法に関し
ては本発明の真に重要な部分ではないので省略する。
ックRAM（Random−Access−Memory）用メモリセルは第
３図に示す回路構成を採る。Ｎチャンネル型MOSFET（Fi
eld−Effect−Transistor）N1及びN2のソースは接地電
位（GNDの記す）に接続され、Ｐチャンネル型MOSFETP1
及びP2のソースは電源（VDDと記す）に接続される。Ｎ
チャンネル型MOSFETN1及びＰチャンネル型MOSFETP1のド
レイン、Ｎチャンネル型MOSFETN2及びＰチャンネル型MO
SFETP2のゲートは節点Ａにおいて共通に接続され、Ｎチ
ャンネル型MOSFETN2及びＰチャンネル型MOSFETP2のドレ
イン、Ｎチャンネル型MOSFETN1及びＰチャンネル型MOSF
ETP1のゲートは節点Ｂにおいて共通に接続される。Ｎチ
ャンネル型MOSFETN3は節点Ａとビット線Ｄの間に、Ｎチ
ャンネル型MOSFETN4は節点２とビット線Ｄの間に接続さ
れ、ゲートにはそれぞれワード線Ｗが接続されている。
この構成において従来はＰチャンネル型MOSFETもＮチャ
ンネル型MOSFETも導一基板上に形成されており、その素
子分離領域が多く必要であったが、近年、Ｐチャンネル
型MOSFETを薄膜トランジスタで構成し素子分離領域を低
減する方法が提案されている。この一例を第４図に示
す。第４図（ａ）は平面図、同図（ｂ）は第４図（ａ）
のＸ−Ｘ′断面図である。301は第３図のMOSFETN1のド
レイン，ソースとなる単結晶シリコン基板315上に形成
されたＮ型領域、302はMOSFETN1、P1共通のゲートとな
るＮ型多結晶シリコン層、303は多結晶シリコン層302の
上部に設けられたMOSFETP1を形成するためのシリコン膜
薄膜である。304はMOSFETN2及びN4を形成するＮ型領
域、305はMOSFETN2,P2のゲートとなるＮ型多結晶シリコ
ン層、306はMOSFETP2を形成するシリコン膜薄膜、307は
MOSFETN3,N4のゲートとなるＮ型多結晶シリコン層、308
はMOSFETN3を形成するＮ型領域である。313はコンタク
ト開孔部、314は配線を形成する金属層である。第４図
（ａ）のe,fの領域は第３図のそれぞれ節点ABに対応す
る接続領域である。第４図（ｂ）は同図（ａ）のｅ領域
のＸ−Ｘ′線断面であり節点Ａの構造を示したものであ
る。310は基板上のMOSFETのゲー絶縁膜あるいは素子分
離層となる酸化シリコン層、311の310の開孔部、312は
例えば酸化シリコンより成る絶縁膜である。第３図にお
けるVDD,GNDあるいはビット線D,との接続方法に関し
ては本発明の真に重要な部分ではないので省略する。
上述した従来の薄膜トランジスタを用いる相補型MOSス
タティックRAM用メモリセルでは第３図における節点A,B
を形成する場合に第４図（ｂ）に示す領域ｅの例では、
Ｎ型領域301とＮ型多結晶シリコン305は酸化シリコン層
310の開孔部311において接続されているが、Ｎ型多結晶
シリコン305とＰ型のシリコン薄膜303との接続は一度層
間絶縁膜312を形成して互いを分離した後にコンタクト
孔313を開孔し金属配線層314により接続を行なってい
る。この為コンタクト孔313を２個開孔するための領域
が必要でありメモリセルの縮小を制限している。また、
金属配線層314を用いているため、ビット線や電源等の
配線領域を制限しメモリセルの縮小を阻害、あるいは配
線層314上部を通過する新たな配線層等設計を複雑化す
るという欠点がある。
タティックRAM用メモリセルでは第３図における節点A,B
を形成する場合に第４図（ｂ）に示す領域ｅの例では、
Ｎ型領域301とＮ型多結晶シリコン305は酸化シリコン層
310の開孔部311において接続されているが、Ｎ型多結晶
シリコン305とＰ型のシリコン薄膜303との接続は一度層
間絶縁膜312を形成して互いを分離した後にコンタクト
孔313を開孔し金属配線層314により接続を行なってい
る。この為コンタクト孔313を２個開孔するための領域
が必要でありメモリセルの縮小を制限している。また、
金属配線層314を用いているため、ビット線や電源等の
配線領域を制限しメモリセルの縮小を阻害、あるいは配
線層314上部を通過する新たな配線層等設計を複雑化す
るという欠点がある。
本発明によれば半導体基板上に形成された第１導電型の
第１及び第２のMOSFETと、シリコン薄膜内に形成された
第２導電型の第３及び第４のMOSFETより成り、前記第１
及び第３のMOSFETのゲート電極は第１導電型の第１の多
結晶シリコン層で共通に形成され、前記第２及び第４の
MOSFETのゲート電極は第１導電型の第２の多結晶シリコ
ン層で共通に形成され、前記第１及び第２のMOSFETのソ
ースは第１の電位に接続され、前記第３及び第４のMOSF
ETのソースは第２の電位に接続されており、前記第１の
MOSFETのドレインの一部と前記第２の多結晶シリコン層
の一方の主面の一部を直接接続した部分と、該接続した
部分の直上においてて、前記第２の多結晶シリコン層の
他方の主面の一部と前記第３のMOSFETのドレインの一部
を接触させた部分と、前記第２の多結晶シリコン層と前
記第３のMOSFETのドレインの相互の導通を行なうための
第１の導電性物質を形成した部分から構成される第１の
接続領域と、前記第２のMOSFETのドレインの一部と前記
第１の多結晶シリコン層の一方の主面の一部を直接接続
させた部分と、該接続した部分の直上において、前記第
１の多結晶シリコン層の他方の主面の一部と前記第４の
MOSFETのドレインの一部を接触させた部分と、前記第１
の多結晶シリコン層と前記第４のMOSFETのドレインの相
互の導通を行なうための第２の導電性物質を形成した部
分から構成される第２の接続領域とを有することを特徴
とする相補型MOSスタティックRAM用メモリセルが得られ
る。
第１及び第２のMOSFETと、シリコン薄膜内に形成された
第２導電型の第３及び第４のMOSFETより成り、前記第１
及び第３のMOSFETのゲート電極は第１導電型の第１の多
結晶シリコン層で共通に形成され、前記第２及び第４の
MOSFETのゲート電極は第１導電型の第２の多結晶シリコ
ン層で共通に形成され、前記第１及び第２のMOSFETのソ
ースは第１の電位に接続され、前記第３及び第４のMOSF
ETのソースは第２の電位に接続されており、前記第１の
MOSFETのドレインの一部と前記第２の多結晶シリコン層
の一方の主面の一部を直接接続した部分と、該接続した
部分の直上においてて、前記第２の多結晶シリコン層の
他方の主面の一部と前記第３のMOSFETのドレインの一部
を接触させた部分と、前記第２の多結晶シリコン層と前
記第３のMOSFETのドレインの相互の導通を行なうための
第１の導電性物質を形成した部分から構成される第１の
接続領域と、前記第２のMOSFETのドレインの一部と前記
第１の多結晶シリコン層の一方の主面の一部を直接接続
させた部分と、該接続した部分の直上において、前記第
１の多結晶シリコン層の他方の主面の一部と前記第４の
MOSFETのドレインの一部を接触させた部分と、前記第１
の多結晶シリコン層と前記第４のMOSFETのドレインの相
互の導通を行なうための第２の導電性物質を形成した部
分から構成される第２の接続領域とを有することを特徴
とする相補型MOSスタティックRAM用メモリセルが得られ
る。
次に本発明について図面を参照して説明する。
第１図（ａ），（ｂ）は本発明の一実施例を示したもの
であり、第１図（ａ）は平面図、第１図（ｂ）は第１図
（ａ）のＸ−Ｘ′断面図である。１は第３図におけるMO
SFETN1を形成する単結晶シリコン基板115上のＮ型領
域、２はMOSFETN1,P1のゲートとなるＮ型多結晶シリコ
ン層、３はＮ型多結晶シリコン層の上部に設けられたMO
SFETP1を形成するシリコン薄膜、４はMOSFETN2,N4を形
成するＮ型領域、５はMOSFETN2,P2のゲートとなるＮ型
多結晶シリコン層であり、６はMOSFETP2を形成するシリ
コン薄膜、７はMOSFETN3,N4のゲートとなるＮ型多結晶
シリコン層、８はMOSFETN3を形成するＮ型領域、a,bは
それぞれ節点A,Bに対応する接続領域である。９はＮ型
多結晶シリコン層５とシリコン薄膜３を接続する金属又
は金属ケイ化物による導体層,10は例えば酸化シリコン
により成る素子分離領域、11は酸化シリコン10の開孔
部、12は例えば酸化シリコンによる絶縁層である。
であり、第１図（ａ）は平面図、第１図（ｂ）は第１図
（ａ）のＸ−Ｘ′断面図である。１は第３図におけるMO
SFETN1を形成する単結晶シリコン基板115上のＮ型領
域、２はMOSFETN1,P1のゲートとなるＮ型多結晶シリコ
ン層、３はＮ型多結晶シリコン層の上部に設けられたMO
SFETP1を形成するシリコン薄膜、４はMOSFETN2,N4を形
成するＮ型領域、５はMOSFETN2,P2のゲートとなるＮ型
多結晶シリコン層であり、６はMOSFETP2を形成するシリ
コン薄膜、７はMOSFETN3,N4のゲートとなるＮ型多結晶
シリコン層、８はMOSFETN3を形成するＮ型領域、a,bは
それぞれ節点A,Bに対応する接続領域である。９はＮ型
多結晶シリコン層５とシリコン薄膜３を接続する金属又
は金属ケイ化物による導体層,10は例えば酸化シリコン
により成る素子分離領域、11は酸化シリコン10の開孔
部、12は例えば酸化シリコンによる絶縁層である。
次に第１図（ｂ）を用いて領域ａの構造をさらに詳細に
説明する。Ｎ型領域１は酸化シリコン膜10の開孔部11に
よりＮ型多結晶シリコン５と接続される。次に、Ｎ型多
結晶シリコン５の上面にＰ型のシリコン薄膜３が接触さ
れる。この時、接続面にPN接合が形成されるが、ここで
Ｎ型多結晶シリコン５とシリコン薄膜３の双方に重な
り、これらと抵抗性接続する導体層９を直接接触領域上
に設け双方向の導通を取る。この為Ｎ型多結晶シリコン
５とシリコン薄膜の接触領域は極めて微小なもので良
く、また、導体層９の領域も製造プロセス上の最小の領
域で良い。さらに、導体層９は薄い層でも充分な効果が
ある為、上部に絶縁層12を形成するのが容易であり、同
領域上部に自由に他の配線を設けることが可能となる。
説明する。Ｎ型領域１は酸化シリコン膜10の開孔部11に
よりＮ型多結晶シリコン５と接続される。次に、Ｎ型多
結晶シリコン５の上面にＰ型のシリコン薄膜３が接触さ
れる。この時、接続面にPN接合が形成されるが、ここで
Ｎ型多結晶シリコン５とシリコン薄膜３の双方に重な
り、これらと抵抗性接続する導体層９を直接接触領域上
に設け双方向の導通を取る。この為Ｎ型多結晶シリコン
５とシリコン薄膜の接触領域は極めて微小なもので良
く、また、導体層９の領域も製造プロセス上の最小の領
域で良い。さらに、導体層９は薄い層でも充分な効果が
ある為、上部に絶縁層12を形成するのが容易であり、同
領域上部に自由に他の配線を設けることが可能となる。
第２図（ａ），（ｂ）は本発明の他の実施例を示したも
のである。第２図（ａ）は平面図、第２図（ｂ）は第２
図（ａ）のＸ−Ｘ′断面図である。図の記号201〜212は
それぞれ第１図の１〜12に、c,dは第１図のa,bにそれぞ
れ対応している。第２図と第１図との相違点は導体層20
9をＮ型多結晶シリコン205とシリコン薄膜203と間には
さみ込んだ点にある。この実施例では製造時においてＮ
型多結晶シリコン層形成直後に抵抗の低い導体層を設け
る為、Ｎ型多結晶シリコンを他で配線として用いる部分
にも導体層を形成して配線の低抵抗を計ることが可能で
ある。
のである。第２図（ａ）は平面図、第２図（ｂ）は第２
図（ａ）のＸ−Ｘ′断面図である。図の記号201〜212は
それぞれ第１図の１〜12に、c,dは第１図のa,bにそれぞ
れ対応している。第２図と第１図との相違点は導体層20
9をＮ型多結晶シリコン205とシリコン薄膜203と間には
さみ込んだ点にある。この実施例では製造時においてＮ
型多結晶シリコン層形成直後に抵抗の低い導体層を設け
る為、Ｎ型多結晶シリコンを他で配線として用いる部分
にも導体層を形成して配線の低抵抗を計ることが可能で
ある。
以上説明したように本発明は、Ｎ型多結晶シリコン層と
シリコン薄膜を微小な領域で接触させ、双方向の導通を
行なう導体層も製造上の最小領域で良いため接続領域を
低減させる効果がある。また、接続領域上部を配線を自
由に通過させることが可能であり設計を簡略化できる。
シリコン薄膜を微小な領域で接触させ、双方向の導通を
行なう導体層も製造上の最小領域で良いため接続領域を
低減させる効果がある。また、接続領域上部を配線を自
由に通過させることが可能であり設計を簡略化できる。
第１図（ａ）は本発明の一実施例の平面図、第１図
（ｂ）は第１図（ａ）のＸ−Ｘ′断面図、第２図（ａ）
は本発明の他の実施例の平面図、第２図（ｂ）は第２図
（ｂ）のＸ−Ｘ′断面図、第３図は相補型MOSスタティ
ックRAM用メモリセルの回路図、第４図（ａ）は従来例
の平面図、第４図（ｂ）は第４図（ａ）のＸ−Ｘ′断面
図である。 1,4,8,201,204,208,301,304,308……単結晶シリコン基
板のＮ型領域、2,5,7,202,205,207,302,305,307……Ｎ
型多結晶シリコン、3,6,203,206,303,306……シリコン
薄膜、9,209……導電体層、10,210,310……酸化シリコ
ン、11,211,311……酸化シリコン開孔部、12,212,312…
…絶縁層、313……コンタクト孔、314……配線層、115,
215,315……単結晶シリコン基板、a,b,c,d,e,f……接続
領域、N1,N2,N3,N4……Ｎチャンネル型MOSFET、Ｗ……
ワード線、D,……ビット線、VDD……電源、A,B……節
点。
（ｂ）は第１図（ａ）のＸ−Ｘ′断面図、第２図（ａ）
は本発明の他の実施例の平面図、第２図（ｂ）は第２図
（ｂ）のＸ−Ｘ′断面図、第３図は相補型MOSスタティ
ックRAM用メモリセルの回路図、第４図（ａ）は従来例
の平面図、第４図（ｂ）は第４図（ａ）のＸ−Ｘ′断面
図である。 1,4,8,201,204,208,301,304,308……単結晶シリコン基
板のＮ型領域、2,5,7,202,205,207,302,305,307……Ｎ
型多結晶シリコン、3,6,203,206,303,306……シリコン
薄膜、9,209……導電体層、10,210,310……酸化シリコ
ン、11,211,311……酸化シリコン開孔部、12,212,312…
…絶縁層、313……コンタクト孔、314……配線層、115,
215,315……単結晶シリコン基板、a,b,c,d,e,f……接続
領域、N1,N2,N3,N4……Ｎチャンネル型MOSFET、Ｗ……
ワード線、D,……ビット線、VDD……電源、A,B……節
点。
Claims (3)
- 【請求項１】半導体基板上に形成された第１導電型の第
１及び第２のMOSFETと、シリコン薄膜内に形成された第
２導電型の第３及び第４のMOSFETより成り、前記第１及
び第３のMOSFETのゲート電極は第１導電型の第１の多結
晶シリコン層で共通に形成され、前記第２及び第４のMO
SFETのゲート電極は第１導電型の第２の多結晶シリコン
層で共通に形成され、前記第１及び第２のMOSFETのソー
スは第１の電位に接続され、前記第３及び第４のMOSFET
のソースは第２の電位に接続された相補型MOSスタティ
ックRAM用メモリセルにおいて、前記第１のMOSFETのド
レインの一部と前記第２の多結晶シリコン層の一方の主
面の一部を直接接続した部分と、該接続した部分の直上
において、前記第２の多結晶シリコン層の他方の主面の
一部と前記第３のMOSFETのドレインの一部を接触させた
部分と、前記第２の多結晶シリコン層と前記第３のMOSF
ETのドレインの相互の導通を行なうための第１の導電性
物質を形成した部分から構成される第１の接続領域と、
前記第２のMOSFETのドレインの一部と前記第１の多結晶
シリコン層の一方の主面の一部を直接接続させた部分
と、該接続した部分の直上において、前記第１の多結晶
シリコン層の他方の主面の一部と前記第４のMOSFETのド
レインの一部を接触させた部分と、前記第１の多結晶シ
リコン層と前記第４のMOSFETのドレインの相互の導通を
行なうための第２の導電性物質を形成した部分から構成
される第２の接続領域とを有することを特徴とする相補
型MOSスタティックRAM用メモリセル。 - 【請求項２】前記第１の導電性物質は、前記接続した部
分の直上において前記第２の多結晶シリコン層の前記他
方の主面の他の一部と前記第３のMOSFETのドレインとに
わたって形成され、前記第２の導電性物質は、前記接続
した部分の直上において前記第１の多結晶シリコン層の
前記他方の主面の他の一部と前記第４のMOSFETのドレイ
ンとにわたって形成されていることを特徴とする特許請
求の範囲第１項記載の相補型MOSスタティックRAM用メモ
リセル。 - 【請求項３】前記第１の導電性物質は前記接続した部分
の直上において前記第２の多結晶シリコン層の前記他方
の主面の他の一部上に形成され、前記第３のMOSFETのド
レインは前記第１の導電性物質上に延在形成されてお
り、前記第２の導電性物質は前記接続した部分の直上に
おいて前記第１の多結晶シリコンの前記他方の主面の他
の一部上に形成され、前記第４のMOSFETのドレインは前
記第２の導電性物質上に延在形成されていることを特徴
とする特許請求の範囲第１項記載の相補型MOSスタティ
ックRAM用メモリセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62182743A JPH0750746B2 (ja) | 1987-07-21 | 1987-07-21 | 相補型ｍｏｓスタティックｒａｍ用メモリセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62182743A JPH0750746B2 (ja) | 1987-07-21 | 1987-07-21 | 相補型ｍｏｓスタティックｒａｍ用メモリセル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6425468A JPS6425468A (en) | 1989-01-27 |
| JPH0750746B2 true JPH0750746B2 (ja) | 1995-05-31 |
Family
ID=16123659
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62182743A Expired - Lifetime JPH0750746B2 (ja) | 1987-07-21 | 1987-07-21 | 相補型ｍｏｓスタティックｒａｍ用メモリセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0750746B2 (ja) |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57117257A (en) * | 1981-01-13 | 1982-07-21 | Nec Corp | Semiconductor device |
| JPS58206139A (ja) * | 1982-05-26 | 1983-12-01 | Nec Corp | 半導体集積回路 |
| JPS5935450A (ja) * | 1982-08-23 | 1984-02-27 | Nec Corp | 半導体装置 |
| JPS6031242A (ja) * | 1983-07-30 | 1985-02-18 | Mitsubishi Electric Corp | 半導体装置 |
| JPS61271826A (ja) * | 1985-05-27 | 1986-12-02 | Nec Corp | 半導体装置製造方法 |
-
1987
- 1987-07-21 JP JP62182743A patent/JPH0750746B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6425468A (en) | 1989-01-27 |
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