JPH0750831A - 離散余弦変換及びコーディング技術を使用したビデオデータの圧縮及び脱圧縮用システム - Google Patents

離散余弦変換及びコーディング技術を使用したビデオデータの圧縮及び脱圧縮用システム

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JPH0750831A
JPH0750831A JP3127008A JP12700891A JPH0750831A JP H0750831 A JPH0750831 A JP H0750831A JP 3127008 A JP3127008 A JP 3127008A JP 12700891 A JP12700891 A JP 12700891A JP H0750831 A JPH0750831 A JP H0750831A
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discrete cosine
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JP3127008A
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Alexandre Balkanski
バルカンスキ アレクサンドル
Steve C Purcell
シー． パーセル ステファン
James W Kirkpatrick Jr
ダブリュ． カークパトリック， ジュニア ジェームズ
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LSI Corp
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C Cube Microsystems Inc
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Publication date
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Abstract

(57)【要約】 （修正有） 【目的】 実時間速度でデータの圧縮・伸長を可能に
し、集積回路チップ形態で実現し小型化を図る。 【構成】 ＲＧＢ信号フォーマットにおける画素からな
るマトリクスが、クロミナンス成分を選択的にサンプル
し、ＹＵＶ表示へ変換される。次いで、パイプライン型
アーキテクチャで離散余弦変換（ＤＣＴ）の処理が行な
われる。量子化ステップは、一組の予め設定したスレッ
シュホールド以下の振幅を有するＤＣＴ係数を除去す
る。ビデオ信号は、更に、量子化したマトリクスの要素
をジグザグ態様でコード化することによって圧縮され
る。この表示は、更にホフマンコードによって圧縮され
る。信号の脱圧縮は、実質的に圧縮ステップの逆であ
り、逆離散余弦変換（ＩＤＣＴ）によって実現する。Ｒ
ＧＢからＹＵＶへの変換、ＤＣＴ、量子化、コーディン
グ及びそれらの脱圧縮の場合のものを実現するための回
路が集積回路チップの形態で実現する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はデータの圧縮及び脱圧縮
に関するものであって、更に詳細には、高品質ビデオ画
像の再生において使用するために格納することが必要な
データ量を減少させる技術に関するものである。
【０００２】
【従来の技術】コンピュータに画像及びビデオを格納す
るために、画像及びビデオが採取され且つデジタル化さ
れねばならない。画像採取は、広範囲の人力装置、例え
ばスキャナ及びビデオデジタイザなどによって実施する
ことが可能である。
【０００３】デジタル化画像は、大きな二次元アレイの
画像要素乃至は画素（ピクセル）である。該画像の品質
は、その解像度の関数であり、該解像度は水平方向及び
垂直方向の画素数で表わされる。例えば、標準的な６４
０×４８０のディスプレイでは、水平方向において６４
０個の画素を有しており且つ垂直方向において４８０個
の画素を有している。しかしながら、画像の解像度は通
常インチ当りのドット数、即ち「ｄｐｉ」で表わされ
る。インチ当りのドット数は、文字通り、例えば、モニ
タ又はプリント媒体上での水平方向及び垂直方向の両方
において画像を形成するために使用することが可能なプ
リントの１インチ当りのドット数のことである。より多
くの画素をより小さなディスプレイ区域内にパック、即
ち詰込み、且つより多くの画素がスクリーン上に表示さ
れると、画像の詳細な部分が増加し、且つその画像を格
納するのに必要とされるメモリ量が増加する。
【０００４】黒白画像は、黒又は白の何れか、又はオン
又はオフの何れかの画素からなるアレイである。各画素
は、単に１ビットの情報を必要とするに過ぎない。黒白
画素は、しばしば、２レベル画像として呼称される。グ
レイスケール画像は、各画素が通常８ビットの情報を使
用して表わされるものである。従って、表示することが
可能なグレイのシェード数、即ち灰色の度合は、各ビッ
トがオン又はオフの何れかである場合には、８ビットで
得ることが可能な順列数に等しく、即ち２８、即ち２５
６個のグレイのシェードと等しい。カラー画像において
は、表示可能なカラー数は、三原色、赤、緑及び青の各
々のシェード数とそれらの可能な全ての組合わせによっ
て決定される。カラー画像は画素当り２４ビットでフル
カラーで表示される。このことは、三原色の各々に８ビ
ットが割当てられており、単一画素において２８×２８
×２８、即ち１６７０万個のカラーを表示することが可
能であることを意味している。
【０００５】換言すると、２レベル画像とも呼称される
黒白画像は、各々が１ビットの画素からなる二次元アレ
イである。連続的なトーンの画像は、グレイスケール
（中間調）又はカラー画像などがある。グレイスケール
画像は、各画素に８ビットの情報が割当てられており、
２５６個のグレイのシェード、即ち陰影の度合を表示す
ることが可能な画像である。カラー画像は、画素当り８
ビットとすることが可能であり、その場合２５６個のカ
ラーに対応し、又は画素当り２４ビットとすることが可
能であり、その場合には１６７０万個のカラーに対応す
る。２４ビットカラー画像は、しばしば、真のカラー画
像と呼ばれ、幾つかの座標系の一つにおいて表示するこ
とが可能であって、赤、緑及び青（ＲＧＢ）成分系が最
も一般的である。コンピュータにおいて画像及びビデオ
を処理する場合の最大の問題は、恐ろしい程の量の格
納、通信及び検索条件である。
【０００６】典型的な真のカラー（フルカラー）ビデオ
フレームは、３０万個を超える画素から構成されており
（６４０×４８０ディスプレイ上での画素数）、各画素
は１６７０万個のカラー（２４ビット）の一つによって
定義され、約１００万バイトのメモリが必要とされる。
例えば、ＮＴＳＣビデオ適用において運動を得るために
は、１分のビデオを格納するために毎秒３０個のフレー
ム、即ち２ギガバイトのメモリが必要とされる。同様
に、３００ｄｐｉでコンピュータ内にスキャンされるフ
ルカラーのスタンダードな静止フレーム画像（８．５×
１１インチ）は、２５メガバイトを超えるメモリを必要
とする。明らかに、これらの条件は、既存の格納能力範
囲を超えるものである。
【０００７】更に、運動、即ち動画を表示するためにデ
ータを検索することが必要な速度は、既存の格納（記
憶）装置の実効転送効率をはるかに超えるものである。
毎秒約１メガバイトの実効ディスク転送速度を仮定した
場合、現在のハードディスクドライブから上述した如く
（３０００万バイト／秒）運動即ち動画シーケンスに対
するフルカラービデオを検索することは、３０倍ほど速
度が遅すぎ、ＣＤ−ＲＯＭからの場合には、実効転送速
度が毎秒１５０キロバイトと仮定した場合、約２００倍
遅すぎる。
【０００８】従って、高レベルの画像品質を維持したま
までデータセットの寸法を減少させることを目的とした
画像圧縮技術が開発された。
【０００９】画像は高レベルの画素と画素との間の相関
を呈するので、画像の空間フーリエ変換に基づく数学的
技術は、画像を表示するのに必要とされるデータ量を著
しく減少することを可能とし、この様な減少は、目がそ
れ程感じない情報を除去することによって達成される。
例えば、人間の目はカラーの詳細部分よりも黒及び白の
詳細部分に対して著しくより感度が高く、従って画像品
質を劣化することなしに画像内の多くのカラー情報を除
去することが可能である。
【００１０】画像圧縮には二つのものがあり、即ち損失
性のものと無損失性のものである。無損失性画像圧縮
は、画像データの正確な数学的回復乃至は再生を可能と
する。無損失性圧縮は、画像データを約半分だけ減少さ
せることが可能である。損失性圧縮は、全ての情報を保
存するものではないが、それは、人間の目によって検知
可能な画像品質に影響を与えることなしに、約３０倍だ
けデータ量を減少させることが可能である。
【００１１】高い圧縮率を得且つ尚且つ高画像品質を維
持するために、計算上込み入ったアルゴリズムが使用さ
れねばならない。更に、この様なアルゴリズムを多くの
適用場面において実時間で稼動することが必要とされ
る。実際に、多くの適用においては以下のことが必要と
される。 （１）動画シーケンスにおけるフレームを処理するため
に１秒の３０分の１の実時間スレッシュホールド。 （２）作業の流れを妨害することなしにタスク間で経過
することが可能な１秒以下の人間対話型スレッシュホー
ルド。 １秒の３０分の１において１メガバイトのファイルを圧
縮することが可能なプロセサは、２５メガバイトのファ
イル（単一カラーの静止フレーム画像）を１秒未満で圧
縮することが可能なプロセサでもあるので、この様なプ
ロセサは広範囲の画像圧縮適用を実現可能なものとす
る。
【００１２】この様なプロセサは、更に、高分解能印刷
においても適用可能である。印刷装置においてこの様な
プロセサを設けることは、非圧縮データを送給するため
に必要とされる帯域幅を必要とすることなしにコンピュ
ータからプリンタへ圧縮データを送給することを可能と
するので、その様にして送給された圧縮データは、プリ
ンタ内の経済的に妥当性のある量の局所的メモリ内に入
ることが可能であり、且つ妥当な量の時間内で該プロセ
サ内のデータを脱圧縮することによって印刷を行なうこ
とが可能である。
【００１３】特にビデオディスプレイに使用するために
高品質画像を再生するために格納することが必要とされ
るデータ量を減少させるために多数の技術が提案されて
いる。メモリコストが高いために、最小のデータで与え
られた品質の画像を格納するための能力は重要であるば
かりではなく、ビデオディスプレイを使用するコンピュ
ータシステムの有用性を著しく向上させる。この分野に
おいてなされた開発の中で、米国特許第４，３０２，７
７５号、第４，３８５，３６３号、第４，３９４，７７
４号、第４，４１０，９１６号、第４，６９８，６７２
号、第４，７０４，６２８号に開示されているＷｅｎ
Ｃｈｅｎ博士によってなされた開発がある。ビデオ画像
を再生する場合に使用するデータの格納のための一つの
技術は、データを周波数ドメインへ変換し且つ該周波数
ドメイン内の情報のみを格納することであり、それは、
逆変換が行なわれると、ビデオ画像を再生するための空
間変化信号の許容可能な品質の再生を可能とする。一
方、欧州特許出願第０２８３７１５号に記載されている
Ｈｅｒｂｅｒｔ Ｌｏｈｓｃｈｅｌｌｅｒ博士のものは
データ圧縮を与えるアルゴリズムを記載している。
【００１４】上述したデータ送信／受信システムにおけ
る米国特許第４，７０４，６２８号は、フレーム内及び
フレーム間変換コーディングを使用している。フレーム
内及びフレーム間変換コーディングにおいて、出力とし
て実際の変換係数を与える代わりに、出力エンコードデ
ータはブロックとブロックとの差値（フレーム内）及び
フレームとフレームとの間の差値（フレーム間）であ
る。実際の係数とする代わりにコーディングの差とする
ことにより送信のために必要な帯域幅が減少されるが、
前のブロック及び前のフレームを格納するための大型の
メモリが圧縮及び脱圧縮処理期間中に必要とされる。こ
の様なシステムは高価であり且つ実施困難であって、特
に、表面積が主要な関心事である集積回路の形態での実
現は困難である。
【００１５】米国特許第４，３８５，３６３号は、１６
画素×１６画素ブロックに対する離散余弦変換プロセサ
を記載している。この米国特許に記載される５段パイプ
ライン実施形態は、８画素×８画素ブロックでの動作に
対して容易に使用可能なものではない。更に、Ｃｈｅｎ
のアルゴリズムは１，４，５段において全体的な入れ替
えを必要とする。
【００１６】
【発明が解決しようとする課題】従来技術による努力に
も拘らず、ビデオ画像を再生するために格納されねばな
らない情報はいまだに極めて巨大なものである。従っ
て、特に画像又はデータにおける変化を再生するために
複数個のビデオ画像を順次発生するためにコンピュータ
システムが使用される場合には、かなりのメモリが必要
とされる。更に、従来技術は、実時間でビデオ画像を処
理することが可能なプロセサを提供するものではない。
【００１７】
【課題を解決するための手段】本発明は、従来のコンピ
ュータにおいて一般的に設けられている大量記憶媒体の
中に圧縮画像を格納することが可能であるようにビデオ
又は静止画像のデータ圧縮を可能とするデータ圧縮・脱
圧縮システムを提供している。本発明は、更に、
（１）実時間速度で動作するデータ圧縮・脱圧縮システ
ムを提供しており、即ち、１秒当り少なくとも３０個の
フレームの真実のカラービデオを圧縮し、且つ１秒以内
でフルカラーのスタンダードな静止フレーム（３００ｄ
ｐｉにおいて、８．５インチ×１１インチ）を圧縮する
ことが可能であり、（２）他のコンピュータ又はビデオ
装置との適合性を可能とするために外部のスタンダード
な装置に接続可能なシステムを提供し、（３）経済性及
び小型化を可能とするために集積回路チップの形態で実
現することが可能なデータ圧縮・脱圧縮システムを提供
している。
【００１８】本発明によれば、離散余弦変換（ｄｉｓｃ
ｒｅｔｅ ｃｏｓｉｎｅ ｔｒａｎｓｆｏｒｍ）を使用
したデータ圧縮・脱圧縮（ｃｏｍｐｒｅｓｓｉｏｎ／ｄ
ｅｃｏｍｐｒｅｓｓｉｏｎ）システムが提供され、それ
はビデオ画像を表わす空間ドメイン波形の周波数ドメイ
ン表示を発生する。離散余弦変換は、フィルタバンク内
の有限インパルス応答（ＦＩＲ）デジタルフィルタによ
って実施することが可能である。この場合においては、
逆変換は、格納した周波数ドメイン信号をＦＩＲデジタ
ルフィルタを介して通過させることによってビデオ画像
からなる波形を空間ドメイン内に再生することによって
得ることが可能である。従って、ＦＩＲデジタルフィル
タのハードウエア構成における簡単化の利点が実現され
る。本発明に基づくフィルタバンクは、直線的複雑性及
び局所的通信の利点を有している。本システムは、更
に、大きなデータ圧縮比を得るために変換ドメインデー
タのホフマンコーディングを与えている。本システム
は、集積回路として実現することが可能であり、且つ本
発明に基づくデータ圧縮・脱圧縮システム内に設けられ
る業界標準バスを使用してホストコンピュータと通信す
ることが可能である。従って、ハードウエアにおいて新
規な離散余弦変換アルゴリズム、量子化及びコーディン
グステップを結合させることにより、元の画像の高品質
なレプリカを爾後に再生するために最小量のデータが実
時間で格納することが必要とされるに過ぎない。
【００１９】
【実施例】画像処理用のデータ圧縮は、（１）与えられ
た画像を表示するために必要とされるビット数において
効率的なコーディング技術を使用することにより、
（２）冗長性を除去することにより、且つ（３）ある品
質レベルの画像再生を達成するのに不必要と思われるデ
ータの部分を除去することによって達成することが可能
である。最初の二つのアプローチは、情報の損失を伴う
ものではないが、３番目のアプローチは「損失性」のも
のである。許容可能な情報損失量は、データの意図され
た適用に依存する。人間によって見るための画像データ
の再生の場合には、画像品質の劣化が認識可能なものと
なるまでかなりの量のデータを取除くことが可能であ
る。
【００２０】本発明によれば、データ圧縮は、ホフマン
コーディングを使用することにより、且つ許容可能な画
像再生のためには不必要と思われるデータ部分を除去す
ることによって達成される。カラー及び画像強度におけ
る空間的変動に対する人間の視力の感度は認識科学にお
いてかなり研究されているので、これらの人間の視力特
性は人間が見る場合に意図されている画像のデータ圧縮
のために適用可能である。空間変化に基づいてデータを
減少させるために、周波数ドメインで表示される画像を
表示し且つ操作することがより便利である。
【００２１】本発明は、周波数ドメインにおいて入力離
散空間信号のデータ圧縮を行なう。本発明方法は、離散
空間信号を離散余弦変換（Ｄｉｓｃｒｅｔｅ Ｃｏｓｉ
ｎｅＴｒａｎｓｆｏｒｍ、即ち省略形でＤＣＴ）によっ
てそれらの周波数ドメイン表示へ変換する。離散空間信
号は逆離散余弦変換（ＩＤＣＴ）によって回復すること
が可能である。理論 離散空間信号は次式で表わされる信号サンプル値のシー
ケンスとして表示することが可能である。
【００２２】 ｘ［ｎ］ 但し、ｎ＝０，１，．．．，Ｎ−１ ｘ［ｎ］は、空間におけるＮ個の点におけるＮ個の信号
サンプル値によって表わされる信号を示している。この
空間信号のＮ点ＤＣＴは次式の如く定義される。
【００２３】 であり、且つ であるから、ｘ［ｎ］のＤＣＴを計算する方法が派生さ
れ且つ以下に説明する。
【００２４】Ｆ１ 離散空間信号ｘ［ｎ］を増加するｎ
方向において１／２サンプルだけシフトさせ且つｎ＝Ｎ
の回りにミラー動作させて次式の如く信号ｘ［ｎ］を形
成する。 Ｆ３ 上に示した式（１）及び（２）のために、ｘ
［ｎ］のＤＣＴ、即ちＸ に得られる。即ち、次式の如くである。
【００２５】 従って、以下に示す如く、ステップＦ３における切捨て
にも拘らず、逆変換は、（３），（４），（５）の情報
を使用してうることが可能である。
【００２６】 フィルタ構成 離散余弦変換（ＤＣＴ）及びその逆変換（即ち、上の理
論セクションにおいてステップＦ１−Ｆ３及びＩ１−Ｉ
３で概略説明した）は、一組の有限インパルス応答（Ｆ
ＩＲ）デジタルフィルタによって実現することが可能で
ある。上述した理論セクションにおいて説明した如く、
ＤＣＴ及び同様にＩＤＣＴは、それぞれ、ステップＦ２
及びＩ２においてＤＦＴ又は逆ＤＦＴを使用することに
よって得ることが可能である。
【００２７】ＤＦＴ及び同様にその逆変換は次式の形態
を有する連立方程式の系として見ることが可能であるか
ら、 その変換は、ｋ（順方向ＤＦＴ）又はｎ（逆ＤＦＴ）の
各値に対して１個のフィルタを設けた複数個のフィルタ
からなるバンクによって実行されるものと考えることが
可能である。各フィルタのシステム関数（フィルタの単
位サンプル応答のｚ変換）は一般的に次式の如く書くこ
とが可能である。 （ａ） 順方向ＤＦＴにおけるｋ番目のフィルタに対す
るＨｋ（Ｚ）は次式の如くに表わされる。 又、上式は等価的に次式の如く表わすことが可能であ
る。 上式（Ｐ１）は、特に、フィルタのゼロではないｌ＝ｋ
を除いて、π／ｎだけ半径方向に離隔されたＺ面の単位
円上にｋ番目のフィルタの２Ｎ−１個のゼロが存在する
ことを示している。
【００２８】（ｂ） 同様に、ｎ番目のフィルタにおけ
る逆ＤＦＴに対するシステム関数Ｇｎ（Ｚ）は次式の如
く表わすことが可能である。 この場合にも、１≠ｎを除いて、半径方向にπ／Ｎだけ
離隔された単位円上に逆ＤＦＴ変換におけるｎ番目のフ
ィルタのゼロが存在することを理解することが可能であ
る。上式Ｐ１及びＰ２の構造は、順方向及び逆方向の両
方のＤＦＴが、適切なスケーリングを有する同一のフィ
ルタバンクで実現することが可能であることを示してい
る（Ｐ１及びＰ２は任意のｋ＝ｎに対して同一のゼロを
有していることに注意すべきである）。
【００２９】上式Ｐ１の表示は、ＦＩＲフィルタの「反
復」構成を示しており、即ちＦＩＲフィルタは、各々が
ｅｊ πｋ／ｎ又はｅｊ πｎ／Ｎの異なった整数倍数
でのゼロを有する２Ｎ−１個の単一点フィルタをカスケ
ード接続することによって形成することが可能である。
例えば、ｋ番目（順方向）又はｎ番目（逆方向）のフィ
ルタを次式の如くに書直すことが可能である。 尚、Ｒ１は１番目のゼロであり、 Ｒ＝ｅｊ πｌｋ／Ｎ （順方向ＤＦＴ） ＝ｅ−ｊπｌｎ／Ｎ （逆方向ＤＦＴ） 更に、次式の如く表わすことが可能である。 Ｐｋ（ｚ）＝Ｐｍｋ（ｚ）（ｚ−Ｒｍ） 尚、Ｐｍｋ（ｚ）は、ｌ＝ｋ，ｍを除いて、π／Ｎだけ
互いに離隔した２Ｎ−２個のゼロを持ったＦＩＲフィル
タを示している。ここで、Ｐｋ（ｚ）は２Ｎ−２点フィ
ルタＰｍｋ（ｚ）とＲｍにおいてゼロを有する単一点フ
ィルタのカスケードとして表わされている。同一の態様
で、Ｐｋ（ｚ）も、２Ｎ−３点ＦＩＲフィルタＰｍｎｋ
（ｚ）とＲｍ及びＲｎにおいてゼロを有する２点フィル
タのカスケードへ分解することが可能である。Ｐｍｎｋ
（ｚ）は、それ自身が、より低次のＦＩＲフィルタをカ
スケード接続することによって実現することが可能であ
る。ＦＩＲフィルタを選択的にグループ化することによ
って図３３に示したＦＩＲフィルタツリー１５００によ
って１６点ＤＦＴを実現することが可能である。
【００３０】図３３に示したフィルタのグループ化は、
ＤＦＴを完成するのに必要な中間結果の数を最小とする
ために構成される。フィルタは、システム関数によって
特性付けられ、且つ、そのシステム関数を表わす多項式
の最初の項がＮの羃である場合にＮ次フィルタと呼ばれ
る。図３３に示した如く、１番目のフィルタレベルにお
ける二つのフィルタ１５０１及び１５０２は８次フィル
タであり、即ちそのシステム関数を表わす羃級数の最初
の項がｚ８の倍数である。２番目のレベルのフィルタに
おける四つのフィルタ１５０３−１５０６は４次フィル
タであり、且つ３番目のレベルのフィルタにおける８個
のフィルタ１５０７−１５１４は２次フィルタである。
一般的に、Ｎ点ＤＦＴは、各々がＮ／２ｋ−１の次数で
ある２ｋ個のフィルタを持ったｋ番目のレベルのフィル
タを有する（１＋ｌｏｇ２Ｎ）レベルを使用して、且つ
各フィルタのインパルス応答が奇数又は偶数対称性を有
するようにこの方法によって実現することが可能であ
る。このグループ化方法の下で、演算操作数が最小とさ
れている。なぜならば、多数のフィルタ係数がゼロであ
り、且つ多少の乗算が極めて簡単なものだからである
（例えば、１，−１又は１を整数として、制限した数の
定数ｃｏｓ（πｌ／ｎ）などが関与する）。これらの特
性は、回路構成を簡単化させている。更に、以下に示す
如く、フィルタの各レベルにおける計算は、前のレベル
の出力データのみが関与するに過ぎず、且つ各フィルタ
はツリー構成におけるノードとして取扱われ、特に各子
供ノードは中間親ノードの出力データのみに依存する。
従って、「親子」関係にないフィルタのデータ出力間に
おいては通信は必要とされることはない。この特性は、
集積回路で実現する場合の面積効率にとって基本的な
「局所的連結性」を得ることを可能とする。このフィル
タツリー１５００は以下の特性を有している。
【００３１】（１）全てのブランチ（分岐部）が同一数
のゼロを有している。 （２）全てのステージ（段）が同一数のゼロを有してい
る。 これらの特性は、局所的に接続されたフィルタ（「局所
的連結性（ｌｏｃａｌｃｏｎｎｅｃｔｉｖｉｔｙ）」）
及び二つのデータが供給されねばならない（「ファンア
ウト」）の最大数のフィルタの利点を与えている。以下
に定義する如く局所的連結性の特性は、通信オーバーヘ
ッドを最小とする。ファンアウトが最小であって２であ
ることは、高い空間効率を必要とする集積回路において
小型の具現化を可能としている。
【００３２】図３３において、各矩形状のブロックは、
Ｗ１個のゼロを持ったフィルタを表わしており、ｌの値
はブロックの内部に示してある。ＤＣＴ又はＩＤＣＴの
何れが計算されたかに依存して、Ｗは、ｅｊ πＫ／Ｎ
であるか又はｅ−ｊπｎ／Ｎである。ＤＦＴからＤＣＴ
を得るためには、ステップＦ３及びＩ３において、ｋ≧
Ｎ（順方向）又はｎ≧Ｎに対してＤＦＴ結果はゼロに設
定される。従って、ｋ＜Ｎ（順方向）及びｎ＜Ｎ（逆方
向）に対するＤＦＴ結果を発生するこのフィルタツリー
の部分のみが実行されることが必要であるに過ぎない。
必要とされるＤＦＴ結果の各々は、図３３においてチェ
ックマークが付けられている。
【００３３】順方向変換フィルタのシステム関数は図３
４に示してある。入力シーケンスにおいて及びＦＩＲフ
ィルタのシステム関数において対称性があるので、注意
深く中間値をトラッキングし且つ同一値の二重の計算を
除去して、図３５の流れ図が得られる。図３５は、図３
３に示したフィルタツリー１５００における最初の三つ
のステージ（段）の計算に従うことによりこれらのトラ
ッキングステップを示している。ステップＦ１におい
て、入力シーケンスＸ［ｎ］は、１６点ＤＦＴに対する
入力シーケンスｘ［ｎ］を得るために、ｎ＝Ｎの回りに
ミラー動作されている。従って、ｘ［ｎ］はｘ［０］，
ｘ［１］，ｘ［２］．．．ｘ［７］，ｘ［７］，ｘ
［６］，．．．ｘ［０］である。このシーケンスは、８
点ＤＣＴを計算するために使用される。図３５に示した
如く、フィルタ１５０１はＨ（Ｚ）＝Ｚ８＋１のシステ
ム関数を有しており、従って最初の８個の出力データａ
［０］．．．ａ［７］の各々は入力シーケンスの二つの
サンプルの和であり、各サンプルは８単位の「遅れ」離
れており、例えばａ［０］＝ｘ［０］＋ｘ［７］、ａ
［１］＝ｘ［１］＋ｘ［６］などである。これらの遅れ
は時間における遅れではなく、空間における距離であ
る。なぜならばｘ［ｎ］は空間シーケンスだからであ
る。入力シーケンスｘ［ｎ］の対称性のために、ａ
［０］．．．ａ［７］はほぼｎ＝３ １／２に関して対
称的である。従って、このフィルタ１５０１を実現する
場合に、最初の四つの値ａ［０］．．．ａ［３］のみが
実際に計算される必要があり、ａ［４］．．．ａ［７］
はそれぞれａ［３］．．．ａ［１］に対応する値を有し
ている。ａ［０］．．．ａ［３］の計算は、図３６に示
したステージ２の最初の四つの値に与えられている。フ
ィルタ１５０１を実現するための動作を図３５に示して
ある。
【００３４】同一の手順がフィルタ１５０２についてと
られている。しかしながら、フィルタ１５０２は、奇数
対称性を有しており、即ちｂ［０］＝−ｂ［７］、ｂ
［１］＝−ｂ［６］などである。以下に説明する実施例
を包含してほとんどの具体例に対して、中間値の代数符
号は、その値が爾後の動作に使用される場合に、後のス
テージ（段）において与えることが可能である。従っ
て、フィルタ１５０２においては、フィルタ１５０１に
おける如く、最初の四つの値ｂ［０］．．．ｂ［３］の
みが実際に計算される必要があるに過ぎない。なぜなら
ば、ｂ［４］．．．ｂ［７］は、爾後の操作において、
それぞれ、ｂ［３］．．．ｂ［０］の値の符号を逆にす
ることによって得ることが可能だからである。フィルタ
１５０２を実現するための動作を図３５に示してある。
従って、図３６に示したステージ２における下部の四つ
の値は、ｂ［０］．．．ｂ［３］の値の計算のために与
えられている。従って、前のステージにおいて計算した
値を機械的にトラッキングし、且つ各フィルタの対称性
を注意することによって、フィルタ１５０３−１５１４
を実現するために必要とされる動作は、フィルタ１５０
１及び１５０２に対して上述したのと同一の態様で決定
され、それから派生される結果は図３６に示した流れ図
である。
【００３５】最後に、フィルタ１５０７−１５１４にお
ける出力の対称性及びフィルタ１５１５−１５３０にお
ける対称性のために、必要とされる出力データＸ
［０］．．．Ｘ［７］は、ｇ［０］，ｈ［０］，ｉ
［０］．．．ｏ［０］に、２，−２ｃｏｓ（Π／８），
−２ｃｏｓ（Π／４），−２ｃｏｓ（３Π／８）．．．
−２ｃｏｓ（７Π／８）をそれぞれ乗算することによっ
て得られる。図３７に示した逆変換流れ図は、図３６に
示した順方向変換流れ図の代数的動作を逆にすることに
よって得られる。従って、図３７におけるステージ２に
おいての中間結果ｓ１−ｓ７は、図３６のステージ８に
おいてｘ（０）−ｘ（７）を得るための代数的動作を逆
にすることによって与えられる。即ち、暫くの間１／２
の係数を無視して考察する。
【００３６】ｓ１＝Ｘ（０）＋Ｘ（４） ｓ２＝Ｘ（０）−Ｘ（４） ｓ３＝Ｘ（２）−Ｘ（６） ｓ４＝Ｘ（２）＋Ｘ（６） ｓ５＝Ｘ（３）−Ｘ（５） ｓ６＝Ｘ（３）＋Ｘ（５） ｓ７＝Ｘ（１）−Ｘ（７） ｓ８＝Ｘ（１）＋Ｘ（７） 一般的に、１／２のようなスケール用の係数は、無視す
ることが可能である。なぜならば、その様なスケール係
数は出力をスケーリングすることによって考慮すること
が可能だからである。図３７のステージ４における中間
結果ｐ１−ｐ７を派生させるために図３６のステージ６
における中間結果ｓ１−ｓ７を逆にすることによって同
一のプロセスが繰返し行なわれる。中間結果ｚ１−ｚ
７，ｙ１−ｙ７が同様に派生され、且つ最終値ｘ（０）
−ｘ（７）が派生されるまで、付加的な中間値が派生さ
れる。このプロセスは以下の如く要約することが可能で
ある。
【００３７】ｐ１＝ｓ１； ｐ２＝ｓ２； ｐ３＝２・
ｓ３・ｃｏｓ（π／４）−ｓ４；ｐ４＝ｓ４； ｐ５＝
２・ｓ５・ｃｏｓ（３π／８）−ｓ６；ｐ６＝ｓ６；
ｐ７＝２・ｓ７・ｃｏｓ（π／８）−ｓ８； ｐ８＝ｓ
８；ｚ１＝ｐ１＋ｐ４； ｚ２＝ｐ２＋ｐ３； ｚ３＝
ｐ２−ｐ３；ｚ４＝ｐ１−ｐ４； ｚ５＝ｐ７−ｐ５；
ｚ６＝ｐ８−ｐ６；ｚ７＝ｐ５＋ｐ７； ｚ８＝ｐ６
＋ｐ８；ｙ１＝ｚ１； ｙ２＝ｚ２； ｙ３＝ｚ３；
ｙ４＝ｚ４；ｙ５＝２・ｚ５・ｃｏｓ（π／４）−ｚ
８；ｙ６＝２・Ｚ６・ｃｏｓ（π／４）−ｚ７； ｙ７
＝ｚ７； ｙ８＝ｚ８；ｘ（０）＝ｙ１＋ｙ８； ｘ
（１）＝ｙ２＋ｙ７；ｘ（２）＝ｙ３＋ｙ６； ｘ
（３）＝ｙ４＋ｙ５；ｘ（４）＝ｙ４−ｙ５； ｘ
（５）＝ｙ３−ｙ６；ｘ（６）＝ｙ２−ｙ７； ｘ
（７）＝ｙ１−ｙ８ 計算アルゴリズムの可能なハードウエア構成の品質は、
二つの観点で判断することが可能であり、即ち（１）計
算の複雑性及び（２）通信条件である。本発明によれ
ば、処理能力速度を考慮に入れて、ＤＣＴを達成するの
に必要とされる乗算ステップの数によって判断した場合
のＤＣＴの計算複雑性は、次数Ｎ（即ち、線形）であ
る。尚、ＮはＤＣＴにおける点の数である。上述した如
く、該フィルタバンクのツリー構成は、最大のファンア
ウトが２となり、そのことは、全ての通信が「ローカル
（局所的）」のものとすることを可能とする（即ち、デ
ータは元のフィルタ、換言すると、最高次のフィルタか
ら流れ、且つ図３３に関して前に説明した如くツリー構
成において親子の関係を有することのないフィルタ間で
の通信は必要ではない）。 本発明の実施例の概観 本発明の実施例は、ＪＰＥＧスタンダードの「べースラ
イン」アルゴリズムを実行する。図１は、本発明のこの
実施例の機能的ブロック図を示している。この実施例
は、集積回路形態で実現されているが、このアーキテク
チャを実現するためにその他の技術を使用すること、例
えばディスクリートな部品によって構成すること、又は
コンピュータにおけるソフトウエアによって実現するこ
とも可能である。
【００３８】データ圧縮期間中（即ち、与えられた画像
を表示するのに必要とされるデータの量を減少させるこ
と）におけるこの実施例の動作は、最初に、図１を参照
して機能的に説明する。図１は、概略ブロック図の形態
で、本発明に基づくデータ圧縮／脱圧縮システムを示し
ている。図１における実施例は、ビデオバスインターフ
ェースユニット１０２を介してビデオ入力データを発生
する外部装置とインターフェースしている。本発明は実
時間においてビデオ信号の圧縮及び脱圧縮（プレイバッ
ク）を与えるので、同期回路１０２−１及び１１３−２
が、外部ビデオ装置（不図示）から及びそれへの同期信
号をそれぞれ受信及び供給するために設けられている。
【００３９】ビデオバスインターフェースユニット（Ｖ
ＢＩＵ）１０２は、データＩ／Ｏライン１０２−２を介
して、２クロック周期毎に、２４ビットの入力ビデオ信
号を受付ける。ＶＢＩＵ１０２は、更に、ユーザのオプ
ションによって、多くのビデオ装置によって使用される
「自然」水平方向のライン毎のビデオデータフォーマッ
トにおいて入力（圧縮）又は出力（脱圧縮）データの一
時的な格納を与える外部メモリバッファと共に使用する
ためのアドレスライン１０２−３上の１３ビットのアド
レスを供給する。圧縮期間中においては、水平方向のラ
イン毎のビデオデータは、バス１０２−３上にＶＢＩＵ
１０２によって発生されるアドレスに従ってＩ／Ｏバス
１０２−２を介してＶＢＩＵへ入力するために８×８画
素ブロックとして読込まれる。脱圧縮期間中において
は、この水平方向のライン毎のビデオデータは、水平方
向のライン毎の出力のために、バス１０２−２上のＶＢ
ＩＵ１０２からの８×８画素ブロック出力を適切なアド
レス位置に書込むことによって外部ビデオ装置へ与えら
れる。再度、ＶＢＩＵ１０２内のアドレス発生器は、こ
の適切なアドレスを供給する。
【００４０】ＶＢＩＵ１０２は、四つの外部的ビデオデ
ータフォーマット、即ちカラーフォーマット（ＲＧＢ）
及び三つのルミナンスークロミナンス（ＹＵＶ）フォー
マットを受付ける。ＹＵＶフォーマットは、指定ＹＵＶ
４：４：４、ＹＵＶ４：２：２及びＹＵＶ４：１：１で
ある。これらの比は、ルミナンス及び二つのクロミナン
ス成分における相対的なサンプリング周波数の比を表わ
している。ＲＧＢフォーマットにおいては、各画素は、
三原色赤、緑及び青の各々における画素の強度に対応す
る三つの強度によって表わされる。ＹＵＶ表示において
は、三つの数字Ｙ，Ｕ，Ｖは、それぞれ、画素のルミナ
ンスインデックス（Ｙ成分）及び二つのクロミナンスイ
ンデックス（Ｙ及びＶ成分）を表わしている。ＪＰＥＧ
スタンダードにおいては、各々が８×８マトリクスで表
現される６４個の画素からなるグループが一度に圧縮又
は脱圧縮される。ＲＧＢ及びＹＵＶ４：４：４フォーマ
ットにおける６４個の画素は、物理的なディスプレイ上
において、水平方向及び垂直方向において８×８エリア
を占有する。人間の視覚能力は強度よりもカラー即ち色
に対して感度が低いので、ある適用例においては、ＹＵ
Ｖ４：２：２及びＹＵＶ４：１：１フオーマットのＵ及
びＶ成分を与え、Ｕ及びＶタイプのデータがそれぞれ１
６画素×８画素及び３２画素×８画素のエリアに亘って
水平方向に平均化された値として表現されるもので十分
である。空間ドメインにおける８×８マトリクスは、
「画素」マトリクスと呼ばれ、変換ドメインにおけるそ
れに対応する８×８マトリクスは「周波数」マトリクス
と呼ばれる。
【００４１】ＲＧＢ及びＹＵＶ４：４：４フォーマット
は入力として受付けられるが、それらは、直ぐに、ＹＵ
Ｖ４：２：２フォーマットでの表示へ還元される。ＲＧ
Ｂデータは、最初に、ＲＧＢデータに関しての一連の演
算処理によってＹＵＶ４：４：４へ変換される。Ｕ，Ｖ
成分における隣の画素を平均化することによって、ＶＢ
ＩＵ１０２において、ＹＵＶ４：４：４データはＹＵＶ
４：２：２データへ変換される。この動作は、処理され
るべきデータの量を直ぐに３分の１に減少させる。その
結果、本発明のこの実施例における回路は、ＹＵＶ４：
２：２及びＹＵＶ４：１：１フォーマットを処理するこ
とが必要とされるに過ぎない。前述した如く、ＪＰＥＧ
スタンダードは、「損失性」圧縮アルゴリズムを実行
し、ＲＧＢ及びＹＵＶ４：４：４フォーマットからＹＵ
Ｖ４：２：２フォーマットへの変換によって喪失される
ビデオ情報は、ＪＰＥＧスタンダードの下では問題があ
るものとは考えられない。脱圧縮モードにおいては、圧
縮操作において廃棄されたサンプル値の代わりに平均値
を与えることによってＹＵＶ４：４：４フォーマットが
回復される。後述する如く、ＹＵＶ４：４：４データに
関する一連の演算処理によって、ＹＵＶ４：４：４フォ
ーマットからＲＧＢフォーマットが回復される。
【００４２】ＶＢＩＵユニット１０２における処理の結
果、クロック周期当り１６ビット（二つの値）で、ビデ
オデータがブロックメモリユニット１０３へ供給され
る。ブロックメモリユニット１０３は、同一の画素タイ
プ（Ｙ，Ｕ又はＶ）の８×８ブロック（マトリクス）内
に格納されるべき１６ビットビデオデータの入力ストリ
ームに対するバッファである。本発明において実行され
る離散余弦変換（ＤＣＴ）アルゴリズムは二次元変換で
あり、ビデオ信号データがＤＣＴ／ＩＤＣＴプロセサユ
ニット１０６を二度通過することを必要とし、即ち各空
間方向（水平方向及び垂直方向）に対して一度ずつ全部
で二度通過することを必要とするので、このバッファス
テップは重要である。ビデオ入力データが一度ＤＣＴ／
ＩＤＣＴプロセサユニット１０６を介して通過した後
に、中間データが得られる。その結果、ＤＣＴ／ＩＤＣ
Ｔプロセサユニット１０６は、ビデオ入力データと、第
１回目の通過のＤＣＴ操作の後の中間結果との間でマル
チプレクス動作、即ち多重化動作を行なわねばならな
い。ＤＣＴユニット１０６内において必要とされるレジ
スタ数を最小とし且つＤＣＴユニット１０６内の制御信
号を簡単化するために、画素マトリクスの要素が処理さ
れるシーケンスが重要である。
【００４３】ＤＣＴ／ＩＤＣＴプロセサユニット１０６
に対しての、入力データ及び二次元ＤＣＴの最初の通過
の後の中間データのシーケンス動作は、ＤＣＴ入力選択
ユニット１０４によって実施される。ＤＣＴ入力選択ユ
ニット１０４は、交互に、所定の順番で、ブロックメモ
リユニット１０３からの二つの８ビットワードか、又は
ＤＣＴ行格納ユニット１０５からの二つの１６ビットワ
ードの何れかを選択する。ＤＣＴ行格納ユニット１０５
は、二次元ＤＣＴを介してのデータの最初の通過の後の
中間結果を有している。ＤＣＴ入力選択ユニット１０４
によって選択されたデータは、ＤＣＴ／ＩＤＣＴプロセ
サユニット１０６によって処理される。その結果は、二
次元ＤＣＴを完了したデータの場合には、量子化ユニッ
ト１０８へ送られるか、又は、最初の通過のＤＣＴデー
タの場合には、二次元ＤＣＴの２番目の通過のためにＤ
ＣＴ行格納ユニット１０５を介してリサイクルされる。
このＤＣＴ行格納ユニット１０５か又は量子化ユニット
１０８の何れかへ供給するデータの分離は、ＤＣＴ行／
列分離器ユニット１０７において達成される。ＤＣＴ操
作の結果は、クロック周期毎に二つの１６ビットデータ
を発生する。ＤＣＴ行／列分離器１０７における二重バ
ッファ機能構成は、連続的なストリームを供給する。即
ち、１６ビット出力データの各クロックサイクル毎の１
６ビットがＤＣＴ行／列分離器ユニット１０７から量子
化ユニット１０８内に供給される。
【００４４】二次元ＤＣＴからの出力データは、元の８
×８画素マトリクスの空間周波数係数に対応し、「周波
数」マトリクスと呼ばれる８×８マトリクスとして組織
されている。各画素マトリクスは、二次元ＤＣＴ処理の
結果として、変換（周波数）ドメインにおいて対応する
周波数マトリクスを有している。周波数マトリクスにお
けるその位置に従って、各要素は、ＹＵＶ量子化テーブ
ル１０８−１からとられる対応する量子化定数によって
量子化器１０８内において乗算される。量子化定数は、
国際的なスタンダード、即ちＪＰＥＧから得られ、又
は、現在の一組のデータに関して付与されるべきホスト
コンピュータによって供給されるカスタム化された画像
処理機能から得られる。量子化ユニット１０８は、行／
列分離器ユニット１０７からの１６ビット入力をＹＵＶ
量子化テーブル１０８−１からの１６ビットの量子化定
数と乗算するための１６ビット×１６ビット乗算器を有
している。その結果は、３２ビットの値であり、ビット
３１が最大桁ビットであり且つビット０が最小桁ビット
である。この実施例においては、妥当なダイナミックレ
ンジを与え且つより簡単なハードウエア構成とするため
に有意性のあるビットの数を最小とする二重の目的を充
足するために、８個のビットのみが保存される。従っ
て、ビット３１乃至１６によって表示される数を丸める
ためにビット１５の位置に１が加算される。３２ビット
の乗算結果のうち８個の最大桁ビット、及び１６個の最
小桁ビットは廃棄される。正味の結果は、８ビット値で
あり、それは後述するジグザグユニット１０９へ送給さ
れる。この量子化ステップは周波数マトリクスの高周波
数成分をゼロにセットする傾向があるので、量子化ユニ
ット１０８はローパスデジタルフィルタとして作用す
る。ＤＣＴアルゴリズムのために、元の画像におけるル
ミナンス（Ｙ）又はクロミナンス（Ｕ，Ｖ）の低周波数
係数は、それぞれの周波数マトリクスの下位の要素で表
わされる。即ち、要素Ａｉｊは、ｉ＞ｍ及びｊ＞ｎの場
合に、水平方向及び垂直方向の両方において、要素Ａ
ｍｎよりも元の画像のより高い周波数係数を表わしてい
る。
【００４５】従って、ジグザグユニット１０９は、各ク
ロック周期毎に８ビットのデータ項目（ｄａｔｕｍ）を
受信する。各データ項目は、８×８周波数マトリクスの
量子化した要素である。データが入ってくると、該デー
タは、各位置が周波数マトリクスの要素を表わす６４位
置メモリアレイの位置内に個別的に書込まれる。メモリ
アレイが満杯になると、それは、００位置から開始して
ジグザグの態様で８×８マトリクスの読取りに対応する
態様で読出される（即ち、Ａ００，Ａ１０’Ａ０１’Ａ
０２’Ａ１１’Ａ２０’Ａ３０’Ａ２１’Ａ１２’Ａ
０３’などの順番である）。量子化ステップはより高い
周波数係数をゼロとする傾向があるので、この８×８周
波数マトリクスの読取り方法は、ゼロとした周波数係数
からなる長いランを発生させる蓋然性が高く、個々の値
のゼロではなくラン長としてゼロからなる長いランを表
示することによってデータシーケンスを圧縮する便利な
方法を与えている。このラン長は、ゼロパッカー／アン
パッカーユニット１１０においてエンコードされる。
【００４６】現在の６４個の８ビット値の蓄積を与える
と共にラン長フォーマットにおける前の６４個の８ビッ
ト値の同時的な読出しを行なうジグザグユニット１０９
における二重バッファ機能のために、８ビットデータの
連続的なストリームがゼロパッカー／アンパッカーユニ
ット１１０へ与えられる。このデータストリームは、Ｄ
Ｃ−ＡＣ−ＲＬ−ＡＣ−ＲＬ．．．のパターンのフォー
マットでパック、即ち詰込まれる。尚、ＤＣ−ＡＣ−Ｒ
Ｌ−ＡＣ−ＲＬ．．．は、順番に、ＤＣ係数、ＡＣ係
数、ゼロのラン、ＡＣ係数、ゼロのランなどを表示して
いる。マトリクスＡの要素Ａ００はＤＣ係数であり、そ
の他の全てのエントリはＡＣ係数と呼称される。次い
で、このデータストリームは、圧縮データ表示へのエン
コードを行なう次のステップのために、先入れ先出し
（ＦＩＦＯ）メモリアレイ１１４内に格納される。この
実施例における圧縮データ表示はホフマンコードであ
る。このメモリアレイ１１４は、一時的な格納を与える
ものであって、その内容は、ホストインターフェース１
１３を介してホストコンピュータの支持の下にコーダ／
デコーダユニット１１１によって検索される。エンコー
ドされるべきデータの格納に加えて、ＦＩＦＯメモリ１
１４は、エンコードを行なうための変換ルックアップテ
ーブルを有している。ＦＩＦＯメモリ１１４内の一時的
な格納が必要であるのは、機能ユニット１０２乃至１１
０による入力ビデオ信号（それは、ＶＢＩＵ１０２へ継
続的に供給され且つそれは実時間で処理されねばならな
い）に関しての前の信号処理ステップと異なり、このコ
ーディングステップは、ホストバスインターフェース１
１３を介して本発明の実施例と非同期的に相互作用を行
なう外部ホストコンピュータの制御の下で実行される。
【００４７】ＦＩＦＯメモリ１１４の書込み及び読出し
は、ＦＩＦＯ／ホフマンコードバス制御器ユニット１１
２によって制御される。ＦＩＦＯメモリ１１４内へのゼ
ロパック型ビデオデータの読取り及び書込みの制御に加
えて、ＦＩＦＯ／ホフマンコードバス制御器１１２は、
圧縮期間中はホフマンコード変換テーブルのために且つ
脱圧縮期間中はホフマンデコードテーブルのためにＦＩ
ＦＯメモリ１１４をアクセスする。ホフマンコードを使
用することは、データ圧縮のＪＰＥＧスタンダードに適
合させるためである。ＪＰＥＧスタンダードを使用する
その他のデータ圧縮装置との適合性を与えることにより
その他のコーディング方法を使用することも可能であ
る。
【００４８】ＦＩＦＯ／ホフマンコードバス制御器ユニ
ット１１２は、ゼロパッカー／アンパッカーユニット１
１０からの及びコーダ／デコーダユニット１１１からの
ＦＩＦＯメモリ１１４へのアクセス要求を処理する。デ
ータは、内部バス１１６を介して、ＦＩＦＯメモリ１１
４内へ転送され且つそれから外部へ転送される。圧縮期
間中にＶＢＩＵ１０２を介して入ってくるビデオ信号の
同期的な連続ストリーム又は脱圧縮期間中における対応
する出力同期ストリームを実時間で処理する必要性のた
めに、ゼロパッカー／アンパッカーユニット１１０は、
常に、コーダ／デコーダユニット１１１及びホストコン
ピュータからの要求を上回るＦＩＦＯメモリ１１４に対
して常に最高の優先度が与えられている。
【００４９】ＦＩＦＯ／ホフマンコードバス制御器ユニ
ット１１２がＦＩＦＯメモリ１１４からゼロパック型デ
ータを読取ることを要求することの他に、コーダ／デコ
ーダユニット１１１は、ＦＩＦＯメモリ１１４から検索
したホフマンコードテーブルをルックアップすることに
よってゼロパック型データをホフマンコードへ変換す
る。次いで、このホフマンコード化データは、大量記憶
媒体内に格納するために、ホストインターフェース１１
３を介してホストコンピュータ（不図示）へ送給され
る。ホストコンピュータは、ホストバス１１５（図１
２）を介して、量子化器１０８及びＤＣＴブロックメモ
リ１０３などを包含するシステムの種々のモジュールと
直接的に通信することが可能である。ホストバス１１５
は、後にホストバスインターフェース１１３に関連して
説明するバススタンダードのサブセットを実現する。こ
のホストバス１１５は、内部バス１１６と混乱すべきで
はない。内部バス１１６は、ＦＩＦＯ／ホフマンコード
バス制御器ユニット１１２の制御下にある。内部バス１
１６は、ＦＩＦＯメモリ１１４内に格納されているデー
タへのアクセスを与える。
【００５０】本実施例のアーキテクチャは、コードに
「パイプライン」型としたプロセサとして説明すること
が可能なタイプのものである。この様なプロセサの顕著
な特徴の一つは、任意の与えられた時間における機能ブ
ロックが、固定した「待ち時間（ｌａｔｅｎｃｙ）」関
係、即ち時間遅れによって別の機能ブロックによって処
理されている一組のデータに関係した一組のデータを処
理することである。機能ブロック間に同期を与えるため
に、一組のコンフィギュレーション（形態）レジスタが
与えられている。機能ブロック間において適切な待ち時
間を維持することの他に、これらのコンフィギュレーシ
ョンレジスタはその他のコンフィギュレーション情報を
有している。ビデオ信号の脱圧縮は、圧縮の場合の態様
を実質的に逆にした態様で行なわれる。ビデオバス制御器ユニットの構造及び動作 ビデオバス制御器ユニット１０２は、例えばデジタル化
出力を有するビデオカメラなどのようなビデオ入力装置
への又はビデオディスプレイへの外部インターフェース
を与える。ビデオバス制御器ユニット１０２は、更に、
ＲＧＢ又はＹＵＶ４：４：４フォーマットから圧縮期間
中における本発明の実施例での処理に適したＹＵＶ４：
２：２フォーマットへの変換を与えると共に、脱圧縮期
間中における出力が要求される場合にＲＧＢ又はＹＵＶ
４：４：４フォーマットを与える。従って、本発明のこ
の実施例は、多様なビデオ装置へのインターフェースを
可能としている。
【００５１】図２は、上述した実施例のビデオバス制御
器ユニット（ＶＢＩＵ）１０２のブロック図である。前
述した如く、ＲＧＢ又はＹＵＶ４：４：４ビデオ信号
は、デジタル化画像の８画素×８画素エリアを表わす６
４個の２４ビット値として本実施例内に入ってくる。各
画素は、三つの成分で表わされ、各成分の値は８ビット
で表現される。ＲＧＢフォーマットにおいては、各成分
は三原色のうちの一つの強度を表わす。ＹＵＶフォーマ
ットにおいては、Ｙ成分はルミナンスのインデックスを
表わし、且つＵ及びＶ成分は二つのクロミナンスインデ
ックスを表わす。選択されたモードに依存して、ＲＧＢ
又はＹＵＶ４：４；４フォーマットにおける入力ビデオ
信号は、ＶＢＩＵ１０２によって６４個の１６ビット値
へ減少され、４：４：４ＹＵＶビデオデータ及びＲＧＢ
データは４：２：２ＹＵＶデータへ変換される。入力さ
れる４：２：２及び４：１：１ＹＵＶデータは減少され
ない。ＲＧＢデータを４：４：４ＹＵＶデータへ減少さ
せるプロセスは以下の式に従って行なわれる。
【００５２】 Ｙ＝０．３２５３Ｒ＋０．５７９４Ｇ＋０．０９５４Ｂ （ルミナン ス） Ｅ１ Ｕ＝（０．８３７８Ｂ−Ｙ）／２．０３ （クロミナンス） Ｅ２ Ｖ＝（１．０８８Ｒ−Ｙ）／１．１４ （クロミナンス） Ｅ３ ４：４：４ＹＵＶから４：２：２ＹＵＶフォーマットへ
の変換を実行するために、Ｕ及びＶタイプのデータの相
継ぐ値が平均化され、従って実効的に、Ｕ及びＶデータ
は、Ｙデータの周波数の半分においてサンプルされる。
【００５３】圧縮モード期間中においては、各画素を表
わす２４ビットの外部ビデオデータは、データＩ／Ｏバ
ス１０２−２を介してＶＢＩＵ１０２内に入力される。
この２４ビットビデオデータは、レジスタ２０１内にラ
ッチされ、そのラッチされたビデオデータは、マルチプ
レクサ２０３によって送信されるか、又はＲＧＢ／ＹＵ
Ｖ変換器回路２０２によってサンプルされる。圧縮モー
ド期間中においては、ＲＧＢ／ＹＵＶ変換器回路２０２
は、２４ビットのＲＧＢデータを２４ビットのＹＵＶ
４：４：４データへ変換する。ＲＧＢ／ＹＵＶ変換器回
路２０２の出力データは、マルチプレクサ２０３へ送給
される。選択したデータフォーマットに依存して、マル
チプレクサ２０３は、生の入力データ（４：４：４、
４：２：２又は４：１：１のＹＵＶフォーマットの何れ
か）か、又はＲＧＢ／ＹＵＶ変換器回路２０２からのＹ
ＵＶ４：４：４フォーマットデータ（ＲＧＢフォーマッ
トから変換されたもの）の何れかを選択する。
【００５４】圧縮モードの下での入力画素データフォー
マットは次の如くである。ＲＧＢ及びＹＵＶ４：４：４
フォーマットにおいては、画素データは、シーケンス
（Ｒ，Ｇ，Ｂ） （Ｒ，Ｇ，Ｂ）．．．又は （Ｙ，
Ｕ，Ｖ） （Ｙ，Ｕ，Ｖ）．．．、即ちＹＵＶフォーマ
ットにおいてはＹ，Ｕ又はＶ及びＲＧＢフォーマットに
おいてはＲ，Ｇ又はＢのデータタイプの各々において８
ビットの形態で、二つのクロック周期毎に２４ビットの
割合でデータＩ／Ｏバス１０２−２に書込まれる。４：
２：２ＹＵＶフォーマットにおいては、画素データは、
シーケンス（Ｙ，Ｕ）（Ｙ，Ｖ）（Ｙ，Ｕ）．．．の形
態で二つのクロック周期毎に１６ビットの割合で書込ま
れる。又、４：１：１ＹＵＶフォーマットにおいては、
データは、シーケンス（Ｙ，ＬＳＢのＵ）（Ｙ，ＭＳＢ
のＵ）（Ｙ，ＬＳＢのＶ）（Ｙ，ＭＳＢのＶ）（Ｙ，Ｌ
ＳＢのＵ）．．．の形態で二つのクロック周期毎に１２
ビットの割合で書込まれる。尚、ＭＳＢ及びＬＳＢは、
それぞれ、「最大桁ビット」及び「最小桁ビット」のこ
とである。
【００５５】マルチプレクサ２０３からの出力データは
ＹＵＶ／ＤＣＴ変換器ユニット２０４へ送給され、該変
換器ユニットは、２４ビット入力ビデオデータをブロッ
クメモリユニット１０３用の１６ビットフォーマットへ
変換させる。この１６ビットブロック格納フォーマット
は、各１６ビットデータ（データ項目）が（Ｙ，Ｙ），
（Ｕ，Ｕ），（Ｖ，Ｖ）のうちの一つであること、即ち
同一のタイプの二つの８ビットデータが１個の１６ビッ
トデータ（データ項目）にパック、即ち詰込まれている
ことを必要とする。
【００５６】従って、ＹＵＶ４：４：４フォーマットデ
ータに対する（Ｙ，Ｕ，Ｖ）．．．（Ｙ，Ｕ，Ｖ）フォ
ーマットは、２４ビットのデータシーケンスＹ０Ｕ０Ｖ
０，Ｙ１Ｕ１Ｖ１，Ｙ２Ｕ２Ｖ２，Ｙ３Ｕ３Ｖ
３，．．．Ｙ７Ｕ７Ｖ７から、１６ビットデータシーケ
ンスＹ０Ｙ１，Ｕ０１Ｕ２３，Ｙ２Ｙ３，Ｖ０１Ｖ２
３，Ｙ４Ｙ５などへ再パックされ、尚ＵｍｎはＵｍ及び
Ｕｎ８ビットデータの８ビット平均を示している。ＹＵ
Ｖ４：２：２表示の下でのＵ，Ｖマトリクスの各要素は
平均値であるので、二つの隣り合う画素の水平方向にお
いては、６４値８×８マトリクスは、ビデオ画像におけ
る１６画素×８画素のエリアから組立てられる。上述し
た如く、ＹＵＶ４：２：２表示は、ＹＵＶ４：４：４、
ＲＧＢ又はＹＵＶ４：２：２フォーマットの何れかの入
力データから発生することが可能である。ＹＵＶ４：
２：２フォーマット用の（Ｙ，Ｕ），（Ｙ，Ｖ），
（Ｙ，Ｕ），（Ｙ，Ｖ）．．．フォーマットは、１６ビ
ットデータシーケンスＹ０Ｕ０，Ｙ１Ｖ０，Ｙ２Ｕ２，
Ｙ３Ｖ２，．．．Ｙ７Ｖ６からＹ０Ｙ１，Ｕ０Ｕ２，Ｙ
２Ｙ３，Ｖ０Ｖ２などへ再パックされる。
【００５７】同様に、ＹＵＶ４：１：１フォーマット用
の（Ｙ，ＬＳＢのＵ），（Ｙ，ＭＳＢのＵ），（Ｙ，Ｌ
ＳＢのＶ），（Ｙ，ＭＳＢのＶ）フォーマットは、１２
ビットデータシーケンスＹ０Ｕ０Ｌ，Ｙ１Ｕ０Ｈ，Ｙ２
Ｖ０Ｌ，Ｙ３Ｖ０Ｈ，Ｙ４Ｕ４Ｌなどから１６ビットデ
ータシーケンスＹ０Ｙ１，Ｙ２Ｙ３，Ｙ４Ｙ５，Ｕ０Ｕ
４，Ｙ６Ｙ７，Ｖ０Ｖ４（画像の偶数ライン内の画素に
対して）又は１２ビットデータシーケンスＹ０Ｖ０Ｌ，
Ｙ１Ｖ０Ｈ，Ｙ２Ｕ０Ｌ，Ｙ３Ｕ０Ｈ，Ｙ４Ｖ４
Ｌ．．．から１６ビットデータシーケンスＹ０Ｙ１，Ｙ
２Ｙ３，Ｙ４Ｙ５，Ｖ０Ｖ４Ｙ６Ｙ７，Ｕ０Ｕ４（画像
の奇数ライン内の画素に対して）へ再パックされる。
【００５８】脱圧縮期間中において、ブロックメモリユ
ニット１０３からのデータは１６ビットワードとしてＶ
ＢＩＵ１０２によって読取られる。ブロックメモリフォ
ーマットデータは、必要に応じて２４ビットのＲＧＢ、
ＹＵＶ４：４：４又は１６ビットの４：２：２又は１２
ビットの４：１：１フォーマットへ変換される。１６ビ
ット表示から種々のＹＵＶ表示への変換は、ＤＣＴ／Ｙ
ＵＶ変換器２０５によって行なわれる。ＲＧＢデータが
特定された出力フォーマットである場合には、ＤＣＴ／
ＹＵＶ変換器２０５が、ＲＧＢフォーマットへの変換の
ためにＲＧＢ／ＹＵＶ変換器２０２へ２４ビットのＹＵ
Ｖ４：４：４フォーマットデータを出力する。ＲＧＢ／
ＹＵＶ変換器２０２の出力データか又はＤＣＴ／ＹＵＶ
変換器２０５の出力データの何れかが、データＩ／Ｏバ
ス１０２−２上へ出力するためにマルチプレクサ２０８
によって選択される。
【００５９】同期発生器１０２−１内のクロック回路
が、外部ディスプレイによって要求される場合に、ディ
スプレイタイミング信号Ｈｓｙｎｃ及びＶｓｙｎｃ（水
平同期信号及び垂直同期信号）を発生する。外部メモリ
アドレス発生器２０７が、必要に応じて、外部ディスプ
レイのバッファメモリ内にビデオデータをローディング
するために、アドレスバス１０２−３上にアドレスを供
給する。この外部メモリは、圧縮期間中における人力の
ために水平ライン毎の「自然」ビデオデータから８×８
ブロックの画素データへの変換を与えると共に、外部メ
モリアドレス発生器２０７によって与えられるアドレス
を使用して、脱圧縮期間中において、８×８ブロックの
出力画素データから水平ライン毎の出力画素データへの
変換を与える。従って、外部メモリアドレス発生器２０
７は、多様なビデオ装置との適合性を与えている。
【００６０】ブロックメモリユニットの構成及び動作 ブロックメモリユニット（ＢＭＵ）１０３は、Ｙ，Ｕ，
Ｖのインターリーブした画素データのストリームを、同
一のタイプ（Ｙ，Ｕ又はＶ）の画素データの８×８ブロ
ックへ組立てる。更に、ＢＭＵ１０３は、データ圧縮期
間中において、ビデオバスインターフェースユニット
（ＶＢＩＵ）１０２とＤＣＴ入力選択ユニット１０４と
の間のデータバッファとして作用し、且つ脱圧縮動作期
間中においては、ＶＢＩＵ１０２とＤＣＴ行／列分離器
ユニット１０７との間のデータバッファとして作用す
る。
【００６１】データ圧縮期間中において、ＶＢＩＵ１０
２は、４：２：２フォーマットが必要とされる場合各ク
ロック周期毎にＹＵＹＶ−−−−ＹＵＹＶ−−−一のシ
ーケンスで画素を出力し（各Ｙ，Ｕ，Ｖは２個の画素の
情報を有する１個の１６ビットデータである）、又は
４：１：１フォーマットが使用される場合は、ＹＸＹＸ
−−−−ＹＵＹＶ−−−−のシーケンスで出力される。
尚、「−」はＶＢＩＵ１０２から出力データがないこと
を示しており、且つ「Ｘ」は出力データが「ｄｏｎ’ｔ
−ｃａｒｅ」タイプのものであることを表わしている。
ＤＣＴ入力選択ユニット１０４はブロック内の全ての６
４個の画素（８×８マトリクス）がその２相動作期間中
に与えられることを必要とするので、ＢＭＵ１０３は、
ＤＣＴ入力選択ユニット１０４に対して出力データが与
えられる前に、ＶＢＩＵ１０２からの同一の種類の６４
個の画素からなる完全なマトリクスを蓄積することが可
能でなければならない。
【００６２】データ脱圧縮期間中において、逆の動作が
行なわれる。ＤＣＴ行／列分離器１０７は、同一の種類
の６４個の画素を直列的にＢＭＵ１０３へ出力し、該画
素は、Ｙタイプの画素の四つの完全なマトリクスとＵ及
びＶの各々のタイプの画素の一つの完全なマトリクスが
蓄積されるまで、ＢＭＵ１０３内に一時的に格納され、
従ってＶＢＩＵ１０２は、外部ディスプレイ装置へ出力
するために必要とされるビデオデータを再生することが
可能である。
【００６３】図３は、ＢＭＵ１０３のブロック図を示し
ている。ＢＭＵ１０３は、二つの部分、即ち制御回路３
００ａ及びメモリコア３００ｂから構成されている。メ
モリコア３００ｂは、三つの領域、即ちＹ＿領域３１１
と、Ｕ＿領域３１２と、Ｖ＿領域３１３とに分割されて
いる。各領域は、一つの特定のタイプの画素データを格
納し、且つ幾つかの６４値のブロックを有することが可
能である。本実施例においては、Ｙ＿領域３１１は、５
個のブロックの容量を有しており、且つＹ画素のみを収
納している。Ｕ＿領域３１２は一つを超えるブロックの
容量を有しているが、２個未満のブロックであって、且
つＵタイプの画素のみを収納している。同様に、Ｖ＿領
域は１個を超えるが２個未満のブロックの容量を有して
おり、且つＶタイプの画素のみを収納している。この構
成は、４：１：１フォーマット脱圧縮に対して最適化さ
れており、ＶＢＩＵ１０２への連続的な出力データスト
リームを可能としながらメモリ書込みを可能とするため
にＹ，Ｕ又はＶタイプのデータにおけるエキストラな格
納部を有している。データは各クロック周期に対して二
つの値の割合でブロックメモリユニット１０３内に転送
されたり又はそれから外部へ転送されるので、メモリ構
成は、同一のアドレスに対しての相継ぐ読取り及び書込
み動作を可能とするアドレスエイリアシングを使用して
構成されている。データはインターリーブした画素フォ
ーマットでＶＢＩＵ１０２へ出力されねばならず且つデ
ータは各要素が同一の画素タイプ（Ｙ，Ｕ又はＶ）のマ
トリクスでＤＣＴユニット１０４−１０７から到着する
ので、現在出力中のＵ又はＶマトリクス内の対応する要
素がＶＢＩＵ１０２へ供給される前に、次のＵ又はＶマ
トリクスの要素が到着する場合がある。この様な時間期
間中において、次のＵ又はＶマトリクスの要素は、出力
中の現在のマトリクスとオーバーラップすることのない
メモリ位置が割当てられる。従って、この様な状態を可
能とするために、Ｕ，Ｖブロックに対して割当てられた
物理的メモリは、必ず１個よりも大きなブロックでなけ
ればならない。実際には、１個のブロックの４分の１の
エキストラな部分が本実施例において取扱われるＹＵＶ
４：２：２及びＹＵＶ４：１：１データフォーマットの
場合に十分であることが判明している。領域３１１，３
１２及び３１３の開始アドレスは、それぞれ、０，２５
６，３２０として指定されている。ＢＭＵ１０３とＶＢ
ＩＵ１０２との間のデータのやりとりは画素単位である
が、ＢＭＵ１０３とＤＣＴ入力選択１０４又はＤＣＴ行
／列分離器１０７との間のやりとりは６４値ブロックの
単位である。
【００６４】ブロックメモリユニットにおけるメモリアクセスモード 本実施例の別の側面は、メモリコア３００ｂにおけるメ
モリコアアドレスのエイリアシングである。エイリアシ
ングは、同一の物理的メモリ位置に対してポイント、即
ち指向する１個以上の論理アドレスを有する態様であ
る。メモリコアアドレスのエイリアシングは必ずしも本
発明の実施のためのものではないが、アドレスエイリア
シングは、メモリコア３００ｂの物理的寸法を減少させ
且つ二つの６４値ブロックによって物理的メモリ位置を
共用することを可能とすることにより顕著なチップ面積
を節約する。この共用について次に説明する。
【００６５】圧縮又は脱圧縮動作期間中において、ＶＢ
ＩＵ１０２からＢＭＵ１０３を介してＤＣＴ入力選択ユ
ニット１０４へ、又はＤＣＴ行／列分離器１０７からＢ
ＭＵ１０３を介してＶＢＩＵ１０２へそれぞれデータが
流れる。１個のブロックの幾つかの部分は、既に読取ら
れており且つ再度アクセスされることはなく、一方該ブ
ロックの他の部分はこれから読取られるべきものであ
る。従って、既に読取られた１個のブロックの一部を収
納するメモリコア３００ｂ内の物理的位置は、そのブロ
ック全体が完全に読取られる前に、書込みが行なわれる
場合がある。この様な態様でメモリ位置の再使用を可能
とするアドレスマッピングの管理は、アドレスエイリア
シング又は「インライン」メモリとして知られている。
本実施例においては、アドレスエイリアシング論理３１
０がこの様なマッピングを行なう。一組を構成する６個
のレジスタ３０４乃至３０９が、アドレスエイリアシン
グ論理３１０によって物理的アドレス内にマップされる
データム、即ちデータ項目の論理的アドレスを発生す
る。従って、ＹＷアドレスカウンタ３０４、ＵＷアドレ
スカウンタ３０５及びＶＷアドレスカウンタ３０６は、
それぞれ、Ｙ＿領域３１１，Ｕ＿領域３１２，Ｖ＿領域
３１３の領域内への書込み動作のための理論的アドレス
を供給する。同様に、ＹＲアドレスカウンタ３０７、Ｕ
Ｒアドレスカウンタ３０８及びＶＲアドレスカウンタ３
０９は、それぞれ、Ｙ＿領域３１１、Ｕ＿領域３１２、
Ｖ＿領域３１３における読取り動作のための読取り論理
アドレスを供給する。
【００６６】ＢＭＵ１０３内のアドレス発生論理３００
ａは、主に、状態カウンタ３０１と、領域カウンタ３０
２と、上述した６個のアドレスカウンタ３０４乃至３０
９とから構成されている。選択されたフォーマット及び
動作モードに依存して、メモリコアアクセスは以下の如
きパターンに従う。 Ａ ４：２：２圧縮シーケンス−ＹＵＹＶＲＲＲＲ Ｙ
ＵＹＶＲＲＲＲ Ｂ ４：１：１圧縮シーケンス−ＹＸＹＸＲＲＲＲ Ｙ
ＵＹＶＲＲＲＲ Ｃ ４：２：２脱圧縮シーケンス−ＷＷＷＷＹＵＹＶ
ＷＷＷＷＹＵＹＶ Ｄ ４：１：１脱圧縮シーケンス−ＷＷＷＷＹＵＹＶ
ＷＷＷＷＹＵＹＶ 尚、圧縮シーケンスにおけるＹ，Ｕ又はＶは、ＶＢＩＵ
１０２からＢＭＵ１０３内にＹ，Ｕ又はＶデータが書込
まれることを示している。圧縮シーケンスにおける
「Ｒ」は、データム、即ちデータ項目がＢＭＵ１０３か
らＤＣＴ入力選択ユニット１０４へ読取られるべきこと
を示している。脱圧縮モードにおけるＹ，Ｕ又はＶは、
Ｙ，Ｕ又はＶデータム（データ項目）がＢＭＵ１０３か
らＶＢＩＵ１０２内に読取られるべきことを示してい
る。脱圧縮シーケンスにおける「Ｗ」は、ＤＣＴ行／列
分離器１０７からＢＭＵ１０３内にデータム（データ項
目）が書込まれるべきであることを示している。該シー
ケンスは１６個のクロック周期毎に繰返すので、ＢＭＵ
１０３の動作をシーケンス動作させるためには４ビット
状態カウンタ３０１で十分である。
【００６７】領域カウンタ３０２は、Ｙ＿領域３１１と
Ｕ＿領域３１２とＶ＿領域３１３のうちでどの領域にお
いて読取り又は書込み動作が行なわれるべきであるかを
示すために使用される。幾つかの動作モードに対するブ
ロックにおける領域カウンタ３０２出力シーケンスは以
下の如くである。 ４：２：２圧縮：ＹＹＵＶ ＹＹＵＶ ４：１：１圧縮：ＹＹ−−ＹＹＵＶ ４：２：２脱圧縮：ＹＹＵＶＹＹＵＶ ４：１：１脱圧縮：ＹＹ−−ＹＹＵＶ
【００６８】離散余弦変換ユニット内のデータの流れ 図１に関連して上述した実施例における離散余弦変換
（ＤＣＴ）機能は五つの機能的ユニットが関与してお
り、即ち、ブロックメモリユニット１０３と、ＤＣＴ入
力選択ユニット１０４と、ＤＣＴ行格納ユニット１０５
と、ＤＣＴ／ＩＤＣＴプロセサ１０６と、ＤＣＴ行／列
分離器１０７である。ＤＣＴ機能は、二つのパス（通
過）で実施され、即ち、最初は行方向であり、次いで列
方向である。
【００６９】図４は、ＤＣＴユニットのデータフロー図
を示している。６４値画素マトリクス内の入力ビデオ画
像は、図４において水平方向の行、即ち行０−行７とし
て示した如く、行毎に、ＤＣＴ／ＩＤＣＴプロセサ１０
６内において一度に二つの値が処理される。この行処理
されたデータは、一度に二つずつの値で、ＤＣＴ行格納
ユニット１０５内に一時的に直列的に格納される。次い
で、この行処理されたデータは、二次元ＤＣＴの２番目
のパスにおいて列方向ｃｏ１０−ｃｏ１７において処理
するためにＤＣＴ／ＩＤＣＴプロセサ１０６内に供給さ
れる。ＤＣＴ行／列分離器１０７は、この行処理された
データをＤＣＴ行格納ユニット１０５内に供給し、且つ
この２番目のパスの後のデータ（即ち、変換空間におけ
る表示）を量子化ユニット１０８内に供給する。
【００７０】図５は、圧縮モードにおける、ＤＣＴユニ
ット１０３−１０７（図１）内への４：１：１データ入
力のデータ流れの態様を示している。図５において、時
間軸は左から右へ進行しており、各タイミングマークは
四つのクロック周期を示している。垂直方向において、
図５における図は、「入力データ」及び「ＤＣＴデー
タ」としてそれぞれ示した上部部分と下部部分とに分離
されている。入力データ部分は、４：１：１フォーマッ
トの下での入力データストリームを示しており、且つＤ
ＣＴデータ部分は、ＤＣＴ／ＩＤＣＴプロセサユニット
１０６によって処理されるべきブロックメモリユニット
１０３からデータが選択されるシーケンスを示してい
る。
【００７１】ＶＢＩＵ１０２に関連して上述した如く、
４：１：１ＹＵＶデータフォーマットの下では、Ｙデー
タが二つのクロック周期毎に８ビットの割合でＤＣＴユ
ニット１０３−１０７内に入力され、且つＵ，Ｖデータ
は、二つのクロック周期毎に４ビットの割合で入力さ
れ、「ｄｏｎ’ｔ−ｃａｒｅ」タイプのデータはＶＢＩ
Ｕ１０２によって該時間のうち５０％に亘って送給され
る。従って、６４値の８画素×８画素マトリクスの場
合、Ｕ及びＶマトリクスの各々は５１２クロック周期を
受取ることを必要とし、同一の時間期間中に、四つの６
４値のＹマトリクスがＤＣＴユニット１０３−１０７に
おいて受取られる。この５１２クロック周期の入力デー
タは図５の上部部分に示してある。
【００７２】圧縮モード期間中において、上述した如
く、入力データはブロックメモリユニット１０３におい
て同一のタイプの画素からなる８×８マトリクスの形態
に組立てられる。ＤＣＴ入力選択ユニット１０４は、Ｄ
ＣＴ／ＩＤＣＴプロセサユニット１０６内への入力デー
タのために交互にＤＣＴ行格納ユニット１０５及びブロ
ックメモリユニット１０３を選択する。ＤＣＴ／ＩＤＣ
Ｔプロセサ１０６内への入力データシーケンスは、「Ｄ
ＣＴデータ」とマークを付けて図５の下部部分内に示し
てある。
【００７３】図５において、ＤＣＴ／ＩＤＣＴプロセサ
ユニット１０６内に入力される最初のパスのＹＵＶデー
タ（ブロックメモリユニット１０３から）は、Ｙ＿ｒｏ
ｗ，Ｕ＿ｒｏｗ，Ｖ＿ｒｏｗとして示してあり、ＤＣＴ
／ＩＤＣＴプロセサ１０５内に入力される２番目のパス
のデータ（ＤＣＴ行格納ユニット１０５から）はＹ＿ｃ
ｏｌ，Ｕ＿ｃｏｌ，Ｖ＿ｃｏｌとして示してある。４０
１ｂのマークを付けた時間と４０３ｂのマークを付けた
時間との間において、ＤＣＴ／ＩＤＣＴプロセサユニッ
ト１０６は最初のパス及び２番目のパスのデータを交互
に処理する。４０１ｂから４０３ｂの期間中において、
最初のパスのデータと２番目のパスのデータとは、入力
データとＤＣＴユニット１０３−１０７において処理さ
れるデータとの間の時間遅延のために、前の６４値の画
素マトリクスからのデータである。ブロックメモリユニ
ット１０３における上述したバッファ機能メカニズムの
ために、図５において４０１ｂ及び４０９ｂとしてマー
クを付けた時間の間に入力される画素データはブロック
メモリユニット１０３内に格納され、一方最後の５１２
個のクロック周期内に格納された画素データはＤＣＴユ
ニット１０４−１０７において処理される。最後の５１
２クロック期間からのデータは、４０４ｂとしてマーク
を付けた時間において処理が開始され、且つ次の５１２
個のクロック周期の最初の１２８個のクロック周期（４
０１ｂ及び４０３ｂの間にマークした時間期間と同じ）
の後に完了する。
【００７４】４０３ｂ及び４０４ｂのマークの間の時間
期間はＤＣＴ／ＩＤＣＴプロセサ１０６における「アイ
ドル」である。なぜならば、ＤＣＴ／ＩＤＣＴプロセサ
ユニット１０６におけるパイプラインはＹＵＶ４：２：
２データに対して最適化されているからである。ＹＵＶ
４：１：１タイプのデータはＹＵＶ４：２：２タイプの
データ内に含まれるＵ及びＶ情報の半分のみを収容する
に過ぎないので、あるクロック周期の期間中において、
ＤＣＴ／ＩＤＣＴプロセサユニット１０６は、６４個の
値の完全なマトリクスがブロックメモリユニット１０３
内に蓄積されるまで、待機せねばならない。実際上、入
力データに関して待機するためにＤＣＴ／ＩＤＣＴプロ
セサユニット１０６内に特別なメカニズムは設けられて
いない。この期間中におけるＤＣＴ／ＩＤＣＴプロセサ
ユニット１０６の出力データは、その制御シーケンスに
従ってゼロパッカー／アンパッカーユニット１１０によ
って単に廃棄される。ＤＣＴ入力選択ユニット１０４及
びＤＣＴ行／列分離器ユニット１０７に対する制御機構
については以下に詳細に説明する。
【００７５】図６は、圧縮モードの下におけるＹＵＶ
４：２：２タイプのデータに対するデータの流れの態様
を示している。この入力データフォーマットの下では、
上述した如く、８ビットＵ又はＶタイプの値が、二つの
クロック周期毎にＤＣＴユニット１０３−１０７におい
て受取られ、従って、それは、両方の６４個の８ビット
Ｕ及びＶマトリクスを受取るのに２５６クロック周期を
必要とする。この２５６サイクル期間中において、二つ
の６４値ＹマトリクスがＤＣＴユニット１０３−１０７
において受取られる。この２５６クロック周期を図６に
示してある。ＹＵＶ４：２：２タイプデータの下ではア
イドルサイクルは存在しない。この場合も、ブロックメ
モリユニット１０３におけるバッファ機能のために、Ｄ
ＣＴ／ＩＤＣＴプロセサ１０６は、最後の２５６クロッ
ク周期からのデータを処理し、一方現在の入力データは
ブロックメモリユニット１０３においてバッファされ
る。
【００７６】脱圧縮の下では、ＤＣＴユニット１０３−
１０７への基本的な入力データパターンは、（ａ）ＹＵ
Ｖ４：１：１フォーマットの下では、二つの６４−１６
ビット値Ｙマトリクスと、それに続く各々が６４−１６
ビット値のＵ及びＶマトリクスと、次いで二つの６４−
１６ビット値のＹマトリクス、（ｂ）ＹＵＶ４：２：２
フォーマットの下では、二つの６４−１６ビット値のＹ
マトリクスと、それに続く各々が６４−１６ビット値の
最初のＵ及びＶマトリクスと、次いで二つの６４−１６
ビット値のＹマトリクスと、それに続く２番目のＵ及び
Ｖマトリクスである。
【００７７】図７は、脱圧縮モードの下でのＹＵＶ４：
１：１データフォーマットに対してのデータフローの態
様を示している。脱圧縮動作は実質的に圧縮動作の逆で
あるので、脱圧縮のための入力データストリームは量子
化ユニット１０８から供給される。従って、ＤＣＴ入力
選択ユニット１０４は、ＤＣＴ行格納ユニット１０５及
び量子化ユニット１０８の間において交互に入力データ
を選択する。このデータストリームは外部ディスプレイ
のタイミングと同期せねばならないので、図５において
４０３ｂ及び４０４ｂとしてマークを付けた時間の間の
期間と類似したアイドル期間が存在する。ＹＵＶ４：
１：１フォーマットの下でのアイドル期間の一例は、図
７における４０４ｄと４０５ｄとの間の期間である。圧
縮モードの下での＿ｒｏｗ及び＿ｃｏｌの指定の代わり
に、図７は、ＤＣＴ／ＩＤＣＴユニット１０３−１０７
において処理されるデータは変換（周波数）ドメインに
おける値であることを明らかにするために−１ｓｔ及び
−２ｎｄの指定を使用している。同様に、図８は、脱圧
縮の下でのＹＵＶ４：２：２データフォーマットに対す
るデータの流れの態様を示している。この場合にも、Ｄ
ＣＴ／ＩＤＣＴプロセサ１０６における構成はＹＵＶ
４：２：２データに対して最適化されているので、この
入力フォーマットにおけるデータに対してはアイドルサ
イクルは存在しない。
【００７８】ＤＣＴ入力選択ユニットの構成及び動作 ＤＣＴ入力選択ユニット１０４について図９乃至１１を
参照して次に説明する。ＤＣＴ入力選択ユニットは、Ｄ
ＣＴ／ＩＤＣＴプロセサユニット１０６内に二つの画素
データのストリームを指向させる。最初の画素データの
ストリームは、圧縮又は脱圧縮の何れが要求されている
かに依存して、ＤＣＴブロックメモリユニット１０３か
又は量子化器１０８の何れかからの最初のパスの画素デ
ータである。この最初の画素データのストリームは、Ｄ
ＣＴ又はＩＤＣＴの最初のパスとして指定されている。
画素データの２番目のストリームは、ＤＣＴ行格納ユニ
ット１０５からのストリームであって、この２番目の画
素データのストリームは、最初のパスのＤＣＴ又はＩＤ
ＣＴの中間結果を表わしている。この画素データの２番
目のストリームは、ＤＣＴ又はＩＤＣＴの２番目のパス
において更に処理されることを必要とする。ＤＣＴ又は
ＩＤＣＴの二つのパスを実行するために同一のＤＣＴ／
ＩＤＣＴプロセサユニット１０６を有することによっ
て、資源の利用が最大化されている。ＤＣＴ入力選択ユ
ニット１０４は、ＹＵＶ４：２：２フォーマットの下で
アイドルサイクルなしに、ＤＣＴ／ＩＤＣＴプロセサユ
ニット１０６内への連続的な入力データストリームを与
えている。
【００７９】図９は、ＤＣＴ入力選択ユニット１０４の
概略図である。前述した如く、ＤＣＴ入力選択ユニット
１０４は、脱圧縮期間中において、量子化器ユニット１
０８及びＤＣＴ行格納ユニット１０５から交互に入力デ
ータをとる。圧縮期間中において、ＤＣＴ入力選択ユニ
ット１０４への人力データは、ブロックメモリユニット
１０３及びＤＣＴ行格納ユニット１０５から交互にとら
れる。
【００８０】圧縮期間中において、入力データがブロッ
クメモリユニット１０３からとられる場合、８ビット入
力データの二つのストリームが５１８ａ及び５１８ｂの
データバス上に存在する。図９に示した如く、これら二
つのデータのストリームは、次いで、相継いで、４対の
ラッチ（ｔｏｐーｂｏｔ）、即ち、それぞれ制御信号ｂ
ｌｋ＿ｌｏａｄ４、ｂｌｋ＿ｌｏａｄ５、ｂｌｋ＿ｌｏ
ａｄ６、ｂｌｋ＿ｌｏａｄ７による５０１ｃ及び５０５
ｃ、５０２ｃ及び５０６ｃ、５０３ｃ及び５０７ｃ、５
０４ｃ及び５０８ｃ、のうちの一対のものの中にラッチ
される。各対のラッチは、上部ラッチ及び下部（「ｂｏ
ｔ」）をラッチから構成されている。ラッチ対と関連す
る制御信号（例えば、ｂｌｋ＿ｌｏｄ７）は、上部及び
下部ラッチの両方にロードする。ラッチ５０１ｃ乃至５
０８ｃは一時的にデータを格納し、従ってこのことは、
ＤＣＴユニット１０６内に適切にシーケンス動作させる
ことが可能である。
【００８１】四つの２対１８ビットマルチプレクサ５１
２ｃ，５１３ｃ，５１４ｃ，５１５ｃ（ブロックマルチ
プレクサと呼称される）からなる一組の各々が、別の一
組の４個の２対１マルチプレクサ５１６ａ，５１６ｂ，
５１６ｃ，５１６ｄ（ブロック／量子化器マルチプレク
サと呼称される）に対する入力として、四つの対のラッ
チ５０１ｃ−５０５ｃ，５０２ｃ−５０６ｃ，５０３ｃ
−５０７ｃ，５０４ｃ−５０８ｃのうちの一つから上部
又は下部出力データム（データ項目）の何れかを選択す
る。ラッチ５０１ｃ−５０５ｃ及び５０２ｃ−５０６ｃ
の対からブロックマルチプレクサによって選択された出
力データム即ちデータ項目は、「ブロック上部データ」
として指定され、且つラッチ５０３ｃ−５０７ｃ及び５
０４ｃ−５０８ｃの対から選択された出力データは「ブ
ロック下部データ」として指定される。ブロック／量子
化器マルチプレクサ５１６ａ−ｄは１６ビット幅であ
り、且つ以下に説明する態様で、ブロックマルチプレク
サ５１２ｃ乃至５１５ｃの出力データと量子化器マルチ
プレクサ５１１ａ及び５１１ｂとの間で選択を行なう。
【００８２】圧縮期間中において、ブロック／量子化器
マルチプレクサ５１６ａ−ｄは、ブロックマルチプレク
サ５１２ｃ乃至５１５ｃの出力データを選択すべくセッ
トされる。なぜならば、量子化器１０８からの出力がな
いからである。ブロック／量子化器マルチプレクサ５１
６ａ及び５１６ｃの出力データは、「ブロック／量子化
器上部データ」として指定され、ブロック上部データ及
び量子化器上部データの間で選択され（後述する如く、
マルチプレクサ５１１ａによって選択される）、ブロッ
ク／量子化器マルチプレクサ５１６ｂ及び５１６ｄの出
力データは「ブロック／量子化器下部データ」として指
定され、ブロック下部データと量子化器下部データとの
間で選択される（後述する如くマルチプレクサ５１１ｂ
によって選択される）。ブロックマルチプレクサ５１２
ｃ−５１５ｃは各々８ビット幅であるので、ブロックマ
ルチプレクサ５１２ｃ−５１５ｃの各出力データム（デ
ータ項目）の最小桁ビットに対して８個のゼロビットが
付けられて、ブロック／量子化器マルチプレクサ５１６
ａ−ｄにおいて１６ビットワードが形成される。この１
６ビットワードの最大桁ビットは、結果的に得られる値
を−２１５だけオフセットするために反転され、爾後の
計算に対して妥当な適宜の範囲内の値とされる。
【００８３】各々が１６ビット幅である入力データの二
つのストリームがＤＣＴ行格納ユニット１０５からとら
れる。ＤＣＴ／ＩＤＣＴプロセサユニット１０６へのＤ
ＣＴ行格納ユニット１０５におけるＤＣＴ行データのデ
ータ流れ経路は、上述したＤＣＴ／ＩＤＣＴプロセサユ
ニット１０６へのブロックメモリ格納ユニット１０３か
らの入力データのデータ流れ経路と非常に類似してい
る。四つの対のラッチ（ｔｏｐーｂｏｔ）、即ち５０１
ｄ−５０５ｄ，５０２ｄ−５０６ｄ，５０３ｄ−５０７
ｄ，５０４ｄ−５０８ｄが、それぞれ、制御信号ｒｏｗ
＿１ｏａｄ０，ｒｏｗ＿ｌｏａｄ１，ｒｏｗ＿ｌｏａｄ
２，ｒｏｗ−ｌｏａｄ３によって制御される。一組の四
つの４対１マルチプレクサ５１２ｄ，５１３ｄ，５１４
ｄ，５１５ｄ（ＤＣＴ行マルチプレクサと呼称される）
が、信号ｒｏｗ＿ｌｏｄ０及びｒｏｗ＿ｌｏｄ１によっ
て制御される二つの対（即ち、二つの対５０１ｄ−５０
５ｄ及び５０２ｄ−５０６ｄ）から二つのラッチの出力
データ（ＤＣＴ行上部データと呼称される）を選択し、
且つ信号ｒｏｗ−ｌｏａｄ２及びｒｏｗ＿ｌｏａｄ３に
よって制御される二つの対（即ち、二つの対５０３ｄ−
５０７ｄ及び５０４ｄ−５０８ｄ）から二つのラッチの
出力データ（ＤＣＴ行下部データと呼称される）を選択
する。
【００８４】上述した如く、脱圧縮期間中において、Ｄ
ＣＴ／ＩＤＣＴプロセサユニット１０６（図１）内への
データは、ＤＣＴ行格納ユニット１０５及び量子化器１
０８から交互にとられる。従って、脱圧縮期間中、ブロ
ック／量子化マルチプレクサ５１６ａ−ｄは、ブロック
マルチプレクサではなく量子化マルチプレクサ５１１ａ
−ｂからのデータを選択すべくセットされる。
【００８５】１６ビットデータの単一のストリームがバ
ス５１９上を量子化ユニット１０８（図１）から流れ
る。１個の１６ビットのデータム、即ちデータ乃至はデ
ータ項目が、二つのバンク、即ち５０１ａ−５０８ａ
（バンク０）又は５０１ｂ−５０８ｂ（バンク１）に割
当てられた１６個のラッチのうちの何れか一つの中にラ
ッチすることが可能であり、尚各ラッチは制御信号ｌｏ
ａｄ０−ｌｏａｄ１５のうちの一つによって制御され
る。一組の四つの４対１マルチプレクサ、即ち５０９ａ
（量子化器バンク０上部マルチプレクサと呼ばれる）、
５１０ａ（量子化器バンク０下部マルチプレクサと呼ば
れる）、５０９ｂ（量子化器バンク１上部マルチプレク
サと呼ばれる）及び５１０ｂ（量子化器バンク１下部マ
ルチプレクサと呼ばれる）からなる一組のマルチプレク
サが、四つのデータ項目（各々は、後述する信号に応答
して四つのラッチの別々のグループから供給される）を
選択する。量子化器バンク０上部マルチプレクサ５０９
ａはラッチ５０１ａ，５０２ａ，５０５ａ，５０６ａか
ら一つの出力データム（データ乃至はデータ項目）を選
択する。量子化器バンク０下部マルチプレクサ５１０ａ
は、ラッチ５０３ａ，５０４ａ，５０７ａ，５０８ａか
ら一つの出力データム（データ乃至はデータ項目）を選
択する。量子化器バンク１上部マルチプレクサ５０９ｂ
は、ラッチ５０１ｂ，５０２ｂ，５０５ｂ，５０６ｂか
ら一つの出力データム（データ乃至はデータ項目）を選
択する。量子化器バンク１下部マルチプレクサ５１０ｂ
は、ラッチ５０３ｂ，５０４ｂ，５０７ｂ，５０８ｂか
ら一つの出力データム（データ乃至はデータ項目）を選
択する。
【００８６】次いで、一組の二つの２対１マルチプレク
サ５１１ａ及び５１１ｂ（量子化器マルチプレクサ）
が、それぞれ、量子化器上部データ項目及び量子化器下
部データ項目を選択する。量子化器上部データ項目は、
量子化器バンク０及びバンク１上部データ項目（マルチ
プレクサ５０９ａ及び５０９ｂの出力データ）の出力デ
ータ項目から選択され、且つ同様に、量子化器下部デー
タ項目は量子化器バンク０及びバンク１下部データ項目
（マルチプレクサ５１０ａ及び５１０ｂの出力データ）
のうちの出力データ項目から選択する。量子化器上部及
び下部データ項目は、ブロック／量子化器マルチプレク
サ５１６ａ−５１６ｄにおいて供給され、該マルチプレ
クサは脱圧縮期間中において量子化器上部及び下部デー
タ項目（マルチプレクサ５１１ａ及び５１１ｂの出力デ
ータ）を選択すべくセットされる。
【００８７】最後に、一組の四つの２対１マルチプレク
サ５１７ａ−ｄは、ＤＣＴ／ＩＤＣＴプロセサユニット
１０６（図１）内への入力データを供給するために、Ｄ
ＣＴ行上部及び下部データ（マルチプレクサ５１２ｄ−
５１５ｄの出力データ）とブロック／量子化器上部及び
下部データ（マルチプレクサ５１６ａ−５１６ｄの出力
データ）との間で選択を行なう。マルチプレクサ５１７
ａは、「Ａ」レジスタ上部データ５１７ａを供給するた
めに、一組のブロック／量子化器マルチプレクサ上部デ
ータ５１６ａとＤＣＴ行格納上部データ５１４ｄとの間
で選択を行ない、マルチプレクサ５１７ｃは、「Ｂ」レ
ジスタ上部データを供給するために、他の組のブロック
／量子化器マルチプレクサ上部データ５１６ｃと行格納
上部データ５１２ｄから選択する。これら二組の量子化
器マルチプレクサ上部データ５１６ｂ及び５１６ｄ及び
ＤＣＴ格納下部データ５１５ｄ及び５１３ｄは、それぞ
れ、「Ａ」レジスタ下部データ５１７ｂ及び「Ｂ」レジ
スタ下部データ５１７ｄを供給する。
【００８８】圧縮期間中のＤＣＴ入力選択ユニットの動作 ＤＣＴ入力選択ユニット１０４の構成について説明した
ので、ＤＣＴ入力選択ユニツト１０４の動作について次
に説明する。図１０は、圧縮モード期間中におけるＤＣ
Ｔ入力選択ユニット１０４のデータの流れ及び制御信号
を示している。ＤＣＴ入力選択ユニット１０４は、１６
個の相継ぐクロック周期によってシーケンス動作される
１６個の内部状態を有するものとして見ることが可能で
ある。図１０は、１６個の内部状態を介しての一つのサ
イクルに対応する１６個のクロック周期を示している。
圧縮モードの場合、クロック周期０乃至７に対するＤＣ
Ｔユニット１０４−１０７の内部状態は、クロック周期
８乃至１５に対するＤＣＴユニット１０４−１０７の内
部状態と同一である。図１０は、ＤＣＴ行格納ユニット
１０５からの一つの行のデータ及びブロックメモリユニ
ット１０３からの一つの行の入力データに関してのＤＣ
Ｔ入力選択ユニット１０４（図１）の動作を示してい
る。
【００８９】図示した最初の四つのクロック周期（即
ち、クロック周期０，１，２，３）は、ＤＣＴ行格納ユ
ニット１０５からラッチ５０１ｄ−５０８ｄ内へのバス
５１８ｃ及び５１８ｄ上のデータのローディング相であ
る。これらの最初の四つのクロック周期は、又、最後の
四つのクロック周期におけるラッチ５０１ｃ−５０８ｃ
内にロードされたブロックメモリユニット１０３からの
データの処理相である。ラッチ５０１ｃ−５０８ｃ内に
格納されたブロックメモリデータの処理は、ブロックメ
モリユニット１０３からのブロックメモリデータのロー
ディングをクロック周期４乃至７に関連して説明した後
に、クロック周期８乃至１１の説明に関連して一例を使
用して以下に説明する。
【００９０】最初の四つのクロック周期０−３の期間中
において、ＤＣＴ行格納ユニット１０５からの一連のデ
ータが、制御信号ｒｏｗ＿ｌｏａｄ０乃至ｒｏｗ＿ｌｏ
ａｄ３の相継ぐ活性化によってラッチ対５０１ｄ−５０
５ｄ，５０２ｄ−５０６ｄ，５０３ｄ−５０７ｄ，５０
４ｄ−５０８ｄ内に二つの対の状態でＹ（０），Ｙ
（１）．．．Ｙ（７）の順番でロードされる。次の四つ
のクロック周期４乃至７において、ＤＣＴ入力選択ユニ
ット１０４（図１）は、最後の四つのクロック周期０−
３においてＤＣＴ行格納ユニット１０５からロードされ
たデータをＤＣＴ／ＩＤＣＴプロセサ１０６へ送給し、
同時に、ブロックメモリユニット１０３からのデータを
ロードする。マルチプレクサ５１７ａ乃至５１７ｄは、
ラッチ５０１ｄ−５０８ｄ内のＤＣＴ行格納データを選
択すべくセットされる。ＤＣＴ行格納マルチプレクサ５
１２ｄ乃至５１５ｄは、次の四つのクロック周期におい
て活性化されて、クロック周期４及び５において、要素
Ｙ（２）及びＹ（５）を選択し、それぞれ、マルチプレ
クサ５１７ａ及び５１７ｂ（「Ａ」レジスタ上部及び下
部マルチプレクサ）の出力データとして出力させ、且つ
Ｙ（１）及びＹ（６）を、それぞれ、マルチプレクサ５
１７ｃ及び５１７ｄ（「Ｂ」レジスタ上部及び下部マル
チプレクサ）の出力データとして出力させる。クロック
周期６及び７において、Ｙ（３）及びＹ（４）は、それ
ぞれ、マルチプレクサ５１７ａ及び５１７ｂの出力デー
タとして出力され、且つＹ（０）及びＹ（７）は、それ
ぞれ、マルチプレクサ５１７ｃ及び５１７ｄの出力デー
タとして出力される。この時間期間中において、マルチ
プレクサ５１７ａ乃至５１７ｄは、ラッチ５０１ｄ−５
０８ｄ内のＤＣＴ行格納データを選択する。
【００９１】クロック周期４乃至７の期間中において、
一連のブロックメモリデータｘ（０），ｘ（１）．．．
ｘ（７）が、クロック周期０乃至３の期間中にラッチ５
０１ｄ−５０８ｄ内へのＤＣＴ行格納データのラッチ動
作におけるのと同一の態様で、制御信号ｂｌｋ＿ｌｏａ
ｄ４乃至ｂｌｋ＿ｌｏａｄ７によってラッチ５０１ｃ乃
至５０８ｃ内にラッチされる。次の四つのクロック周期
８乃至１１の期間中において、ＤＣＴ入力選択ユニット
１０４が、クロック周期０乃至３の期間中におけるのと
連続して同一の状態にあり、即ち、ＤＣＴ行格納ユニッ
ト１０５からローディングを行なうと共に、最後の四つ
のクロック周期４−７期間中にブロックメモリユニット
１０３からラッチ５０１ｃ−５０８ｃ内にロードされた
データｘ（０）．．．ｘ（７）をＤＣＴ／ＩＤＣＴプロ
セサユニット１０６へ送給する。
【００９２】クロック周期８乃至１１において、マルチ
プレクサ５１７ａ乃至５１７ｄは、ブロック／量子化器
マルチプレクサ５１６ａ乃至５１６ｄからのデータを選
択し、該マルチプレクサは、ブロックメモリマルチプレ
クサ５１２ｃ乃至５１５ｃからのデータを選択すべくセ
ットされる。ブロックメモリマルチプレクサ５１２ｃ乃
至５１５ｃは、クロック周期８乃至９の期間中に、ｘ
（２）及びｘ（５）がそれぞれマルチプレクサ５１７ａ
及び５１７ｂにおいて与えられ、且つ同一のクロック周
期８乃至９の期間中において、ｘ（１）及びｘ（６）が
それぞれマルチプレクサ５１７ｃ及び５１７ｄにおいて
与えられるようにセットされる。
【００９３】脱圧縮期間中におけるＤＣＴ入力選択ユニットの動作 脱圧縮モード期間中におけるＤＣＴ入力選択ユニット１
０４の動作について図１１を参照して次に説明する。図
１１は、脱圧縮モード期間中におけるＤＣＴ入力選択ユ
ニット１０４の制御及びデータの流れを示している。上
述した如く、ＤＣＴ入力選択ユニット１０４は、１６個
の内部状態を有するものと考えることが可能である。図
１１に示した如く、１６個のクロック周期０乃至１５の
期間中において、ＤＣＴ行格納ユニット１０５（クロッ
ク周期０−３及び８−１１）からの２行のデータ及び量
子化ユニット１０８からの２列のデータが、ＤＣＴ／Ｉ
ＤＣＴプロセサユニット１０６への入力データとして送
給される（クロック周期０−１５）。
【００９４】図１１に示した如く、１６ビットデータの
連続的なストリームが、クロック周期毎に一つのデータ
ム（即ち、データ項目乃至は１個のデータ）の割合で、
ＤＣＴ入力選択ユニット１０４へ量子化器ユニット１０
８によって供給される。二重バッファ機能メカニズム
は、バンク０（ラッチ５０１ａ乃至５０８ａ）における
ラッチがロードされている場合に、バンク１（ラッチ５
０１ｂ乃至５０８ｂ）におけるデータがＤＣＴ／ＩＤＣ
Ｔプロセサユニット１０６への入力として選択されるこ
とを可能としている。該ラッチは、それぞれ制御信号ｌ
ｏａｄ０乃至ｌｏａｄ７によってバンク０内の５０１ａ
乃至５０８ａから開始して（クロック周期０乃至７にお
いて）、次いでバンク１へスイッチして制御信号ｌｏａ
ｄ８乃至ｌｏａｄ１５によってそれぞれのラッチ５０１
ｂ乃至５０８ｂをロードして（クロック周期８乃至１
５）、ローディングされる。クロック周期８乃至１１の
期間中、バンク１がロードされる間、バンク０内のデー
タｘ（０）．．．ｘ（７）（クロック周期０乃至７の期
間中にロードされている）がＤＣＴ／ＩＤＣＴプロセサ
ユニット１０６内への入力として選択される。選択の順
番は、図１１におけるシーケンス（ｔｏｐ−ｂｏｔ）、
即ちクロック周期８におけるｘ（１）−ｘ（７）、クロ
ック周期９におけるｘ（３）−ｘ（５）、クロック周期
１０におけるｘ（２）−ｘ（６）、クロック周期１１に
おけるｘ（０），ｘ（４）として示してある。同一の上
部データは、ＤＣＴ「Ａ」レジスタ上部データ及びＤＣ
Ｔ「Ｂ」レジスタ上部データの両方において表われる。
「Ａ」及び「Ｂ」の下部レジスタに対する下部データも
同一である。図１１に示したクロック周期１５に続く四
つのクロック周期におけるクロック周期０乃至３の期間
中（図示したクロック周期０乃至３に類似している）、
ラッチ５０１ｂ乃至５０８ｂにおける新たなデータはＤ
ＣＴ／ＩＤＣＴプロセサユニット１０６への入力の場合
と類似した順番で選択される。
【００９５】ＤＣＴ行格納ユニット１０５からのデータ
のローディング及び処理は、圧縮モードにおける場合と
同一のパターンに従い、即ち、四つのクロック周期の期
間中に、５０１ｄ乃至５０８ｄにおけるラッチ対が、ク
ロック周期毎に一対の二つの１６ビットデータの割合
で、それぞれ、制御信号ｒｏｗ−ｌｏａｄ０乃至ｒｏｗ
＿ｌｏａｄ３によってロードされる。これらのラッチ対
は、５０１ｄ−５０５ｄ，５０２ｄ−５０６ｄ，５０３
ｄ−５０７ｄ，５０４ｄ−５０８ｄである。例えば、ク
ロック周期０乃至３の期間中、該ラッチは、ＤＣＴ行格
納部からの１行の１６ビットデータＹ（０）．．．Ｙ
（７）でロードされる。次の四つのクロック周期４乃至
７においては、ラッチ５０１ｄ乃至５０８ｄにおける１
６ビットデータＹ（０）．．．Ｙ（７）が、所定のシー
ケンスにおいて（「Ａ」レジスタ上部、「Ａ」レジスタ
下部、「Ｂ」レジスタ上部、「Ｂ」レジスタ下部）、即
ちクロック周期４において（Ｙ（１），Ｙ（７），Ｙ
（１），Ｙ（７））、クロック周期５において（Ｙ
（３），Ｙ（５），Ｙ（３），Ｙ（５））、クロック周
期６において（Ｙ（２），Ｙ（６），Ｙ（２），Ｙ
（６））、及びクロック周期７において（Ｙ（０），Ｙ
（４），Ｙ（０），Ｙ（４））の順番で、ＤＣＴ／ＩＤ
ＣＴプロセサユニット１０６への入力として供給され
る。
【００９６】クロック周期８乃至１５において類似のロ
ーディング及び処理相が与えられる。ラッチ５０１ｄ乃
至５０８ｄにおけるデータ（ＤＣＴ行格納データ）は、
ＤＣＴ／ＩＤＣＴプロセサユニット１０６への入力のた
めに、量子化器ユニット１０８からのデータで４クロッ
ク周期毎に交互に選択される。例えば、クロック周期０
乃至３及び８乃至１１の期間中、量子化器ユニット１０
８からのデータはＤＣＴ／ＩＤＣＴプロセサユニット１
０６への入力のために供給され、且つクロック周期４乃
至７の期間中及び１２乃至１５の期間中においては、Ｄ
ＣＴ行格納データがＤＣＴ／ＩＤＣＴプロセサユニット
１０６への入力のために供給される。
【００９７】ＤＣＴ行格納ユニットの構成及び動作 ＤＣＴ行格納ユニット１０５（図１）の構成及び動作に
ついて図１２乃至１４を参照して次に説明する。図１２
は、ＤＣＴ行格納１０５の概略図である。ＤＣＴ行格納
ユニット１０５内の格納は、「偶数」及び「奇数」プレ
ーンとして組織されている二つの３２×１６ビットスタ
ティックランダムアクセスメモリ（ＳＲＡＭ）アレイ６
０９及び６１０によって実現されている。２対１マルチ
プレクサ６１１及び６１２は、メモリアレイ６０９及び
６１０の奇数及び偶数プレーンからそれぞれ読取られた
出力データをＤＣＴ入力選択ユニット１０４へ送給す
る。コンフィギュレーション（形態）レジスタ６０８
は、ＤＣＴ行／列分離器からの出力をＤＣＴ行格納ユニ
ット１０５と同期させるための待ち時間値（圧縮又は脱
圧縮の何れかに対して）などのようなコンフィギュレー
ション情報を収納しており、従って、コンフィギュレー
ションレジスタ６０８内のコンフィギュレーション情報
に従って、アドレス発生器６０７は、ＳＲＡＭアレイ６
１０及び６０９に対するアドレスのシーケンスを発生す
る。
【００９８】メモリアレイ６０９及び６１０は、バス１
１５（図１２）を介してホストコンピュータによって読
取るか又は書込みを行なうことが可能である。２対１マ
ルチプレクサ６０５，６０６は、ホストコンピュータが
ＳＲＡＭアレイ６０９及び６１０へのアクセスを要求す
る場合に、バス６１３上でホストコンピュータによって
与えられる入力アドレスを選択する。ＤＣＴ行／列分離
器ユニット１０７からの入力データは、二つの１６ビッ
トバス６１８及び６１９上をＤＣＴ行格納ユニット１０
５に到着する。前述した如く、ホストコンピュータは、
ＳＲＡＭアレイ６０９及び６１０内に書込みを行なうこ
とも可能である。ホストコンピュータからのデータは、
１６ビットバス６１９からＳＲＡＭアレイ６０９及び６
１０内にラッチされる。一方、一組の２対１マルチプレ
クサ６０１−６０４が、バス６１８，６１９上のＤＣＴ
／ＩＤＣＴプロセサユニット１００からのデータを、以
下に説明するメモリアクセス方法に従って、ＳＲＡＭア
レイ６０９又は６１０の何れかへ書込むべきことをマル
チプレクス動作する。
【００９９】二つの１６ビット出力データワードがバス
６１６及び６１７上に乗せられ、ＳＲＡＭアレイ６１０
及び６０９からの出力データがそれぞれ送信される。２
対１マルチプレクサ６１１及び６１２は、バス６１６又
は６１７上のデータを選択して、既にＤＣＴ入力選択ユ
ニット１０４に関して説明したＤＣＴ／ＩＤＣＴプロセ
サユニット１０６において実施されるＤＣＴ／ＩＤＣＴ
アルゴリズムによって必要とされる順番で、クロック周
期当り二つの１６ビットデータワードをバス６２６及び
６２７上に供給する。一方、バス６１６及び６１７上の
ＳＲＡＭアレイ６０９及び６１０からの出力データは、
ホストコンピュータ（不図示）の指示の下にバス６１４
上に出力させることが可能である。ホストコンピュータ
（不図示）は、ＩＥＥＥスタンダードに記載される如
く、ホストバス１１５へ接続される。
【０１００】ＤＣＴ行格納ユニットのインラインメモリ 二つの１６ビット値がクロック周期当りＤＣＴ行格納ユ
ニット１０５内に書込まれるか又はそれから読出され、
且つＤＣＴ又はＩＤＣＴの最初のパスのデータがアクセ
スされる順番のために、ＳＲＡＭアレイ６０９及び６１
０の読取り及び書込みを効率的に行なう方法が与えられ
ており、従って、最後の８×８マトリクスから１列のデ
ータが読取られた後に、入力される８×８マトリクスに
おける１行のデータで同一のメモリ位置内に書込みが行
なわれる。この態様においては、「インライン」メモリ
アクセス方法が実施され、そのことは、同等の二重バッ
ファ機能方法よりも格納領域が５０％少なくて済む。
「インライン」メモリの利点を得るために、ＳＲＡＭア
レイ６０９及び６１０は、交互に「水平」及び「垂直」
アクセスパターンの下で書込み及び読取りが行なわれ
る。メモリマップ（「書込みパターン」と呼ばれる）
を、水平及び垂直アクセスパターンのそれぞれの場合に
対して図１３及び１４に示してある。
【０１０１】図１３は、８×８の最初のパスの結果のマ
トリクスが完全に書込まれているＳＲＡＭアレイ６０９
及び６１０の内容を示している。例えば、論理的メモリ
位置０の偶数及び奇数部分、即ち０ｅ及び０ｏは、行Ｘ
０のそれぞれの要素Ｘ０（０）及びＸ０（１）を有して
おり、０ｅ及び０ｏは、それぞれ、Ｅプレーン（ＳＲＡ
Ｍアレイ６０９）及びＯプレーン（ＳＲＡＭアレイ６１
０）内のアドレス０に対応している。それぞれの独立し
た入力及び出力能力のために、Ｅプレーンデータム（即
ち、データ項目乃至はデータ）及びＯプレーンデータム
は、同一のクロック周期期間中に同時的にアクセスする
ことが可能である。ＳＲＡＭアレイ６０９及び６１０の
Ｅプレーン及びＯプレーンの各々においては３２個のメ
モリ位置が存在しており、「ｅ」アドレスがＥプレーン
内に設けられており、且つ「ｏ」アドレスがＯプレーン
内に設けられている。従って、全部で６４個のデータワ
ードを奇数及び偶数プレーン全体に格納することが可能
である。
【０１０２】圧縮期間中においては、「ｒｏｗ（行）」
及び「ｃｏｌｕｍｎ（例）」の用語は、画素マトリクス
の行及び列のことを意味するが、一方脱圧縮期間中にお
いては、これらの「行」及び「列」の用語は、周波数マ
トリクスの「行」及び「列」のことを意味する。任意の
クロック周期期間中、二つの１６ビットデータがＤＣＴ
行／列分離器ユニット１０７からバス６１８及び６１９
上に到着するか（入力モード）、又は二つの１６ビット
データがバス６２６及び６２７を介してＤＣＴ入力選択
ユニット１０４へ移行する（出力モード）。水平アクセ
スパターンの周期乃至は期間は６４個のクロック周期か
ら構成されており、その期間中、８個のサイクルが存在
しており、即ち読取りメモリアクセスの四つのクロック
周期の各々と、それに続く書込みメモリアクセスの四つ
のクロック周期である。水平アクセスパターンにおいて
は、圧縮期間中、出力データは、列毎にＤＣＴ入力選択
ユニット１０４へ「水平方向」に供給され、且つ入力デ
ータは、行毎にＳＲＡＭアレイ６０９及び６１０内に
「水平方向」に書込まれる。脱圧縮期間中においては、
出力データは行毎にＤＣＴ入力選択ユニット１０４へ水
平方向に供給され、且つ入力データは列毎に水平方向に
書込まれる。
【０１０３】以下の説明は、圧縮期間中のデータの流れ
のみに基づいている。脱圧縮期間中においては、ＤＣＴ
行格納ユニット１０５内への入力データは、マトリクス
の列であり、且つＤＣＴ入力選択ユニット１０４内への
出力データはマトリクスの行であるが、水平及び垂直ア
クセスの原理は同一である。図１３は、ＳＲＡＭアレイ
６０９及び６１０内に水平方向に完全に書込まれた行Ｘ
（０）−Ｘ（７）を有する８×８マトリクスＸを示して
いる。図１３は、前のマトリクスからの最後の二つの１
６ビットデータが読取られ且つ現在のマトリクスＸ（Ｘ
７（６）及びＸ７（７））の最後の二つの１６ビットデ
ータがＳＲＡＭアレイ６０９及び６１０内に書込まれた
後の時間における所定の時刻におけるＳＲＡＭアレイ６
０９及び６１０のマップである。
【０１０４】二次元ＤＣＴの２番目のパスが対の状態で
且つ列の順番でデータが読取られることを必要とするの
で、即ちＸ０（０）−Ｘ１（０），Ｘ２（０）−Ｘ３
（０），．．．Ｘ６（０）−Ｘ７（０），Ｘ０（１）−
Ｘ１（１）．．．Ｘ６（７）−Ｘ７（７）の順番で読取
られることが必要であるので、１列（例えば、Ｘ０
（０），Ｘ１（０）．．．Ｘ７（０））が読取られた後
に、以前に列Ｘ０（０）．．．Ｘ７（０）によって占有
されていたメモリ位置Ｏｅ，４ｏ，８ｅ，１２
ｏ，．．．２８ｏは、現在、要素Ｙ０（０）．．．Ｙ０
（７）を有する入力行Ｙ０を格納するために使用するこ
とが可能である。最初の列Ｘ０（０）．．．Ｘ７（０）
が読取られ且つ行Ｙ０（０）．．．Ｙ０（７）で置換し
た後に、２番目の列Ｘ０（１）．．．Ｘ７（１）が読取
られ且つ行Ｙ１（０）．．．Ｙ１（７）で置換される。
このプロセス即ち処理は、マトリクスＡの全てが読取ら
れ且つ図１４で示した如く、マトリクスＹの全てで置換
されるまで、繰返し行なわれる。この期間中において
は、データは「垂直方向」に読取られ且つ書込まれ、こ
のアクセスパターンは垂直アクセスパターンと呼ばれ
る。マトリクスＹの出力は、ＤＣＴ入力選択ユニット１
０４に対する列毎のものである。これらの列はＳＲＡＭ
アレイ６０９及び６１０内において「水平方向」に位置
されているので、行毎の次の入力マトリクスの書込みも
水平方向であり、即ち、水平方向アクセスパターンを構
成する。データが垂直方向に書込まれ且つ水平方向にア
クセスされ且つ又その逆の動作を行なうことを可能とす
るために、各行の最初の要素、例えばＸ０（０），Ｘ１
（０）などは、図１３及び１４に示した如く、Ｅプレー
ン及びＯプレーン内に交互に書込まれねばならない。な
ぜならば、同一の列内の隣接する１６ビットデータは、
同時に対の形でアクセスされねばならないからである。
この様に、「インライン」メモリを実現することによ
り、二重バッファ機能方法と比較して、格納空間が５０
％節約される。
【０１０５】ＤＣＴ／ＩＤＣＴプロセサユニットの構成及び動作 ＤＣＴ／ＩＤＣＴプロセサユニット１０６に対する入力
データは、ＤＣＴ入力選択ユニット１０４におけるマル
チプレクサ５１７ａ乃至５１７ｄによって選択される。
ＤＣＴ／ＩＤＣＴプロセサ１０６への入力データは、ラ
ッチ７０１ｔ及び７０１ｂ（図１５）によってラッチさ
れた四つの１６ビットワードである。ＤＣＴ／ＩＤＣＴ
プロセサユニット１０６は、圧縮モード期間中において
離散余弦変換即ちＤＣＴを計算し、且つ脱圧縮モード期
間中において、逆離散余弦変換即ちＩＤＣＴを計算す
る。
【０１０６】本発明によれば、ＤＣＴ及びＩＤＣＴアル
ゴリズムは、図１６及び１９におけるフローチャートに
示した如く、二つの８段（ステージ）のパイプラインと
して実現されている。圧縮期間中において、図１６にお
けるフローチャートは、ｇ［０］，ｈ［０］．．．ｉ
［０］（図３６）が関与する最後の乗算ステップを除い
て、図３６におけるものと同一である。量子化ステップ
は乗算が関与するので、ＤＣＴの最後の乗算は、量子化
器１０８における量子化ステップと共に実行されるべく
繰延べされる、即ち、実際に使用される量子化係数は、
デフォルトのＪＰＥＧスタンダード量子化係数と二つの
繰延べされたＤＣＴ被乗数（ＤＣＴ／ＩＤＣＴプロセサ
ユニット１０６を介しての各パスから一つずつ）との間
の積である。ＩＤＣＴ期間中においては、被乗数は脱量
子化ステップにおいて予備乗算される。この繰延べ乃至
は予備乗算が可能であるのは、ＤＣＴ期間中において、
１列内の全ての要素が同一のスケールファクタを有して
おり、且つＩＤＣＴ期間中においては、１行内の全ての
要素が同一のスケールファクタを有しているからであ
る。これらの乗算ステップを量子化ステップまで繰延べ
ることによって、画素当り二つの乗算が節約される。図
１６及び１９のフローチャートにおいて、入力データは
左から右へ流れる。円はラッチ又はレジスタを示してお
り、且つ左側の円と右側の円とを接続するラインは左側
のラッチ（以前のステージ）から右側のラッチ（次のス
テージ）へのデータム（即ち、データ項目乃至はデー
タ）の流れとして実行される演算操作を示している。左
側のラッチと右側のラッチとを接続するライン上に設け
られた定数は、左側のラッチにおけるデータムの値がそ
のデータムが右側のラッチへ流れる場合に該定数によっ
てスケール（乗算）されることを示しており、そうでな
い場合には、即ち接続ライン上に定数が存在しない場合
には、左側のラッチ上のデータムはスケールされない。
例えば、図１６において、ステージ６におけるｒ３は、
ｐ３を２ｃｏｓ（π／４）でスケールすることによって
派生され、且つｒ２はｐ２を１（スケールなし）でスケ
ールすることによって派生される。一つ以上のラインが
それに対して集束するラッチ、及び左側から発生する各
ラインは、各発生元の左側ラッチにおける値の右側ラッ
チにおける和を表わしており、且つそれは該ライン上に
示した符号に基づいている。例えば、図１６において
は、ｙ５はｘ（３）及び−ｘ（４）の和である。
【０１０７】図１６に示した如く、順方向変換（ＤＣ
Ｔ）アルゴリズムの場合、ステージ１と２との間におい
てシャッフル（混ぜ合わせ）・加算回路網が設けられて
おり、ステージ２における各データム（即ち、データ項
目乃至はデータ）はステージ１からの正確に二つの値を
巻込んでいる。ステージ２及び３の間においては、定数
１又は２ｃｏｓ（π／４）の何れかが関与するスケーリ
ング（拡縮）動作が行なわれる。ステージ４は、スケー
ルなしのステージ３か、又はステージ２における値とス
テージ３における値を必要とするシャッフル・加算の何
れかである。ステージ４及び５の間には別のシャッフル
・加算回路網が設けられており、この場合においても、
ステージ５における各データムは、ステージ４における
正確に二つのデータ項目の結果である。ステージ６は、
ステージ５のスケールしたものであり、スケール用定数
２ｃｏｓ（π／４），２ｃｏｓ（π／８），２ｃｏｓ
（３π／８）及び１が関与する。ステージ７のデータ
は、スケールされたステージ６のデータとステージ５の
データへの参照を必要とする和から構成されている。最
後に、ステージ８とステージ７との間には別のシャッフ
ル・加算回路網が設けられており、ステージ８における
各データムはステージ７における二つのデータ項目の和
の結果である。
【０１０８】図１９に示した如く、本発明によれば、逆
変換（ＩＤＣＴ）に対するアルゴリズムは、ステージ２
及び３におけるスケーリングが付加的な定数２ｃｏｓ
（π／８）及び２ｃｏｓ（３π／８）を巻込み、且つス
テージ４及び７におけるシャッフル・加算結果が二つの
ステージに対する参照を必要とするのではなくそれらの
それぞれの直接的な前のステージからの値を巻込むとい
う点を除いて、順方向変換における８ステージ（段）フ
ローネットワークに密接に従う。従って、上述した差異
を受入れることにより、同一の８ステージ（段）プロセ
サで順方向及び逆方向アルゴリズムを実現することが可
能である。データフローにおけるどのシャッフル・加算
も前のステージからの二つを超える値を関与させるもの
ではないので、これらのアルゴリズムは、シャッフル・
加算操作が必要されるクロスオーバー点を有する二つの
８ステージパイプラインで実現することが可能である。
【０１０９】図１５は、フィルタ実現の説明において上
述した図３６及び３７におけるフローチャートのハード
ウエアの実現態様を示している。図１５に示した二つの
８ステージパイプラインは、圧縮期間中において、以下
の態様で、図３４のフィルタツリーを実行する。即ち、
ステージ１及び２の間の動作が第一レベルフィルタ１５
０１及び１５０２を実行し、ステージ２−８の間の動作
が第二レベルフィルタ１５０３−１５０６を実行し、且
つステージ５−８の間において、第三レベルフィルタ１
５０７−１５１４を実行する。上述した如く、フィルタ
１５１５−１５３０の各々の動作は、各画素における最
後の乗算ステップに対応している。この最後の乗算ステ
ップは、量子化器１０８（図１）内において実行され
る。
【０１１０】ＤＣＴ／ＩＤＣＴプロセサユニット１０６
は、図１５の上部部分及び下部部分のそれぞれに示した
二つのデータ経路７００ａ及び７００ｂによって構成さ
れている。例えば、７０９，７１１ｔ，７２２ｔ，７２
２ｂ，７３１ｔ又は７３３ｔなどのマルチプレクサを介
して、データを一つのデータ経路から別のデータ経路へ
転送することが可能である。加算器７３５ｔ及び７３５
ｂは、更に、一方のデータ経路からの入力データを他方
のデータ経路内の入力データと結合させる。該データ経
路内の制御信号は、データ独立性であって、図１６及び
１９に示したＤＣＴ又はＩＤＣＴアルゴリズムに従って
データの適切なシーケンス動作を与える。図１５に示し
たＤＣＴ／ＩＤＣＴプロセサ１０６における全ての動作
においては１６ビットデータが関与する。ＤＣＴ／ＩＤ
ＣＴプロセサユニット１０６内の加算器は、加算と減算
の両方を実行する。
【０１１１】２対の１６ビット入力データは、最初に、
ラッチ７０１ｔ（「Ａ」レジスタ）及び７０１ｂ
（「Ｂ」レジスタ）内にラッチされる。加算器７０２ｔ
及び７０２ｂは、Ａ及びＢレジスタ内のそれぞれの１６
ビットデータを結合させる。「Ａ」及び「Ｂ」ラッチの
各々は二つの１６ビットデータワードを保持する。Ａ及
びＢレジスタは、図１６及び１９に示したステージ１の
ラッチである。加算器７０２ｔ及び７０２ｂにおける加
算結果は、それぞれ、ラッチ７０３ｔ及び７０３ｂ（ス
テージ２のラッチ）内にラッチされる。ラッチ７０３ｔ
におけるデータム即ちデータ項目は、同時に、ラッチ７
０７ｔによってラッチされ、且つマルチプレクサ７０４
によって選択されたラッチ７０５内に格納されている定
数と乗算器７０６によって乗算される。ラッチ７０５内
の定数は、１，２ｃｏｓ（π／４），２ｃｏｓ（３π／
８）又は２ｃｏｓ（π／８）の何れかである。この乗算
結果は、ラッチ７０８ｔ（ステージ３のラッチ）内にラ
ッチされる。
【０１１２】一方、ラッチ７０３ｔ内のデータム乃至は
データ項目は、その時にデータ経路７００ｂ内へのデー
タムを転送するためにマルチプレクサ７０９によって選
択されるラッチ７０７ｔによってラッチすることが可能
である。２対１マルチプレクサ７０９は、転送のため
に、ラッチ７０８ｔ内のデータムを交互に選択すること
が可能である。ラッチ７０３ｂ内のデータムは、ラッチ
７０８ｂ（ステージ３のラッチ）内にラッチされる前に
ラッチ７０７ｂによって遅延される。このラッチ７０８
ｂ内のデータムは、マルチプレクサ７０９によってデー
タ経路７００ａから選択されたデータムに対して加算器
７１０において加算され次いでマルチプレクサ７１１ｂ
を介してラッチ７１２ｂ内にラッチされるか、又は２対
１マルチプレクサ７１１ｔを介してデータ経路７００ａ
内に送給されラッチ７１２ｔ（ステージ４のラッチ）に
よってラッチされるか、又はマルチプレクサ７１１ｂを
介してラッチ７１２ｂ（ステージ４のラッチ）内に直列
的にラッチされるかの何れかとすることが可能である。
【０１１３】ラッチ７０８ｔ内のデータムは、ラッチ７
１２ｔ内にラッチされるべくマルチプレクサ７１１ｔに
よって選択されるか、又は、上述した如く、マルチプレ
クサ７０９を介してデータ経路７００ｂ内にパスされる
ことが可能である。ラッチ７１２ｔ及び７１２ｂ内のデ
ータは、各々、それぞれラッチ７１４ｔ又は７１４ｂ内
へ２対１マルチプレクサ７１３ｔ及び７１３ｂによって
選択されるそれぞれの反対のデータ回路７００ｂ及び７
００ａへ通過することが可能である。一方、ラッチ７１
２ｔ及び７１２ｂ内のデータは、マルチプレクサ７１３
ｔ及び７１３ｂを介してラッチ７１４ｔ又は７１４ｂ内
にそれぞれのデータ経路７００ａ及び７００ｂ内にラッ
チされることが可能である。データ経路７００ａ内の一
連のラッチ７１５ｔ乃至７２０ｔ及びデータ経路７００
ｂ内の一連のラッチ７１５ｂ乃至７１９ｂが一時的な格
納のために設けられている。これらのラッチ内のデータ
は、ラッチ７１９ｔ及び７１８ｂ内のデータがラッチ７
２０ｔ及び７１９ｂ内に前進する場合に、各クロックサ
イクル毎に一つのラッチ前進され、ラッチ７２０ｔ及び
７１９ｂの内容が廃棄される。データ経路７００ａにお
いては、５対１マルチプレクサ７２１ｔは、加算器７２
３ｔの入力オペランドとして、ラッチ７１５ｔ乃至７１
８ｔ又はラッチ７１４ｔからのデータの何れか一つを選
択することが可能である。５対１マルチプレクサ７２２
ｔは、データ経路７００ｂ内の加算器７２３ｂ内への入
力オペランドとして、ラッチ７１４ｔ，７１６ｔ乃至７
１８ｔ又は７２０ｔの何れか一つにおけるデータムを選
択することが可能である。同様に、データ経路７００ｂ
においては、３対１マルチプレクサ７２２ｂは、データ
経路７００ａにおける加算器７２３ｄ内への入力オペラ
ンドとして、ラッチ７１６ｂ，７１７ｂ，７１９ｂから
選択することが可能である。５対１マルチプレクサ７２
１ｂは、加算器７２３ｂへの入力オペランドとして、ラ
ッチ７１５ｂ乃至７１９ｂから１個のデータムを選択す
る。
【０１１４】加算器７２３ｔ及び７２３ｂにおける加算
結果は、それぞれ、ラッチ７２４ｔ及び７２４ｂ（ステ
ージ５のラッチ）内にラッチされる。ラッチ７２４ｔ内
のデータムは、定数１，２ｃｏｓ（π／８），２ｃｏｓ
（３π／８）又は２ｃｏｓ（π／４）の中から４対１マ
ルチプレクサ７２５によって選択されるラッチ７２６内
の定数に対して乗算器７２７によって乗算することが可
能である。一方、ラッチ７２４ｔ内のデータムは、ラッ
チ７２８ｔにおける遅延の後ラッチ７３０内にラッチす
ることが可能である。その乗算結果は、ラッチ７２９ｔ
（ステージ６のラッチ）内に格納される。２対１マルチ
プレクサ７３１ｔは、ラッチ７２９ｔ内のデータムか又
はラッチ７３０内のデータムの何れかを、データ経路７
００ｂ内の加算器７３２の入力オペランドとしてチャン
ネルさせることが可能である。ラッチ７２９ｔ内のデー
タムも、２対１マルチプレクサ７３３ｔを介してラッチ
７３４ｔ（ステージ７のラッチ）へ送給させることが可
能である。
【０１１５】ラッチ７２４ｂ内のデータムは、ラッチ７
２８ｂ内へ通過され、それは、次いで、２対１マルチプ
レクサ７３１ｂを介して加算器７３２へ通過されるか、
又は２対１マルチプレクサ７３１ｔによって選択される
データムに対して加算されるか、又はラッチ７２９ｂ
（ステージ６のラッチ）へ通過される。７２９ｂ内の該
データムは、２対１マルチプレクサ７３３ｔによってデ
ータ経路７００ａへ通過されるか、又は２対１マルチプ
レクサ７３１ｂを介して加算器７３２へのオペランドと
して通過されるか、又は２対１マルチプレクサ７３１ｔ
によって選択されるデータムに加算されるか、又は２対
１マルチプレクサ７３３ｂを介してラッチ７３４ｂ（ス
テージ７のラッチ）へ通過させることが可能である。加
算器７３５ｔ及び７３５ｂの各々は、ラッチ７３４ｔ及
び７３４ｂ内のデータを加算し、且つその加算結果をそ
れぞれラッチ７３６ｔ及び７３６ｂ（両方ともステージ
８のラッチ）へ送給する。ラッチ７３６ｔ及び７３６ｂ
内のデータは、ラッチ７３７ｔ及び７３７ｂのそれぞれ
において１クロックの遅延の後、ラッチ７３８ｔ及び７
３８ｂのそれぞれを介してＤＣＴ／ＩＤＣＴプロセサ１
０６から出る。乗算器７０６及び７２７の各々は、乗算
を完了するのに二つのクロック周期を必要とする。各乗
算器は、第一クロック周期の終わりに中間値を格納する
ための内部ラッチを有しており、従って入力被乗数は、
該乗算器の入力端子において第一クロック周期の期間中
に安定であることが必要とされるに過ぎない。圧縮及び
脱圧縮の両方の期間において、各四つのクロック周期毎
に、新たな行又は列のデータ（八つの値）が一度に二つ
の値ずつＤＣＴ／ＩＤＣＴプロセサユニット１０６へ供
給される。従って、ＤＣＴ／ＩＤＣＴプロセサユニット
１０６内の制御信号は四つのクロック周期毎に繰返す。
【０１１６】圧縮期間中のＤＣＴ／ＩＤＣＴプロセサユニットの動作 ＤＣＴ／ＩＤＣＴプロセサユニット１０６の構成につい
て説明したので、次に、圧縮モードの場合には図１６，
１７，１８を参照し、且つ脱圧縮モードの場合には図１
９，２０，２１を参照して、実行されるアルゴリズムに
ついて次に説明する。ＤＣＴ／ＩＤＣＴプロセサユニッ
ト１０６は、圧縮期間中においては１行（八つの値）の
画素データに対して一次元離散余弦変換を計算し、且つ
脱圧縮期間の間には、一列（八つの値）の画素データに
対して一次元逆離散余弦変換を計算する。図１６は、圧
縮モード期間中における１行の入力データに対するＤＣ
Ｔアルゴリズムのフローチャート表示である。図１７
は、本発明に従って図１６に示したＤＣＴアルゴリズム
の実行を示している。図１８は、図１６に示した如く、
アルゴリズムを実行する場合の制御信号のタイミングを
示している。
【０１１７】ＤＣＴ／ＩＤＣＴプロセサ１０６（図１）
に入力される入力データは、ブロックメモリユニット１
０３から、又はＤＣＴ行格納ユニット１０５の何れかか
ら選択され、何れかの供給源からの１行のデータがＤＣ
Ｔ／ＩＤＣＴプロセサ１０６へ供給されるシーケンス
は、ＤＣＴ入力選択ユニット１０４の説明に関して上述
した。従って、クロック周期０において、要素ｘ（２）
及びｘ（５）がラッチ７０１ｔ内にラッチされ、且つ要
素ｘ（１）及びｘ（６）がラッチ７０２ｂ内にラッチさ
れる。次のクロック周期１において、ｙ３＝ｘ（２）＋
ｘ（５）の加算結果、及びｙ７＝ｘ（１）−ｘ（６）の
差が、それぞれ、ラッチ７０３ｔ及び７０３ｂ内にラッ
チされる。クロック周期２において、要素ｘ（３）及び
ｘ（４），ｘ（０）及びｘ（７）がそれぞれラッチ７０
１ｔ及び７０１ｂ内にラッチされる。同時に、データｙ
３及びｙ７がラッチ７０７ｔ及び７０７ｂ内に前進さ
れ、且つデータｙ３及びｙ７が、それぞれ、ｙ６＝ｘ
（２）−ｘ（５）の差及びｙ２＝ｘ（１）＋ｘ（６）の
和によってラッチ７０３ｔ及び７０３ｂにおいて置換さ
れる。クロック周期３において、データｙ３及びｙ７
が、それぞれ、データｗ３及びｗ７としてラッチ７０８
ｔ及び７０８ｂへ前進される。同時に、データｙ６及び
ｙ２がラッチ７０７ｔ及び７０７ｂへ前進される。ラッ
チ７０３ｔ及び７０３ｂは、それぞれ、加算器７０２ｔ
及び７０２ｂにおける演算結果であるｙ４＝ｘ（３）＋
ｘ（４）の和及びｙ８＝ｘ（０）−ｘ（７）の差を有し
ている。クロック周期４において、データｙ４及びｙ８
がラッチ７０７ｔ及び７０７ｂへ前進し、一方ラッチ７
０３ｔ及び７０３ｂはｙ５＝ｘ（３）−ｘ（４）の差及
びｙ１＝ｘ（０）＋ｘ（７）の和を有している。乗算器
７０６は、データムｙ６に対して定数２ｃｏｓ（π／
４）を乗算して、ラッチ７０８ｔによってラッチされる
データムｗ６を形成し、且つデータムｙ２がｗ２として
ラッチ７０８ｂへ前進する。データムｗ３は、ラッチ７
１２ｔへ前進し且つｚ３として再命名化される。同時
に、ｚ７＝ｗ７−ｙ６の差がラッチ７１２ｂ内にラッチ
される。
【０１１８】注意すべきことであるが、データは継続し
てＤＣＴ／ＩＤＣＴプロセサユニット１０６内に持込ま
れる。図２０と異なり、図１７はラッチ７０１ｔ及び７
０１ｂ内に存在するクロック周期４−１６に対するデー
タを示していないが、それは読者に対して明確にさせる
ためにその様に図示してある。実際に、四つのクロック
サイクル毎に、新たな行又は列（八つの値）がＤＣＴ／
ＩＤＣＴプロセサ１０５内に持込まれる。これらの行又
は列は、ＤＣＴ行格納ユニット１０５又はブロックメモ
リユニット１０３の何れかから交互に選択される。例え
ば、クロック周期０−３期間中にＤＣＴ／ＩＤＣＴプロ
セサユニット１０６内に持込まれるデータがブロックメ
モリユニット１０３から選択される場合には、クロック
周期４−７期間中にＤＣＴ／ＩＤＣＴプロセサユニット
１０６内に持込まれるデータはＤＣＴ行格納ユニット１
０５からのものである。換言すると、パイプラインは常
に満杯状態とされる。
【０１１９】クロック周期５において、データｙ５及び
ｙ１がラッチ７０７ｔ及び７０７ｂへ前進し、データｙ
４及びｙ８がラッチ７０８ｔ及び７０８ｂへ前進してそ
れぞれｗ４及びｗ８となり、データｚ３及びｚ７がそれ
ぞれラッチ７１４ｔ及び７１４ｂへ前進し、且つデータ
ｗ６及びｗ２がそれぞれラッチ７１２ｔ及び７１２ｂへ
前進してｚ６及びｚ２となる。クロック周期６におい
て、データｚ３及びｚ７がそれぞれラッチ７１５ｔ及び
７１５ｂへ前進し、データｚ６及びｚ２がそれぞれラッ
チ７１４ｔ及び７１４ｂへ前進し、データムｗ４はラッ
チ７１２ｔへ前進し且つｚ４となり、且つｚ８＝ｗ８−
ｙ５が加算器７１０における減算結果としてラッチ７１
２ｂ内にラッチされる。同時に、データムｙ１がｗ１と
してラッチ７０８ｂ内にラッチされ、データムｙ５が定
数２ｃｏｓ（π／４）との乗算を乗算器７０６において
完了し且つラッチ７０８ｔ内にラッチされる。クロック
周期７において、全てのデータはそれらのそれぞれのデ
ータ経路における次のラッチへ前進して、それぞれラッ
チ７１４ｔ，７１５ｔ，７１６ｔにおけるデータｚ４，
ｚ６，ｚ３となり、且つそれぞれラッチ７１４ｂ，７１
５ｂ，７１６ｂにおけるデータｚ８，ｚ２，ｚ７とな
る。データｗ５及びｗ１は、それぞれ、データｚ５及び
ｚ１としてラッチ７１２ｔ及び７１２ｂへ前進する。ク
ロック周期８において、全てのデータはそれらのそれぞ
れのデータ経路において一つのラッチ前進し、従ってデ
ータｚ１乃至ｚ８は各々データ経路７００ａ内の一時的
ラッチ７１４ｔ乃至７２０ｔ又はデータ経路７００ｂ内
のラッチ７１４ｂ乃至７１９ｂの一つの中に格納され
る。クロック周期９において、マルチプレクサ７２１ｔ
及び７２２ｂが加算器７２３ｔの入力へのデータｚ５及
びｚ７を選択し、ｐ７＝ｚ５＋ｚ７の加算結果がラッチ
７２４ｔ内にラッチされる。同時に、マルチプレクサ７
２２ｔ及び７２１ｂが加算器７２３ｂに対するデータｚ
６及びｚ８を選択し、ｐ８＝ｚ６＋ｚ８の加算結果がラ
ッチ７２４ｂ内にラッチされる。
【０１２０】クロック周期１０において、データｐ７及
びｐ８はそれぞれラッチ７２８ｔ及び７２８ｂへ前進す
るが、乗算器７２１ｔ，７２１ｂ，７２２ｔ，７２２ｂ
が加算器７２３ｔ及び７２３ｂに対するデータｚ１，ｚ
２，ｚ３，ｚ４を選択し、従ってｐ３＝ｚ２−ｚ３，ｐ
４＝ｚ１−ｚ４の演算結果がそれぞれラッチ７２４ｔ及
び７２４ｂ内にラッチされる。クロック周期１１におい
て、それぞれｐ５＝ｚ７−ｚ５及びｐ６＝ｚ８−ｚ６の
加算器７２３ｔ及び７２３ｂにおける結果は、ラッチ７
２４ｔ及び７２４ｂ内にラッチされる。同時に、データ
ｐ３及びｐ４はそれぞれラッチ７２８ｔ及び７２８ｂへ
前進される。データｐ３は、乗算器７２７の入力端子に
存在する。データムｐ７は、クロック周期９において、
乗算器７２７の入力端子に存在しており、現在、定数２
ｃｏｓ（π／８）との乗算器７２７における乗算を完了
してデータｒ７を発生し、そのデータはラッチ７２９ｔ
内にラッチされる。データムｐ７のコピーがラッチ７３
０へ前進され、一方データムｐ８がｒ８としてラッチ７
２９ｂへ前進される。クロック周期１２において、加算
器７２３ｔ及び７２３ｂの結果、即ちｐ１＝ｚ１＋ｚ４
及びｐ２＝ｚ２＋ｚ３がラッチ７２４ｔ及び７２４ｂ内
にラッチされる。データムｐ５及びｐ６がそれぞれラッ
チ７２８ｔ及び７２８ｂへ前進される。データムｐ１も
乗算器７２７の入力端に存在している。データムｐ３は
ラッチ７３０へ前進され、一方データムｐ３は乗算器７
２７における定数２ｃｏｓ（π／４）との乗算を完了し
てデータｒ３を発生し、そのデータはラッチ７２９ｔ内
にラッチされる。データムｐ４はｒ４としてラッチ７２
９ｂへ前進される。同時に、データムｒ７はｓ７として
ラッチ７３４ｔへ前進される。ｓ８＝ｒ８−ｐ７に対応
する加算器７３２の結果は、ラッチ７３４ｂにおいてラ
ッチされる。ｚ５，ｚ４，ｚ６はＪラッチ７１８ｔ，７
１９ｔ，７２０ｔへ１個のラッチ前進され、一方ｚ１及
びｚ８はＫラッチ７１８ｂ，７１９ｂへ１個のラッチ前
進され、一方ｚ２は喪失される（ラッチ７１９ｂからシ
フト出力される場合にｚ２を受取るために使用可能なラ
ッチは存在しない）。
【０１２１】クロック周期１３において、データｐ１及
びｐ２はそれぞれラッチ７２８ｔ及び７２８ｂへ前進さ
れる。データム（データ）ｐ１はクロック周期１２にお
いて乗算器７２７の入力端に存在している。データｐ５
がラッチ７３０へ前進され、一方クロック周期１１の期
間中に乗算器７２７の入力端に存在しているデータｐ５
は乗算器７２７において定数２ｃｏｓ（３π／８）との
乗算を完了してデータｒ５を発生し、それはラッチ７２
９ｔ内にラッチされる。データｐ６はｒ６としてラッチ
７２９ｂへ前進される。データｒ３は、ｓ３としてマル
チプレクサ７３３ｔを介してラッチ７３４ｔへ前進され
る。加算器７３２におけるｓ４＝ｒ４−ｐ３の演算結果
はラッチ７３４ｂ内にラッチされる。最初のＤＣＴ出力
データＸ（１）＝ｓ７＋ｓ８及びＸ（７）＝ｓ８−ｓ７
はそれぞれ加算器７３５ｔ及び７３５ｂによって供給さ
れ且つそれぞれラッチ７３６ｔ及び７３６ｂ内にラッチ
される。データｚ５及びｚ４はそれぞれラッチ７１９ｔ
及び７２０ｔへシフトされ、且つデータｚ１はラッチ７
１９ｂへシフトされ、一方データｚ８はラッチ７１９ｂ
外にシフトされて失われる。
【０１２２】クロック周期１４において、ラッチ７２８
ｔ内のデータｐ１はラッチ７３０へ前進され、データｐ
１はｒ１として乗算器７２７を介してラッチ７２９ｔへ
前進され、データｐ２はｒ２としてラッチ７２９ｂへ前
進され、且つデータｒ５はｓ５としてラッチ７２９ｔか
らラッチ７３４ｔへ前進される。ラッチ７３４ｂは加算
器７３２の結果であるｓ６＝ｒ６−ｐ５を保持する。Ｄ
ＣＴ出力Ｘ（２）＝ｓ３＋ｓ４及びＸ（６）＝ｓ４−ｓ
３がそれぞれラッチ７３６ｔ及び７３６ｂ内にラッチさ
れる。クロック周期１３のＸ（１）及びＸ（７）の結果
はそれぞれラッチ７３７ｔ及び７３７ｂへ前進される。
クロック周期１５においてデータｒ１及びｒ２はそれぞ
れｓ１及びｓ２としてラッチ７３４ｔ及び７３４ｂへ前
進される。ＤＣＴ出力データＸ（３）＝ｓ５＋ｓ６及び
Ｘ（５）＝ｓ６−ｓ５はそれぞれ加算器７３５ｔ及び７
３５ｂによって計算され且つそれぞれラッチ７３６ｔ及
び７３６ｂにおいて与えられる。前の結果Ｘ（２），Ｘ
（６），Ｘ（１），Ｘ（７）がそれぞれラッチ７３７
ｔ，７３７ｂ，７３８ｔ，７３８ｂへ前進される。
【０１２３】クロック周期１６において、この行Ｘ
（０）＝ｓ１＋ｓ２及びＸ（４）＝ｓ１−ｓ２の最後の
結果がそれぞれ加算器７３５ｔ及び７３５ｂによって計
算され、且つそれぞれラッチ７３６ｔ及び７３６ｂ内に
ラッチされる。出力Ｘ（１）及びＸ（７）が、Ｘ
（０）．．．Ｘ（７）が最初のパスのＤＣＴ出力（行デ
ータ）であるか又は２番目のパスのＤＣＴ出力（列デー
タ）であるかに依存して、ＤＣＴ行格納ユニット１０５
内に格納するか、又は量子化器ユニット１０８へ送給す
るために、ＤＣＴ行／列分離器ユニット１０７の入力端
に与えられる。ＤＣＴ出力Ｘ（３），Ｘ（５），Ｘ
（２），Ｘ（６）がそれぞれラッチ７３７ｔ，７３７
ｂ，７３８ｔ，７３８ｂへ前進される。次の三つのクロ
ック周期において、Ｘ（２）−Ｘ（６），Ｘ（３）−Ｘ
（５），Ｘ（０）−Ｘ（４）のそれぞれの対が、ＤＣＴ
行／列分離器ユニット１０７内に入力するためにＤＣＴ
／ＩＤＣＴプロセサユニット１０６の出力データとして
相継いで得られる。図１８は、該乗算器に対する制御信
号と該１６個のクロック周期の期間中における図１５の
アドレスを示している。各制御信号は四つのクロックサ
イクル毎に繰返される。
【０１２４】脱圧縮期間中におけるＤＣＴ／ＩＤＣＴプロセサの動作 脱圧縮モードにおけるＤＣＴ／ＩＤＣＴプロセサユニッ
ト１０６の動作について次に図１５，１９，２０を参照
して説明する。クロック周期０において、データＸ
（１）及びＸ（７）が「Ａ」及び「Ｂ」レジスタのそれ
ぞれの上部及び下部ラッチ（ラッチ７０１ｔ及び７０１
ｂ）において供給される。データＸ（１）及びＸ（７）
は、上述した如く、量子化器ユニット１０８又はＤＣＴ
行格納ユニット１０５の何れかからＤＣＴ入力選択ユニ
ット１０４によって選択される。クロック周期１におい
て、データＸ（３）及びＸ（５）は、それぞれ、ラッチ
７０１ｔ及び７０１ｂの上部及び下部ラッチの両方にお
いて供給される。同時に、ラッチ７０３ｔ及び７０３ｂ
は、それぞれｙ８＝Ｘ（１）−Ｘ（７）及びｙ２＝Ｘ
（１）＋Ｘ（７）をラッチする。クロック周期２におい
て、データＸ（２）及びＸ（６）が、最後の二つのクロ
ック周期０−１からの入力データと同一の態様で、ラッ
チ７０１ｔ及び７０１ｂの上部及び下部ラッチの両方に
供給される。演算結果ｙ８及びｙ２はラッチ７０７ｔ及
び７０７ｂへ前進しており、且つラッチ７０３ｔ及び７
０３ｂは加算器７０２ｔ及び７０２ｂからのそれぞれの
演算結果ｙ６＝Ｘ（３）−Ｘ（５）及びｙ４＝Ｘ（３）
＋Ｘ（５）をラッチする。
【０１２５】クロック周期３において、ラッチ７０１ｔ
及び７０１ｂの上部及び下部ラッチの両方における入力
データはそれぞれＸ（０）及びＸ（４）である。演算結
果ｙ７＝Ｘ（２）−Ｘ（６）及びｙ３＝Ｘ（２）＋Ｘ
（６）はラッチ７０３ｔ及び７０３ｂにラッチされる。
同時に、クロック周期１において乗算器７０６の入力端
に存在していたデータｙ８は、乗算器７０６によってｗ
８として定数２ｃｏｓ（π／８）でスケールされ、且つ
ラッチ７０８ｔ内にラッチされ、一方データｙ２は前進
され且つｗ２としてラッチ７０８ｂ内に格納される。デ
ータｙ６はクロック周期３の期間中に乗算器７０６への
入力として機能した後にラッチ７０７ｔへ転送される。
データｙ４はラッチ７０７ｂへ転送される。
【０１２６】クロック周期４において、ｗ２はｚ２とし
てラッチ７１２ｔへ前進され、且つ加算器７１０は、ｗ
８からｗ２を減算してｚ８を形成し、それはラッチ７１
２ｂ内にラッチされる。データｙ４はｗ４としてラッチ
７０８ｂへ前進され、且つクロック周期２において乗算
器７０６の入力端に存在しているデータｙ６は定数２ｃ
ｏｓ（３π／８）と乗算器７０６によってスケールされ
てｗ６を発生し、それはラッチ７０８ｔ内にラッチされ
る。データｙ７及びｙ３はそれぞれラッチ７０７ｔ及び
７０７ｂへ前進される。ラッチ７０３ｔ及び７０３ｂは
それぞれ、演算結果ｙ５＝Ｘ（０）−Ｘ（４）及びｙ１
＝Ｘ（０）＋Ｘ（４）を収容している。データｙ５は現
在乗算器７０６へ入力される。
【０１２７】クロック周期５において、ｚ２及びｚ８は
ラッチ７１４ｔ及び７１４ｂへ前進され、一方ｗ４は２
対１マルチプレクサ７１１ｔを介してデータ経路７００
ａへクロスオーバーし且つｚ４としてラッチ７１２ｔに
ラッチされる。加算器７１０はｗ６からｗ４を減算し、
その結果はラッチ７１２ｂにおいてｚ６としてラッチさ
れる。同時に、データｙ７は２ｃｏｓ（π／４）によっ
てスケールされてデータｗ７となり、次いでラッチ７０
８ｔへ前進される。データｙ３はｗ３として前進され且
つラッチ７０８ｂ内に格納され、且つデータｙ５及びｙ
１はそれぞれラッチ７０７ｔ及び７０７ｂへ前進され
る。クロック周期６において、データｙ５（１でスケー
ルされている）及びｙ１がそれぞれｗ５及びｗ１として
ラッチ７０８ｔ及び７０８ｂへ前進される。データｗ３
はデータ経路７００ａへクロスオーバーし且つラッチ７
１２ｔにおいてｚ３としてラッチされ、且つ加算器７１
０はｗ７からｗ３を減算してｚ７を発生し、それはラッ
チ７１２ｂにラッチされる。データｚ６はラッチ７１２
ｂからマルチプレクサ７１３ｔを介してラッチ７１４ｔ
へ転送される。データｚ４はラッチ７１２ｔからマルチ
プレクサ７１３ｂを介してラッチ７１４ｂへ転送され
る。データｚ２はラッチ７１４ｔからラッチ７１５ｔへ
前進され、一方データｚ８はラッチ７１４ｂからラッチ
７１５ｂへ前進される。クロック周期７において、デー
タｗ５及びｗ１はそれぞれｚ５及びｚ１としてラッチ７
１２ｔ及び７１２ｂへ前進され、且つデータｚ３，ｚ
７，ｚ６，ｚ４，ｚ２，ｚ８はそれぞれラッチ７１４
ｔ，７１４ｂ，７１５ｔ，７１５ｂ，７１６ｔ，７１６
ｂへ前進される。クロック周期８において、データｚ
５，ｚ１，ｚ３，ｚ７，ｚ６，ｚ４，ｚ２，ｚ８がそれ
ぞれラッチ７１４ｔ，７１４ｂ，７１５ｔ，７１５ｂ，
７１６ｔ，７１６ｂ，７１７ｔ，７１７ｂへ前進され
る。
【０１２８】クロック周期９において、データｚ５，ｚ
１，ｚ３，ｚ７，ｚ６，ｚ４，ｚ２，ｚ８がそれぞれラ
ッチ７１５ｔ，７１５ｂ，７１６ｔ，７１６ｂ，７１７
ｔ，７１７ｂ，７１８ｔ，７１８ｂへ前進される。同時
に、マルチプレクサ７２１ｔ及び７２２ｂがそれぞれデ
ータｚ２及びｚ４を加算器７２３ｔ内へ選択して演算結
果ｐ４＝ｚ２−ｚ４を発生し、それはラッチ７２４ｔ内
にラッチされる。同様に、マルチプレクサ７２２ｔ及び
７２１ｂがそれぞれ加算器７２３ｂ内へのデータｚ５及
びｚ７を選択して演算結果ｐ５＝ｚ５−ｚ７を発生し、
その演算結果はラッチ７２４ｂ内にロードされる。クロ
ック周期１０において、マルチプレクサ７２１ｔ及び７
２２ｂはそれぞれ加算器７２３ｔ内へのデータｚ５及び
ｚ７を選択して演算結果ｐ７＝ｚ５＋ｚ７を発生し、そ
の演算結果はラッチ７２４ｔ内にロードされる。同時
に、マルチプレクサ７２２ｔ及び７２１ｂはそれぞれ加
算器７２３ｂ内へのデータｚ６及びｚ８を選択して演算
結果ｐ８＝ｚ６＋ｚ８を発生し、その演算結果は次いで
ラッチ７２４ｂ内にロードされる。ラッチ７２４ｔ，７
２４ｂからのデータｐ４及びｐ５はそれぞれラッチ７２
８ｔ及び７２８ｂへ前進される。ラッチ７１５ｔ−７１
８ｔ内のデータｚ５，ｚ３，ｚ６，ｚ２はそれぞれラッ
チ７１６ｔ−７１９ｔへ１個のラッチ前進される。同様
にデータｚ１，ｚ７，ｚ４，ｚ８はそれぞれラッチ７１
６ｂ−７１９ｂへ前進される。
【０１２９】クロック周期１１において、加算器７２３
ｔ及び７２３ｂにおける演算結果ｐ６＝ｚ８−ｚ６及び
ｐ３＝ｚ１−ｚ３がラッチ７２４ｔ及び７２４ｂにラッ
チされ、そのオペランドｚ８，ｚ６，ｚ１，ｚ３はそれ
ぞれラッチ７２２ｂ，７２１ｔ，７２１ｂ，７２２ｔに
よって選択される。データｐ７及びｐ８はそれぞれラッ
チ７２８ｔ及び７２８ｂへ前進される。同時に、クロッ
ク周期９において乗算器７２７への入力として供給され
たｐ４は乗算器７２７によって定数２ｃｏｓ（π／４）
とスケールされ且つラッチ７２９ｔにおいてｒ４として
ラッチされ、且つｐ５はｒ５としてラッチ７２８ｂから
ラッチ７２９ｂへ前進される。ラッチ７１６ｔ−７１９
ｔ及び７１６ｂ−７１９ｂにおけるデータの各々は、そ
れぞれラッチ７１７ｔ−７２０ｔ及び７１７ｂ−７２０
ｂへ１個のラッチ前進される。ラッチ７１９ｂにおける
データｚ８は廃棄される。クロック周期１２において、
データｐ７及びｐ８はそれぞれｒ７及びｒ８としてラッ
チ７２９ｔ及び７２９ｂへ前進される。データｐ６及び
ｐ３はそれぞれラッチ７２８ｔ及び７２８ｂへ前進され
る。データｒ５はｓ５として乗算器７３３ｔを介してラ
ッチ７３４ｔへ前進され、ｒ４はデータ経路７００ｂへ
クロスオーバーし且つ加算器７３２によってｒ８を減算
してｓ４を発生し、それはラッチ７３４ｂにラッチされ
る。同時に、データｚ１及びｚ３がそれぞれマルチプレ
クサ７２２ｂ及び７２１ｔによって加算器７２３ｔ内へ
選択されて演算結果ｐ１＝ｚ１＋ｚ３を発生し、その演
算結果はラッチ７２４ｔ内にラッチされる。同様に、デ
ータｚ２及びｚ４がそれぞれ加算器７２３ｂ内へマルチ
プレクサ７２２ｔ及び７２１ｂによって選択されて演算
結果ｐ２＝ｚ２＋ｚ４を発生し、その演算結果はラッチ
７２４ｂ内にラッチされる。
【０１３０】クロック周期１３において、データｐ１及
びｐ２はそれぞれラッチ７２８ｔ及び７２８ｂへ前進さ
れる。クロック周期１１の期間中乗算器７２７への入力
として機能としたデータｐ６は乗算器７２７によって定
数２ｃｏｓ（π／４）でスケールされ且つラッチ７２９
ｔにおいてｒ６としてラッチされ、且つデータｐ３はｒ
３としてラッチ７２８ｂからラッチ７２９ｂへ前進され
る。データｒ７及びｒ８はそれぞれｓ７及びｓ８として
ラッチ７３４ｔ及び７３４ｂへ前進される。加算器７３
５ｔ及び７３５ｂは、クロック周期１２においてそれぞ
れラッチ７３４ｔ及び７３４ｂ内に存在するｓ５及びｓ
４に関して演算を行なってそれぞれのＩＤＣ演算結果ｘ
（２）＝ｓ４＋ｓ５及びｘ（５）＝ｓ５−ｓ４を発生
し、それらの演算結果はそれぞれラッチ７３６ｔ及び７
３６ｂ内にラッチされる。クロック周期１４において、
データｐ１及びｐ２はｒ１及びｒ２としてラッチ７２９
ｔ及び７２９ｂへ前進される。データｒ６はマルチプレ
クサ７３１ｔを介してデータ経路７００ｂへクロスオー
バーし、次いで加算器７３２によってｒ２を減算して演
算結果ｓ６を発生し、それはラッチ７３４ｂによってラ
ッチされる。データｒ３はマルチプレクサ７３３ｔを介
してデータ経路７００ａヘクロスオーバーし且つｓ３と
してラッチ７３４ｔによってラッチされる。ＩＤＣＴ演
算結果ｘ（１）＝ｓ７＋ｓ８及びｘ（６）＝ｓ７−ｓ８
はそれぞれ加算器７３５ｔ及び７３５ｂによって計算さ
れ且つそれぞれラッチ７３６ｔ及び７３６ｂ内にラッチ
される。前の演算結果ｘ（２）及びｘ（５）はそれぞれ
ラッチ７３７ｔ及び７３７ｂへ前進される。
【０１３１】クロック周期１５において、ｒ１及びｒ２
はｓ１及びｓ２としてそれぞれラッチ７３４ｔ及び７３
４ｂへ前進される。ＩＤＣＴ演算結果ｘ（３）＝ｓ３＋
ｓ６及びｘ（４）＝ｓ３−ｓ６はそれぞれ加算器７３５
ｔ及び７３５ｂによって計算され且つラッチ７３６ｔ及
び７３６ｂへラッチされる。前の結果ｘ（１），ｘ
（６），ｘ（２），ｘ（５）がラッチ７３７ｔ，７３７
ｂ，７３８ｔ，７３８ｂへ前進される。クロック周期１
６において、ＩＤＣＴ演算結果ｘ（０）＝ｓ１＋ｓ２及
びｘ（７）＝ｓ１−ｓ２はそれぞれ加算器７３５ｔ及び
７３５ｂによって計算され且つラッチ７３６ｔ及び７３
６ｂ内にラッチされる。ラッチ７３８ｔ及び７３８ｂ内
のＩＤＣＴ演算結果ｘ（２）及びｘ（５）はＤＣＴ行／
列分離器ユニット１０７へラッチされる。次いで、ｘ
（２）及びｘ（５）は、そのＩＤＣＴ結果が最初のパス
であるか又は２番目のパスの結果であるかに依存して、
ブロックメモリユニット１０３か又はＤＣＴ行格納ユニ
ット１０５へＤＣＴ行／列分離器によってチャンネル動
作される。ＩＤＣＴ出力対ｘ（１）−ｘ（６），ｘ
（３）−ｘ（４），ｘ（０）−ｘ（７）が次の三つのク
ロック周期においてＤＣＴ行／列分離器ユニット１０７
において得られる。図２１は、脱圧縮期間中におけるＤ
ＣＴ／ＩＤＣＴプロセサ１０６の加算器及びマルチプレ
クサに対する制御信号を示している。これらの制御信号
も四つのクロックサイクル毎に繰返される。
【０１３２】ＤＣＴ行／列分離器ユニット１０７の構成及び動作 ＤＣＴ行／列分離器は、ＤＣＴ／ＩＤＣＴプロセサ１０
６の出力を、圧縮期間中及び脱圧縮期間中の両方におい
て、二つのデータストリームに分離する。一方のデータ
ストリームは、ＤＣＴ又はＩＤＣＴの最初のパスの中間
結果を表わしている。他方のデータストリームはＤＣＴ
又はＩＤＣＴの２番目のパスの最終結果を表わしてい
る。ＤＣＴ又はＩＤＣＴの最初のパスの中間結果は、一
時的記憶のためにＤＣＴ行格納ユニット１０５内に送給
され且つＤＣＴ又はＩＤＣＴの２番目のパスのために待
機される。ＤＣＴ又はＩＤＣＴの２番目のパスの最終結
果を収納する他方のストリームは、圧縮又は脱圧縮の何
れが実行されるかに依存して、量子化器１０８又はＤＣ
Ｔブロックメモリ１０３へ送給される。ＤＣＴ行／列分
離器は、４：２：２データフォーマットに対して最適化
されており、従って各クロック周期毎に１６ビットデー
タが量子化器１０８又はＤＣＴブロックメモリ１０３へ
送給され、且つ１行又は１列（八つの値）の中間結果が
８個のクロック周期毎に四つのクロック周期において供
給される。
【０１３３】次に、ＤＣＴ行／列分離器ユニット（ＤＲ
ＣＳ）１０７の構成及び動作について図２２，２３，２
４を参照して説明する。図２２は、ＤＲＣＳ１０７に対
する概略図を示している。図示した如く、二つの１６ビ
ットデータが、ＤＣＴ／ＩＤＣＴプロセサユニット１０
６内のラッチ７３８ｔ及び７３８ｂを介して、各クロッ
ク周期毎にＤＲＣＳユニット１０７内に供給される。従
って、１行又は１列のデータが四つのクロックサイクル
毎にＤＣＴ／ＩＤＣＴプロセサユニット１０６によって
供給される。入力データは三つのラッチ対グループ、即
ちＤＣＴ行格納ラッチ対（８０１ｔ，８０１ｂ−８０４
ｔ，８０４ｂ、第一量子化器ラッチ対８０５ｔ，８０５
ｂ−８０８ｔ，８０８ｂ）又は第二量子化器ラッチ対
（８１１ｔ，８１１ｂ−８１４ｔ，８１８ｂ）の一つへ
チャンネル動作される。これらのラッチ対の各々は二つ
の１６ビットラッチから構成されている。例えば、ラッ
チ対８０１はラッチ８０１ｔ及び８０１ｂから構成され
ている。ＤＣＴ行格納ラッチ対８０１ｔ，８０１ｂ−８
０４ｔ，８０４ｂはＤＣＴ又はＩＤＣＴの第一パスの結
果を保持し、従ってこれらのラッチの内容は二次元ＤＣ
Ｔ又はＩＤＣＴの２番目のパスのためにＤＣＴ行格納ユ
ニット１０５へ送給される。マルチプレクサ８０９ｔ及
び８０９ｂは、ＤＣＴ行格納ユニット１０５へ出力する
ために、それぞれラッチ８０１ｔ−８０４ｔ及び８０１
ｂ−８０４ｂの中から二つのラッチの内容を選択する。
【０１３４】一方、第一及び第二量子化器ラッチ対（８
０５ｔ及び８０５ｂ−８０８ｔ及び８０８ｂ，８１１ｔ
及び８１１ｂ−８１４ｔ及び８１４ｂ）内にチャンネル
動作されたデータは、圧縮期間中においては量子化器ユ
ニット１０８へ送給され又脱圧縮期間中においてはブロ
ックメモリユニット１０３へ送給される。なぜならば、
この様なデータは二次元ＤＣＴ又はＩＤＣＴを完了して
いるからである。４対１マルチプレクサ８１０ｔ及び８
１０ｂは、ラッチ８０５ｔ−８０８ｔ及び８０５ｂ−８
０８ｂ内に収納されている二つの１６ビットデータを選
択する。同様に、４対１マルチプレクサ８１５ｔ及び８
１５ｂはラッチ８１１ｔ−８１４ｔ及び８１１ｂ−８１
４ｂ内に収納されている二つの１６ビットデータを選択
する。四つの４対１マルチプレクサ８１０ｔ，８１０
ｂ，８１５ｔ，８１５ｂによって選択された四つの１６
ビットデータは、再度、量子化器ユニット１０８へ出力
するために４対１マルチプレクサ８１６によって選択さ
れる。
【０１３５】圧縮期間中において、第一及び第二量子化
器ラッチ対（８０５ｔ及び８０５ｂ−８０８ｔ及び８０
８ｂ，８１１ｔ及び８１１ｂ−８１４ｔ及び８１４ｂ）
は量子化器１０８への連続的な出力１６ビットデータス
トリームを供給するための二重バッファ構成を形成す
る。最初の量子化器ラッチ対（８０５ｔ，８０５ｂ−８
０８ｔ，８０８ｂ）がロードされると、第二量子化器ラ
ッチ対（８１１ｔ，８１１ｂ−８１４ｔ，８１４ｂ）が
量子化器ユニット１０８への出力のために読取られる。
４対１マルチプレクサ８１０ｔ及び８１０ｂは、ラッチ
８０５ｔ−８０８ｔ及び８０５ｂ−８０８ｂ内に収納さ
れている二つの１６ビットデータを選択する。同様に、
４対１マルチプレクサ８１５ｔ及び８１５ｂはラッチ８
１１ｔ−８１４ｔ及び８１１ｂ−８１４ｂ内に収納され
ている二つの１６ビットデータを選択する。四つの４対
１マルチプレクサ８１０ｔ−８１０ｂ，８１５ｔ，８１
５ｂによって選択された四つの１６ビットデータは、再
度、量子化器ユニット１０８への出力のために４対１マ
ルチプレクサ８１６によって選択される。しかしなが
ら、脱圧縮期間中において、第二量子化器ラッチユニッ
ト（８１１ｔ及び８１１ｂ−８１４ｔ及び８１４ｂ）は
使用されない。ＤＣＴ／ＩＤＣＴプロセサユニット１０
６からの入力データストリームは第一量子化器ラッチ対
（８０５ｔ，８０５ｂ−８０８ｔ，８０８ｂ）内にラッ
チされる。４対１マルチプレクサ８１７ｔ及び８１７ｂ
は、ブロックメモリユニット１０３への出力のためにク
ロック周期当り二つの１６ビットデータを選択する。こ
れらの選択されたデータの各々の最初の１２ビットのみ
が有意性があるものと考えられるので、各選択されたデ
ータから四つの最小桁ビットは廃棄される。従って、二
つの１２ビットデータがクロック周期毎にブロックメモ
リユニット１０３へ送給される。
【０１３６】圧縮期間中におけるＤＣＴ行／列分離器ユニットの動作 図２３は、圧縮期間中におけるＤＣＴ行／列分離器ユニ
ット１０７（図１）に対するデータフローを示してい
る。クロック周期０−３において、１６ビットデータＸ
（１）−Ｘ（７），Ｘ（２）−Ｘ（６），Ｘ（３）−Ｘ
（５），Ｘ（０）−Ｘ（４）の最初のパスのＤＣＴ対が
クロック周期当り二つの１６ビットデータの割合で、Ｄ
ＣＴ／ＩＤＣＴプロセサユニット１０６内のラッチ７３
８ｔ及び７３８ｂから相継いで与えられる。図２３に示
した如く、クロック周期１−４の期間中において、１対
のデータが、ラッチ８０１ｔ−８０４ｔ及び８０１ｂ−
８０４ｂの中の二つのラッチ内へ各クロック周期の終わ
りにおいてラッチ７３８ｔ及び７３８ｂにおいて与えら
れると、別々にラッチされる。従って、その結果、Ｘ
（２）及びＸ（１），Ｘ（６）及びＸ（７），Ｘ（０）
及びＸ（３），Ｘ（４）及びＸ（５）がクロック周期４
の終了までに、それぞれラッチ対８０１ｔ及び８１０
ｂ，８０２ｔ及び８０２ｂ，８０３ｔ及び８０３ｂ，８
０４ｔ及び８０４ｂ内に格納される。
【０１３７】又、クロック周期０−７の期間中におい
て、前にラッチ対８１１ｔ，８１１ｂ−８１４ｔ，８１
４ｂ内にロードされたデータは、クロック周期当り１６
ビットデータの割合で第二量子化器ラッチ対８１１ｔ，
８１１ｂ−８１４ｔ，８１４ｂから出力される。これら
のデータは、最後の１６クロック周期サイクルのクロッ
ク周期１２−１５及び現在の１６クロック周期サイクル
のクロック周期０においてラッチ対８１１−８１４内に
ロードされたものである。量子化器ラッチ対８０５ｔ，
８０５ｂ−８０８ｔ，８０８ｂ及び８１１ｔ，８１１ｂ
−８１４ｔ，８１４ｂのローディング及び出力について
以下に説明する。
【０１３８】クロック周期４−７の期間中、クロック周
期１−４においてロードされたラッチ対８０１ｔ，８０
１ｂ−８０４ｔ，８０４ｂ内の最初のパスのデータは、
Ｘ（０）−Ｘ（１），Ｘ（２）−Ｘ（３），Ｘ（４）−
Ｘ（５），Ｘ（６）−Ｘ（７）の順番で、クロック周期
当り二つの１６ビットデータの割合で、ＤＣＴ行格納ユ
ニット１０３へ出力される。同時に、２番目のパスの１
６ビットデータ対Ｙ（１）−Ｙ（７），Ｙ（２）−Ｙ
（６），Ｙ（３）−Ｙ（５），Ｙ（０）−Ｙ（４）が、
各クロック周期毎に一対の二つのデータの割合で行／列
分離器１０７へ転送するためにＤＣＴ／ＩＤＣＴプロセ
サユニット１０６のラッチ７３８ｔ及び７３８ｂに与え
られる。これらのデータは、クロック周期５−８の期間
中に、第一量子化器ラッチ対８０５ｔ，８０５ｂ−８０
８ｔ，８０８ｂ内に相継いで且つ順番にラッチされる。
【０１３９】クロック周期８−１１の期間中、ＤＣＴ／
ＩＤＣＴプロセサユニット１０６から到着するデータＺ
（０）−Ｚ（７）は最初のパスのＤＣＴデータである。
これらのデータＺ（０）−Ｚ（７）は、クロック周期０
−３期間中のＸ（０）−Ｘ（７）データ及びクロック周
期４−７期間中のＹ（０）−Ｙ（７）データと同一の順
番で到着する。クロック周期４−７期間中に到着し且つ
クロック周期５−８期間中にラッチ対８０５ｔ，８０５
ｂ−８０８ｔ，８０８ｂ内にラッチされた２番目のパス
のデータＹ（０）−Ｙ（７）は、今や、クロック周期当
り１６ビットデータの割合で且つクロック周期８で開始
するＹ（０），Ｙ（１），．．．Ｙ（７）の順番で、マ
ルチプレクサ８１０ｔ，８１０ｂ及びマルチプレクサ８
１６によって量子化器ユニット１０８に対する出力のた
めに個別的に選択される。Ｙ（０）−Ｙ（７）の読出し
は、Ｙ（７）が量子化器１０８への出力データとして供
給されるクロック周期１５まで継続する。
【０１４０】クロック周期１２−１５の期間中、ＤＣＴ
／ＩＤＣＴプロセサユニット１０６から到着するデータ
Ｗ（０）−Ｗ（７）は２番目のパスのデータである。こ
れらのデータＷ（０）−Ｗ（７）は、クロック周期１３
−１６期間中に第二量子化器ラッチ対８１１ｔ，８１１
ｂ−８１４ｔ，８１４ｂへチャンネル動作され、且つデ
ータＹ（０）−Ｙ（７）に対して上述した如き順番で個
別的にラッチされる。クロック周期１２−１５の期間
中、クロック周期８−１１期間中に受取られ且つクロッ
ク周期９−１２期間中にラッチ対８０１ｔ，８０１ｂ−
８０４ｔ，８０４ｂ内にラッチされたデータＺ（０）−
Ｚ（７）がクロック周期４−７の期間中にＸ（０）−Ｘ
（７）に対して説明したのと同一の順番でＤＣＴ行格納
ユニット１０５へ出力される。Ｗ（０）−Ｗ（７）デー
タは、次の８個のクロック周期（図２３におけるクロッ
ク周期１６−２３に対応する次の１６クロック周期サイ
クルにおけるクロック周期０−７）においてマルチプレ
クサ８１５ｔ，８１５ｂ，８１６によって選択される。
ＤＣＴ／ＩＤＣＴプロセサ１０６が１番目のパスデータ
及び２番目のパスデータの一つの行／列を交互に供給す
るので、ラッチ８０１ｔ及び８０１ｂ−８０４ｔ及び８
０４ｂ，８０５ｔ及び８０５ｂ−８０８ｔ及び８０８
ｂ，８１１ｔ及び８１１ｂ−８１４ｔ及び８１４ｂは、
８クロックサイクル毎に量子化器１０８へ連続的な１６
ビット出力ストリームを供給しＤＣＴ行格納ユニット１
０５へ一つの行／列の出力データを供給する二つのパイ
プラインを形成する。ＤＣＴ行／列分離器ユニット１０
７における４：２：２入力データフォーマット条件下に
おいてはアイドル期間は存在しない。
【０１４１】脱圧縮期間中におけるＤＣＴ行／列分離器
ユニットの動作 図２４は、脱圧縮期間中におけるＤＣＴ行／列分離器ユ
ニット１０７に対するデータフローを示している。クロ
ック周期０−３の期間中、１６ビットの最初のパスのＩ
ＤＣＴデータ対が、クロック周期当り二つの１６ビット
データの割合で且つＸ（２）−Ｘ（５），Ｘ（１）−Ｘ
（６），Ｘ（３）−Ｘ（４），Ｘ（０）−Ｘ（７）の順
番でＤＣＴ／ＩＤＣＴプロセサユニット１０６のラッチ
７３８ｔ及び７３８ｂに与えられる。各データは、ラッ
チ８０１ｔ−８０４ｔ及び８０１ｂ−８０４ｂの一つの
中にラッチされるが、その場合、Ｘ（０）及びＸ
（１），Ｘ（２）及びＸ（３），Ｘ（４）及びＸ
（５），Ｘ（６）及びＸ（７）は、クロック周期１−４
の期間中に、ラッチ対８０１ｔ，８０１ｂ，８０４ｔ，
８０４ｂ内にラッチされる。クロック周期０−３の期間
中、最後の１６クロック周期サイクルのクロック周期１
３で開始され且つ現在の１６クロック周期サイクルのク
ロック周期０で終了する四つのクロック周期の期間中に
ＤＣＴ行／列分離器ユニット１０７内にラッチされた２
番目のパスのＩＤＣＴデータは、４対１マルチプレクサ
８１７ｔ及び８１７ｂによってクロック周期当り二つの
１２ビットデータの割合でブロックメモリユニット１０
３へ出力され、前述した如く１６ビットＩＤＣＴデータ
の下位四つのビットは切捨てられる。２番目のパスのＩ
ＤＣＴデータのローディング及び転送についてはクロッ
ク周期４−１１に関して以下に説明する。
【０１４２】クロック周期４−７期間中において、ラッ
チ対８０１ｔ及び８０１ｂ−８０４ｔ及び８０４ｂ内の
最初のパスのＩＤＣＴデータは、ラッチ対８０１ｔ，８
０１ｂ−８０４ｔ，８０４ｂの順番に選択されて、クロ
ック周期当り二つの１６ビットデータの割合でＤＣＴ行
格納ユニット１０５へ送給される。同時に、１６ビット
の２番目のパスのＩＤＣＴデータが、Ｙ（２）−Ｙ
（５），Ｙ（１）−Ｙ（６），Ｙ（３）−Ｙ（４），Ｙ
（０）−Ｙ（７）の順番でクロック周期当り二つの１６
ビットデータの割合でＤＣＴ／ＩＤＣＴプロセサユニッ
ト１０６内のラッチ７３８ｔ及び７３８ｂに与えられ
る。これらの１６ビットデータ対は、クロック周期５−
８の期間中に、ラッチ対８０５ｔ及び８０５ｂ−８０８
ｔ及び８０８ｂ内に相継いで順番にラッチされる。クロ
ック周期８−１１の期間中、最初のパスのＩＤＣＴデー
タＺ（０）−Ｚ（７）が、クロック周期０−３の期間中
におけるＸ（０）−Ｘ（７）に対して説明した順番でラ
ッチ７３８ｔ及び７３８ｂに与えられる。データＺ
（０）−Ｚ（７）がＸ（０）−Ｘ（７）の場合に説明し
たのと同一の順番でラッチ対８０１−８０４内にラッチ
される。同時に、クロック周期５−８期間中にラッチさ
れた２番目のパスのＩＤＣＴデータＹ（０）−Ｙ（７）
が、Ｙ（０）−Ｙ（１），Ｙ（２）−Ｙ（３），Ｙ
（４）−Ｙ（５），Ｙ（６）−Ｙ（７）の順番でクロッ
ク周期当り二つの１２ビットデータの割合で４対１マル
チプレクサ８１７ｔ及び８１７ｂにおいて出力される。
【０１４３】クロック周期１２−１５の期間中におい
て、最初のパスのＩＤＣＴデータＺ（０）−Ｚ（７）
が、クロック周期４−７の期間中にＸ（０）−Ｘ（７）
に対して説明した順番でＤＣＴ行格納ユニット１０５へ
出力される。同時に、２番目のパスのＩＤＣＴデータＷ
（０）−Ｗ（７）が、クロック周期４−７の期間中にＹ
（０）−Ｙ（７）に対して説明したのと同一の態様でＤ
ＣＴ／ＩＤＣＴプロセサ１０６から到着する。データＷ
（０）−Ｗ（７）は、クロック周期８−１１の期間中の
Ｙ（０）−Ｙ（７）に対して説明したのと同一の態様
で、次の四つのクロック周期（次の１６クロック周期サ
イクルにおけるクロック周期０−３）においてブロック
メモリユニット１０３へ出力される。ＤＣＴ／ＩＤＣＴ
プロセサ１０６は、最初のパス及び２番目のパスのデー
タの一つの行／列を交互に供給するので、ラッチ８０１
ｔ及び８０１ｂ−８０４ｔ及び８０４ｂ、及び８０５ｔ
及び８０５ｂ−８０８ｔ及び８０８ｂは、ＤＣＴブロッ
ク格納ユニット１０３へ連続的な１２ビット出力ストリ
ームを供給し且つ８クロックサイクル毎にＤＣＴ行格納
ユニット１０５へ一つの行／列の出力データを供給する
二つのパイプラインを形成する。４：２：２出力データ
フォーマット条件下では、ＤＣＴ行／列分離器ユニット
１０７内にはアイドル期間が存在しない。
【０１４４】量子化器ユニット１０８の構成及び動作 次に量子化器ユニット１０８の構成及び動作について図
２５を参照して説明する。量子化器ユニット１０８は、
周波数マトリクスの各要素に対して乗算を実行する。こ
れは、さらなる圧縮のために周波数マトリクスの種々の
周波数成分（構成要素）をスケールするためのデジタル
信号処理ステップである。図２５は量子化器ユニット１
０８の概略を示している。圧縮期間中において、１６ビ
ットデータのストリームが、バス９８を介してＤＣＴ行
／列分離器ユニット１０７から到着する。データは、
又、ホストバス１１５の一部であるバス９２６からホス
トコンピュータの制御下でロードさせることが可能であ
る。２対１マルチプレクサ９０４は、バス９１８及び９
２６の一方からクロック周期当り１６ビットのデータを
選択し且つ該データをデータバス９２７上に送る。脱圧
縮モード期間中においては、８ビットデータがバス９１
９を介してジグザグユニット１０９から到着する。各８
ビットデータは、脱圧縮用の１６ビットデータを形成す
るためにバレルシフタ９０７によってシフトされ且つス
ケールされる。
【０１４５】圧縮か又は脱圧縮の何れが実行されている
かに従って、２対１マルチプレクサ９０８は、バレルシ
フタの出力データ（脱圧縮期間中）か、又はバス９２７
からの出力データ（圧縮期間中）の何れかを選択する。
従って、マルチプレクサ９０８によって選択され且つバ
ス９２０上に出力される１６ビットデータは、レジスタ
９１１内にラッチされ、該レジスタは該データを乗算器
９１２への入力オペランドとして格納する。乗算器９１
２への他方の入力オペランドは、レジスタ９１０内に格
納されており、該レジスタは後に説明するＹＵ＿ｔａｂ
ｌｅ１０８−１から読取った量子化（圧縮）又は脱量子
化（脱圧縮）係数を有している。アドレス発生器９０２
は、データタイプ（Ｙ，Ｕ又はＶ）及び８×８周波数マ
トリクス内の入力データの位置に従って、ＹＵ＿ｔａｂ
ｌｅ１０８−１から量子化又は脱量子化係数を検索する
ためのアドレスを発生する。同期は、周波数マトリクス
内のＤＣ項（要素０）を外部データ同期信号と同期させ
ることによって達成される。コンフィギュレーションレ
ジスタ９０１は、ＶＢＩＵ１０２において受取られるデ
ータフォーマットの情報を供給し、各入力データとの適
切な同期を与える。
【０１４６】ＹＵ＿ｔａｂｌｅ１０８−１は６４×１６
×２スタティックランダムアクセスメモリ（ＳＲＡＭ）
である。即ち、二つの６４値量子化又は脱量子化マトリ
クスが、このＳＲＡＭアレイ１０８−１内に収納されて
おり、各要素は１６ビット幅である。圧縮期間中、ＹＵ
＿ｔａｂｌｅ１０８−１はＹ（ルミナンス）タイプのデ
ータに対する６４個の１６ビット量子化係数を有すると
共に、ＵＶ（クロミナンス）タイプのデータに対し６４
個の共通の１６ビット量子化係数を有している。同様
に、脱圧縮期間中、ＹＵ＿ｔａｂｌｅ１０８−１は、Ｙ
タイプのデータに対して６４個の１６ビット脱量子化係
数を有しており、且つＵ又はＶタイプのデータに対して
６４個の１６ビット脱量子化係数を有している。各量子
化又は脱量子化係数は、周波数マトリクス内の一つの要
素に特定的に付与され、且つＵ，Ｖタイプのデータ（ク
ロミナンス）は、同一の組の量子化又は脱量子化係数を
共用する。ＹＵ＿ｔａｂｌｅ１０８−１は、ホストバス
１１５の一部でもあるバス９３５を介してホストコンピ
ュータによる直接的な読取り／書込みのためにアクセス
することが可能である。本実施例においては、ＹＵ＿ｔ
ａｂｌｅ１０８−１の内容は、圧縮又は脱圧縮動作の開
始前に、ホストコンピュータによってロードされる。例
えば電気的にプログラム可能なリードオンリーメモリ
（ＥＰＲＯＭ）などのような非揮発性メモリ素子が与え
られる場合、これらのテーブルの永久的なコピーを与え
るようにすることが可能である。リードオンリーメモリ
（ＲＯＭ）は、そのテーブルが固定的である場合に使用
することが可能である。ホストコンピュータが量子化又
は脱量子化定数をロードすることが可能であるので、ホ
ストコンピュータが量子化及び脱量子化パラメータを調
節することの柔軟性を与えている。量子化及びその他の
フィルタ機能を該量子化定数内に結合させることによ
り、その他のデジタル信号処理目的を達成することも可
能である。しかしながら、量子化テーブルの非揮発性又
は永久的なコピーは、毎日の（ターンキー）動作にとっ
て適している。なぜならば、スタートアップの手順が著
しく簡単化されるからである。ホストバスがＹＵ＿ｔａ
ｂｌｅ１０８−１をアクセスする場合、外部アドレスバ
ス９２５が７ビットアドレス（Ｙ及びＵ又はＶタイプの
データに対して二つの６４係数テーブル内の１２８個の
エントリの何れかをアドレスする）を有しており、且つ
データバス９３５は１６ビットの量子化又は脱量子化係
数を有している。２対１マルチプレクサ９０３は、ホス
トコンピュータの要求により、そのメモリアクセスが内
部的に発生されたアドレス（アドレス発生器９０２によ
って発生）によるものであるか又はバス９２５（バス１
１５の一部でもある）上の外部的に与えられたアドレス
によるかを選択する。
【０１４７】量子化又は脱量子化係数は、レジスタ９０
６内に読込まれる。２対１マルチプレクサ９０９は、１
６ビット全部が乗算器オペランドレジスタ９１０へ供給
されるか、又はそのデータの最大桁ビット（ビット１
５）及び二つの最小桁ビット（ビット０及び１）を０に
セットさせるかの何れかを選択する。脱量子化係数（脱
量子化期間中）のビット１５乃至１３は、更に、バレル
シフタ９０７へ供給されて、バス９１９から入力される
オペランドのスケーリングを与える。脱量子化係数にお
けるスケーリングファクタをエンコードすることによ
り、任意の浮動小数点表示における如く、量子化データ
のダイナミックレンジが拡張される。乗算器９１２は、
オペランドレジスタ９１０及び９１１内のオペランドを
乗算し、且つ最大桁ビットを廃棄した後に、ビット３０
で開始するレジスタ９１３内の３２ビットの結果の１６
個の次の最大桁ビットを保持する。この１６個のビット
の表示は、この乗算結果のダイナミックレンジを実質的
に表わすために十分なものであることが経験的に確かめ
られている。本実施例においては、乗算器９１２は、２
ステージ（段）パイプライン型乗算器として実現されて
おり、従って１６ビット乗算演算は二つのクロック周期
で行なわれるが、その結果は各クロック周期において与
えられる。
【０１４８】結果レジスタ９１３内の１６ビットデータ
は、ホストバス９２３を介してホストコンピュータによ
って採取することが可能である。結果レジスタ９１３内
の１６ビット結果の１３ビットは、丸め及び制限器ユニ
ット９１４へ供給されて、更に量子化器出力値のレンジ
を制限する。一方、脱圧縮期間中に、結果レジスタ９１
３の１６ビット結果の全体を、バスドライバ９１６によ
って増幅した後に、バス９２２へ供給する。脱圧縮期間
中、画素マトリクスの開始を表わすｄａｔａ＿ｓｙｎｃ
信号がＶＢＩＵ１０２によって与えられる。圧縮期間
中、外部ビデオデータ源は、ｄａｔａ−ｓｙｎｃ信号を
供給する。量子化及び脱量子化係数は、量子化及び脱量
子化動作の開始前に、ＹＵ＿ｔａｂｌｅ１０８−１内に
ロードされる。コンフィギュレーションレジスタ９０１
内のインターバル同期カウンタは、ｄａｔａ＿ｓｙｎｃ
信号と量子化器１０８の動作との間の同期を確保するた
めに、ＹＵ−ｔａｂｌｅ１０８−１内へのメモリアクセ
スのシーケンス動作を与える。該アクセスのタイミング
は、ＤＣＴユニット１０３−１０７に関して先に詳細に
説明した如く、入力データフォーマットに依存する。圧
縮期間中、バス９１８上に入力されるデータ及びＹＵ＿
ｔａｂｌｅ１０８−１から読取られる対応する量子化器
係数は、乗算器９１２に対するオペランドとしてレジス
タ９１１及び９１０内に同期的にロードされる。二つの
クロック周期の後、乗算動作からの結果のビット３０乃
至１５が与えられ且つ結果レジスタ９１３によってラッ
チされる。
【０１４９】次いで、丸め・制限器９１４が丸め（即
ち、切捨て）のために、結果レジスタ９１３内のデータ
のビット１５（ビット３１が最大桁ビット）へ１を加算
する。この丸め乃至は切捨て動作の結果得られるデータ
がビット３１乃至２４において全て「１」又は「０」で
ない場合には、最大又は最小の表示可能な値を超えてい
る。次いで、ビット２３乃至１６が、該データが正又は
負であるか否かを表わすビット３０に依存して、１０進
数１２７又は−１２７に対応する１６進数７ｆ乃至８１
へセットされる。そうでない場合には、その結果は許容
されたダイナミックレンジ内のものである。ビット２３
乃至１６は、８ビット結果として丸め・制限器９１４に
よって出力され、それはジグザグユニット１０９へ送給
するためにレジスタ９１５によってラッチされる。一
方、脱圧縮期間中、レジスタ９１３内の１６ビット結果
は、バス９２２上をＩＤＣＴ用のＤＣＴ入力選択ユニッ
ト１０４へその全体が供給される。
【０１５０】脱圧縮期間中、ＶＢＩＵ１０２は、同期ユ
ニット１０２−１（図１）におけるｄａｔａ−ｓｙｎｃ
同期信号を供給する。データは、ジグザグユニット１０
９からバス９１９上にクロック周期当り一つのデータの
割合で、８ビットストリームとして入力される。脱量子
化のための適切なスケーリングを実行するために、バレ
ルシフタ９０７は、最初に、ジグザグユニット１０９か
ら受取ったデータへ四つのゼロを取付け、次いで最大桁
ビットを四つのビット符号拡張して１６ビットの中間結
果を発生する。このことは、ジグザグユニット１０９か
ら受取ったデータに１６を乗算することに等しい。この
セクションにおいて先に説明した如く、脱量子化係数に
おいてエンコードされたスケーリングファクタに従っ
て、この１６ビットの中間結果は、次いで、ジグザグユ
ニット１０９から受取られたデータに対応する１６ビッ
ト脱量子化係数のビット１５乃至１３によって示される
ビット数だけシフトされる。このバレルシフタ９０７か
らのシフトされた結果は、１６×１６ビット乗算に対す
るオペランドとしてレジスタ９１１内にロードされる。
【０１５１】この１６ビット量子化係数は、ＹＵ＿ｔａ
ｂｌｅ１０８−１からレジスタ９０６内に読取られる。
最初の三つのビット１５乃至１３は、前述した如く、バ
レルシフタ９０７内の１６ビットの中間結果をシフトす
るためのビット数を指示するために使用される。脱量子
化係数の１３個のビット１２乃至０は、レジスタ９１１
内のデータへ乗算されるべきレジスタ９１０内のオペラ
ンドのビット１４乃至２を形成している。該乗算器の他
のビット、即ちビット１５，１及び０は０にセットされ
る。圧縮の場合における如く、レジスタ９１０及び９１
１内の内容が関与する乗算演算の３２ビットの結果のう
ちの１６個のビット３０乃至１５はレジスタ９１３内に
ロードされる。しかしながら、圧縮の場合と異なり、レ
ジスタ９１３の１６ビット内容は、丸め・制限器ユニッ
ト９１４による修正なしで、バッファ９１６を介してバ
ス９２２上のＤＣＴ入力選択ユニット１０４へ選択され
る。
【０１５２】ジグザグユニットの構成及び動作 次に、ジグザグユニット１０９の機能及び動作について
図２６を参照して説明する。ジグザグユニット１０９
は、周波数マトリクス内の要素の順番を、後述するラン
長表示を使用するデータ圧縮の場合に適したフォーマッ
トへ再配列させる。図２６は、ジグザグユニット１０９
の概略図である。圧縮期間中、ジグザグユニット１０９
は、１個の完全な６４個の要素からなるマトリクスが蓄
積されるまで、量子化ユニット１０８からシーケンシャ
ルな順番（即ち、行毎）における出力を蓄積し、次いで
周波数マトリクスの８ビット要素を「ジグザグ」の順番
で、即ちＡ００’Ａ０１’Ａ１０’Ａ０２’Ａ１１’Ａ
２０’Ａ３０などのような態様で出力する。この順番
は、量子化プロセスによって発生された周波数マトリク
スのゼロ要素からなる長いランを集めるのに適してい
る。なぜならば、周波数マトリクスにおける多くの高周
波数ＡＣ要素は量子化によってゼロにセットされるから
である。脱圧縮期間中、入力８ビットデータは、「ジグ
ザグ」の順番であり、且つジグザグユニット１０９は、
ＩＤＣＴのためのシーケンシャルな順番（行毎）におけ
る８ビットのデータストリームに再配列させる。
【０１５３】ジグザグユニット１０９における格納部
は、二重バッファ機能を与えるように配列された６４×
８ＳＲＡＭアレイ１０００及び１００１の二つのバンク
から構成されている。この二重バッファ機能は、４：
２：２タイプの入力データの処理期間中にアイドルサイ
クルを必要とすることがないように、連続的な出力デー
タのストリームがコーダ／デコーダユニット１１１へ送
給されることを可能としている。６４×８ビットＳＲＡ
Ｍの一方のバンクが現在の周波数マトリクスの入力８ビ
ット要素を蓄積するために使用されるので、６４×８Ｓ
ＲＡＭの他方のバンクは、以前に蓄積した周波数マトリ
クスの、圧縮期間中におけるゼロパッカー／アンパッカ
ーユニット１１０への出力又は脱圧縮期間中における量
子化器ユニット１０８への出力のために使用される。
【０１５４】ＳＲＡＭアレイ１０００及び１００１は、
バス１１５上でホストコンピュータからアクセスするこ
とが可能である。バス１１５の種々の部分は、図２６に
おいてバス１０２１，１０２２，１０２３として示して
ある。ホストコンピュータは、バス１０２３及び１０２
２上に８ビットアドレスを二つの部分で供給することに
よってＳＲＡＭアレイ１０００又は１００１をアクセス
し、バス１０２３は５ビット幅であり且つバス１０２２
は３ビット幅である。初期化の期間中、ホストコンピュ
ータは、更に、二つの待ち時間値をロードし、即ち各々
の値をコンフィギュレーションレジスタ１０１９及び１
０１８の各々にロードして、各待ち時間値によって特定
されたクロック周期数が経過した後に、シーケンシャル
動作及びジグザグ動作の両方を開始することをジグザグ
ユニット１０９が指示するのに必要な同期情報を供給す
る。ＳＲＡＭアレイ１０００及び１００１内に書込むか
又はそれから読取られるべきテストデータはバス１０２
１へ転送される。
【０１５５】ＳＲＡＭバンク１０００及び１００１の各
々へのアドレスは、カウンタ１０１０及び１０１１によ
って発生される。７ビットカウンタ１０１０は、シーケ
ンシャルアドレスを発生し、且つ６ビットカウンタ１０
１１は「ジグザグ」アドレスを発生する。これらのシー
ケンシャル及びジグザグアドレスは、それぞれレジスタ
１０１３及び１０１２内に格納される。レジスタ１０１
２のビット６は、二重バッファ動作方法の下で入力及び
出力のためにＳＲＡＭアレイ１０００及び１００１から
なる二つのバンクの間でのトグル動作のための制御信号
として使用される。脱圧縮期間中、８ビットデータが、
バス１００４上のゼロパッカー／アンパッカーユニット
１１０から入力される。圧縮期間中、８ビットデータは
バス１００５上を量子化器ユニット１０８から入力され
る。２対１マルチプレクサ１００３は、圧縮又は脱圧縮
の何れが実行されているかに従って、入力データを選択
する。前述した如く、データは、更に、外部ホストコン
ピュータから供給することも可能であり、従って、２対
１マルチプレクサ１００６は、内部データ（マルチプレ
クサ１００３を介してバス１００５又は１００４から）
又はバス１０２１上をホストコンピュータからのデータ
の間で選択を行なう。ジグザグユニット１０９は、圧縮
期間中はゼロパッカー／アンパッカーユニット１１０に
対して且つ脱圧縮期間中は量子化器ユニット１０８に対
して、２対１マルチプレクサ１００２を介してバス１０
２４上に８ビットデータを出力する。尚、該マルチプレ
クサは、二重バッファ機能に従ってＳＲＡＭアレイ１０
００及び１００１の出力データの間で交互に選択を行な
う。
【０１５６】圧縮期間中、量子化器１０８からの８ビッ
トの入力データはバス１００５に到着し且つ各々がレジ
スタ１０１３内に格納されているメモリアドレス内に格
納される。該アドレスは、入力バッファとして選択され
ているＳＲＡＭアレイにおける位置へポイントしている
（以下の説明においては、説明の便宜上、入力のために
ＳＲＡＭアレイ１０００が選択されているものと仮定す
る）。このクロック周期の期間中、ＳＲＡＭ１００１は
出力モードにあり、レジスタ１０１２は、「ジグザグ」
カウンタ１０１１によって発生される出力に対する現在
のアドレスを収納している。レジスタ１０１２において
特定されるアドレス内に存在するＳＲＡＭアレイ１００
１の出力データは、バス１０２４上に出力されるべく２
対１マルチプレクサ１００２によって選択される。
【０１５７】クロック周期の終わりにおいて、シーケン
シャル入力用の次のアクセスアドレスがマルチプレクサ
１０１４及び１０１７を介してレジスタ１０１３内にロ
ードされる。カウンタ１０１０は、更に、次のクロック
周期において使用するためにバス１０２５上に新たな次
のアドレスを発生する。マルチプレクサ１０１４は、外
部ホストコンピュータによって供給される初期化アドレ
スとカウンタ１０１０によって発生されるアドレスとの
間で選択を行なう。マルチプレクサ１０１７は、次のシ
ーケンシャルアドレスと現在のシーケンシャルアドレス
との間での選択を行なう。現在のシーケンシャルアドレ
スは、「ｈａｌｔ（停止）」信号がデータフォーマット
（例えば、不活性のビデオ時間）と同期させるために受
取られた場合に選択される。
【０１５８】各クロック周期の終わりにおいて、次の
「ジグザグ」アドレスが、ジグザグカウンタ１０１１に
よってバス１０２６上に新たな次のジグザグアドレスが
発生される間に、マルチプレクサ１０１６及び１０１５
を介してレジスタ１０１２内にロードされる。マルチプ
レクサ１０１５は、カウンタ１０１１によって発生され
るアドレスとホストコンピュータによって供給される初
期化アドレスとの間で選択を行なう。マルチプレクサ１
０１６は、次のジグザグアドレスと現在のジグザグアド
レスとの間で選択を行なう。この現在のジグザグアドレ
スは、データフォーマット（例えば、不活性ビデオ時
間）との同期のために停止信号が受取られる場合に選択
される。脱圧縮期間中のジグザグユニット１０９の動作
は、圧縮プロセスの場合と反対に、脱圧縮期間中のシー
ケンシャルアクセスが読取りアクセスであり且つジグザ
グアクセスが書込みアクセスである点を除いて、圧縮期
間中のものと類似している。シーケンシャルアクセスの
出力データストリームは、量子化器ユニット１０８への
出力のためにマルチプレクサ１００２によって選択され
る。
【０１５９】ゼロパッカー／アンパッカーユニットの構成及び動作 次に、ゼロパッカー／アンパッカー（ＺＰＺＵ）１１０
（図１）の構成及び動作について図２７を参照して説明
する。ＺＰＺＵ１１０は、機能的にゼロパッカー及びゼ
ロアンパッカーから構成されている。ゼロパッカーの主
要機能は、ゼロの連続的な値をラン長表示に圧縮するこ
とである。ラン長データを使用することの利点は、周波
数マトリクスにおける多くの値が量子化プロセス期間中
にゼロへ還元されるという事実から発生する格納空間条
件が著しく減少されるということである。ゼロアンパッ
カーは、ゼロパッカーの逆の動作を与える。
【０１６０】ＺＰＺＵユニット１１０のブロック図を図
２７に示してある。図示した如く、ＺＰＺＵ１１０は、
状態カウンタ１１０３、ランカウンタ１１０２、ＺＰ制
御論理１１０１、ＺＵＰ制御論理１１０４、マルチプレ
クサ１１０５から構成されている。状態カウンタ１１０
３は、例えば圧縮又は脱圧縮などのような動作モードに
関する状態情報を収納しており、且つ周波数マトリクス
における現在の要素の位置の情報を収納している。ジグ
ザグユニット１０９からのデータは、最初に、ゼロ値に
対してＺＰ制御１１０１によって検査され、且つそのデ
ータがゼロでない場合にはＦＩＦＯ手段１１４内に格納
するためにマルチプレクサ１１０５を介してＦＩＦＯ／
ホフマンコードバス制御器ユニット１１２へ通過され
る。一方、ゼロの値に遭遇した場合には、ランカウンタ
１１０２が、最初に検知されたゼロに続くゼロの値のカ
ウントを継続し、そのゼロの長さをＦＩＦＯメモリ１１
４内に格納するためにＦＩＦＯ／ホフマンコードバス制
御器ユニット１１２へ出力する。ラン長におけるゼロの
数は、画素マトリクス内に収納されている画像情報に依
存する。その画素マトリクスが収納されている６４個の
画素の中でほとんど強度及びカラー変動が発生しない区
域に対応する場合には、この様な変動が大きい区域の場
合よりも一層長いゼロのラン長が予想される。
【０１６１】脱圧縮期間中、データは、ＺＵＰ（ゼロア
ンパッカー）ユニット１１０４を介してＦＩＦＯ／ホフ
マンコードバス制御器ユニット１１２から与えられ次い
でジグザグユニット１０９へ送給される。脱圧縮相期間
中にラン長が読取られると、そのラン長はゼロからなる
ストリングにアンパックされ、その長さは、読取られた
ラン長に対応し且つそのゼロの出力ストリングはジグザ
グユニット１０９へ送給される。
【０１６２】画素タイプ（Ｙ，Ｕ又はＶ）と共に、ゼロ
パッカー／アンパッカーユニット１１０が取扱う四つの
タイプのデータ、即ちＤＣ，ＡＣ，ＲＵＮ，ＥＯＢが存
在しており、その情報は四つのビットにエンコードされ
る。圧縮期間中、ＺＰ制御１１０１がジグザグユニット
１０９から任意の周波数マトリクスの最初の要素を受取
ると、それは、その値がゼロであるか否かに拘らず、Ｆ
ＩＦＯメモリ１１４内に格納するためにＦＩＦＯ／ホフ
マンコードバス制御器ユニット１１２へ直接的に通過さ
れた８ビット値と共にＤＣデータとしてエンコードされ
る。その後に、周波数マトリクス内の非ゼロ要素がＺＰ
制御１１０１によって受取られると、それは、８ビット
値と共にＡＣデータとしてエンコードされ且つＦＩＦＯ
メモリ１１４内に格納するためにＦＩＦＯ／ホフマンコ
ードバス制御器ユニット１１２へ通過される。しかしな
がら、周波数マトリクスのゼロ値要素が受取られると、
ラン長カウンタ１１０２が、その周波数マトリクスの次
の非ゼロ要素に遭遇するまで、それに続くゼロ要素の数
をカウントすることを開始する。このゼロのカウント値
はラン長（ＲＵＮ）表示でＦＩＦＯメモリ１１４内に格
納するためにＦＩＦＯ／ホフマンコードバス制御器ユニ
ット１１２へ送給される。該周波数マトリクスの残部に
別の非ゼロ要素が存在しない場合には、ラン長の代わり
に、ＥＯＢ（ブロック終了）コードがＦＩＦＯ／ホフマ
ンコードバス制御器ユニット１１２へ出力される。全て
のラン長又はＥＯＢコードが出力された後に、ランカウ
ンタ１１０２は次のゼロからなるバーストを受取るため
にリセットされる。
【０１６３】脱圧縮期間中、ＺＵＰ制御ユニット１１０
４は、ＦＩＦＯメモリ１１４からのデータを検索するＦ
ＩＦＯ／ホフマンコードバス制御器ユニット１１２から
のエンコードされたデータのストリームを検査する。Ｄ
Ｃ又はＡＣデータがＺＵＰ制御ユニット１１０４によっ
て遭遇されると、最小桁の８ビットのデータがジグザグ
ユニット１０９へ通過される。しかしながら、ラン長デ
ータに遭遇した場合には、そのラン長カウントの値がラ
ン長カウンタ１１０２内にロードされ、該カウンタがゼ
ロに到達するまでデクリメントされる場合にジグザグユ
ニット１０９へゼロが出力される。ＥＯＢデータに遭遇
した場合には、その周波数マトリクスの最後の要素に対
応する６４番目の要素が出力されるまで、ＺＵＰ制御ユ
ニット１１０４はその出力において自動的にゼロを挿入
する。
【０１６４】コーダ／デコーダユニットの構成及び動作 次に、コーダ／デコーダユニット１１１（図１）の構成
及び動作について図２８及び２９を参照して説明する。
コーダユニット１１１ａは、ラン長表示におけるデータ
のホフマンコードへのエンコード動作を指示する。デコ
ーダユニット１１１ｂはその逆の動作を与える。圧縮期
間中、ゼロパッカー／アンパッカーユニット１１０から
来るＤＣＴデータの高い圧縮比率を達成するために、コ
ーダ／デコーダユニット１１１のコーダユニット１１１
ａは、ＦＩＦＯメモリ１１４内のゼロパック型ＤＣＴデ
ータを可変長ホフマンコード表示への変換を与える。こ
のコーダユニット１１１ａは、そのホフマンコード化Ｄ
ＣＴデータをホストバスインターフェースユニット（Ｈ
ＢＩＵ）１１３へ供給し、該ユニットは、そのホフマン
エンコード化データを外部ホストコンピュータへ送信す
る。脱圧縮期間中、コーダ／デコーダユニット１１１の
デコーダユニット１１１ｂは、ＨＢＩＵ１１３からホフ
マンコード化データを受取り、且つ脱圧縮動作のために
可変長ホフマンコード化データのゼロパック型表示への
変換を与える。
【０１６５】コーダユニット 図２８はコーダユニット１１１ａ（図１）に対する概略
図である。圧縮期間中、読取り制御ユニット１２０３
は、ＦＩＦＯ／ホフマンコードバス制御器ユニット１１
２への「ｐｏｐ−ｒｅｑｕｅｓｔ（ポップ要求）」信号
を活性化し、ホフマンコード化のための次のデータを要
求する。次いで、データ格納ユニット１２０１は、内部
バス１１６（図１）から、ＦＩＦＯ／ホフマンコードバ
ス制御器ユニット１１２からの「ｐｏｐ−ａｃｋｎｏｗ
ｌｅｄｇｅ（ポップ−アクノレッジ）」信号を受取った
後に、一時的格納のためにデータ格納ユニット１２０１
内に「ポップ」したデータを受取る。コーダユニット１
１１ａは後にＦＩＦＯ／ホフマンコードバス制御器ユニ
ット１１２に関連して説明する如く、ゼロパッカー／ア
ンパッカーユニット１１０へ内部バス１１６の優先性を
発生せねばならないので、「ポップ−アクノレッジ」信
号がＦＩＦＯ／ホフマンコードバス制御器ユニット１１
２から受取られるまで、ポップ要求は活性された状態の
ままであり、データバス１１６において該データがデー
タ格納ユニット１２０１内にラッチされる準備がなされ
ていることを表わす。
【０１６６】データのエンコード動作は、受取ったデー
タタイプに基づいて行なわれ、エンコーディングのタイ
プはＤＣ、ラン長及びＡＣ対又はＥＯＢである。ＦＩＦ
Ｏ／ホフマンコードバス制御器ユニット１１２からホフ
マンエンコーディングを検索するために、アドレスユニ
ット１２１０は、２ビットタイプコード（Ｙ又はＣ，Ａ
Ｃ又はＤＣの情報のエンコーディング）及び１２ビット
オフセットからなる１４ビットアドレスを、エンコーデ
ィング方法に従って四つのテーブル（Ｙ＿ＤＣ，Ｙ＿Ａ
Ｃ，Ｃ＿ＤＣ，Ｃ＿ＡＣ）の一つの中に供給する。この
エンコーディング方法は、ＪＧＥＧスタンダードのセク
ション７．３．５において説明されている。この２ビッ
トタイプコードは、そのデータタイプがルミナンスか又
はクロミナンス（Ｙ又はＣ）であるか否か、及び現在の
データが周波数マトリクス内のＡＣ項であるか又はＤＣ
項であるかを表わす。２ビットデータタイプコードに従
って、四つのテーブル（Ｙ＿ＤＣ，Ｙ＿ＡＣ，Ｃ＿Ｄ
Ｃ，Ｃ＿ＡＣ）のうちの一つがホフマンコードに対して
サーチされる。最後の周波数マトリクス内の前のＤＣ値
と現在の周波数マトリクス内のＤＣ値の差を使用して、
ＤＣ値ホフマンコードをエンコードする（この相継ぐＤ
Ｃ値の差をコーディングする方法は「線形予測」コーデ
ィング方法として知られている）。ＦＩＦＯメモリ１１
４内のホフマンコードテーブルの組織について、ＦＩＦ
Ｏ／ホフマンコードバス制御器ユニット１１２に関連し
て以下に説明する。「ラン長」ユニット１２０４は、ゼ
ロパッカー／アンパッカーユニット１１０から受取った
ゼロパック型表示からラン長値を抽出し、且つ「ＡＣｇ
ｒｏｕｐ（ＡＣグループ）」ユニット１２０６によって
受取られる次のＡＣ値と結合して、ホフマンコードテー
ブルをルックアップするための論理アドレスとして使用
すべきラン長−ＡＣ値結合体を形成する。
【０１６７】内部バス１１６上にＦＩＦＯ／ホフマンコ
ードバス制御器ユニット１１２によって帰還され且つＦ
ＩＦＯメモリ１１４内のホフマンテーブルから検索され
たホフマンコードは、データ格納ユニット１２０１によ
って受取られる。コード長ユニット１２０７は、その帰
還されたホフマンコードを検査して、現在のデータを表
示するために使用されたビット数を決定する。ホフマン
コードは可変長であるので、ホフマンコード化データは
前のホフマンコード化データと連結され且つ１６ビット
データが形成されるまで「シフト長」ユニット１２０９
において蓄積される。「ＤＣｆａｓｔ」ユニット１２０
５は、最後のＤＣ値を有しており、従って最後のＤＣ値
と現在のＤＣ値との間の差は、線形予測方法の下でＤＣ
差値のエンコーディングを容易とするために容易に決定
することが可能である。１６ビットデータが形成される
場合には、コーダ１１１ａは停止し且つホストバスイン
ターフェースユニット１１３がコーダデータ出力ユニッ
ト１２０８からの１６ビットデータをラッチすることを
要求する。コーダ１１１ａは、そのデータがラッチされ
且つホストバスインターフェースユニット１１３によっ
てアクノレッジされるまで、停止状態に止どまる。コー
ダ／デコーダユニット１１１のコーダユニット１１１ａ
に対する内部制御信号は、「状態マシン」ユニット１２
０２によって与えられる。
【０１６８】デコーダユニット コーダ／デコーダユニット１１１（図１）のデコーダユ
ニット１１１ｂの構成は図２９にブロック図で示してあ
る。デコーディング方法は、ＪＰＥＧによって確立され
ているスタンダードに基づくものであり、且つそのセク
ション７．３．５に説明されている。以下の説明は、デ
コーディングプロセスの概略を説明するものである。脱
圧縮期間中、ホストバスインターフェースユニット（Ｈ
ＢＩＵ）１１３（図１）からの２ビットデータは、入力
制御ユニット１２５０におけるデコーダユニットへ供給
される。ＨＢＩＵ１１３からの「ラン」ビットは、デコ
ーディングを要求し且つバス１４０５上に２ビットデー
タの準備がなされていることの信号を与える。
【０１６９】受取られた各２ビットデータはデコーダメ
インブロック１２５５へ送給され、それはデコーディン
グプロセスを制御する。デコードされたデータは可変長
のものであり、「レベル」データ、ラン長−ＡＣグルー
プ、又はＥＯＢホフマンコードの何れかから構成されて
いる。レベルデータは、正確な振幅ではなく振幅範囲を
エンコードするインデックスである。ＤＣ値は固定長
「レベル」データである。ラン長−ＡＣグループは、Ａ
Ｃグループ部分とラン長部分とから構成されている。ラ
ン長−ＡＣグループのＡＣグループ部分は、３ビットグ
ループ番号を有しており、それは、次続のＨＢＩＵ１１
３からの顕著なレベルデータのビット長に対してレベル
発生器１２５４においてデコードされる。
【０１７０】ＨＢＩＵ１０３からのこの２ビットデータ
の最初のビット又は両方のビットが「レベル」データで
ある場合、即ちＡＣ／ＤＣ値の顕著なインデックスであ
る場合、そのデコーディングは、２ビットホフマンコー
ドが受取られるまで、延期される。即ち、２ビットデー
タの最初のビットが「レベル」であり且つその２ビット
データの２番目のビットがホフマンコードである場合、
次の２ビットデータが読取られ、且つデコード動作は最
初の２ビットデータの２番目のビット及び２番目の２ビ
ットデータの最初のビットを使用して進行する。デコー
ディングは、ＦＩＦＯ／ホフマンコードバス制御器ユニ
ット１１２を使用して、ＦＩＦＯメモリ１１４内のホフ
マンデコードテーブルをルックアップすることによって
達成される。テーブルアドレス発生器１２６１は、ＦＩ
ＦＯ／ホフマンコードバス制御器ユニット１１２に対し
て、ルックアップすべきデコーディングテーブル内の次
のエントリに対してＦＩＦＯメモリ１１４内へ１２ビッ
トアドレスを供給する。帰還されたホフマンデコードテ
ーブルエントリはテーブルデータバッファ１２５９内に
格納される。ルックアップされたデータがさらなるデコ
ーディングが必要であることを表わす場合（即ち、「ｃ
ｏｄｅ＿ｄｏｎｅ」ビットが「０」にセットされる）、
１２ビットデータの１０ビットの「次のアドレス」部分
が、ＨＢＩＵ１１３からの次の２ビットデータ入力と結
合されて、次のホフマンデコードテーブルエントリに対
する１２ビットアドレスを発生する。
【０１７１】ユニット１１２に対して、ルックアップす
べきデコーディングテーブル内の次のエントリに対して
ＦＩＦＯメモリ１１４内へ１２ビットアドレスを供給す
る。帰還されたホフマンデコードテーブルエントリはテ
ーブルデータバッファ１２５９内に格納される。ルック
アップされたデータがさらなるデコーディングが必要で
あることを表わす場合（即ち、「ｃｏｄｅ＿ｄｏｎｅ」
ビットが「０」にセットされる）、１２ビットデータの
１０ビットの「次のアドレス」部分が、ＨＢＩＵ１１３
からの次の２ビットデータ入力と結合されて、次のホフ
マンデコードテーブルエントリに対する１２ビットアド
レスを発生する。
【０１７２】「ｃｏｄｅ＿ｄｏｎｅ」ビットが「１」に
セットされると、それは、現在のデータが５ビットのラ
ン長と３ビットのＡＣグループ番号とを有していること
を表わしている。ホフマンデコードテーブルエントリ
も、「ｃｏｄｅ＿ｏｄｄ」ビットを有しており、それ
は、レベルデータを派生するために次の２ビット入力デ
ータにおけるビット順番を決定するためにＡＣ＿ｌｅｖ
ｅｌ順番制御１２５２によって使用される。ＡＣグルー
プ番号は、ＡＣ−ｌｅｖｅｌレジスタ制御１２５３にお
いて前に受取られたレベルデータの大きさ及びビット長
を決定するために使用される。レベル発生器１２５４
は、そのレベルデータをとり且つ完全にデコードしたデ
ータを供給し、該データは、ＦＩＦＯ／ホフマンコード
制御器ユニット１１２とインターフェースするＦＩＦＯ
書込み制御ユニット１２５８を介してＦＩＦＯメモリ１
１４内に書込まれるべく送給される。書込み要求は、信
号「ｐｕｓｈ（プッシュ）」を活性化することによりＦ
ＩＦＯ／ホフマンコード制御器ユニット１１２へ信号が
送られ、該信号は、そのデータが書込まれた後に「ＦＩ
ＦＯプッシュイネーブル」信号を活性化することにより
ＦＩＦＯ／ホフマンコード制御器ユニット１１２によっ
てアクノレッジされる。
【０１７３】データカウンタ１２６０は、現在デコード
中のデータタイプ及び位置、即ちデコード中の現在のデ
ータがＡＣ又はＤＣ値であるか否か、レベルが現在計算
中である周波数マトリクスにおける位置、及び現在のブ
ロックがＹ，Ｕ又はＶ画素タイプのものであるか否か、
を追従するためにデコードされるデータのカウントを維
持する。ラン長レジスタ１２８６は、ホフマンデコード
テーブルから派生されるラン長のゼロパック型表示を発
生するために使用される。ＤＣレベルは前のＤＣ値と現
在のＤＣ値との間の差をエンコードするので、ＤＣ＿ｌ
ｅｖｅｌ発生器１２５７は、その差値を格納されている
前のＤＣ値へ加算することによって現在のデータを派生
するために実際のレベルを派生する。派生されたＤＣ値
は、次いで、アップデートされ且つ次のＤＣ値を計算す
るためにＤＣ＿ｌｅｖｅｌ発生器１２５７内に格納され
る。デコードされたＤＣ，ＡＣ又はラン長データは、Ｆ
ＩＦＯデータ書込み制御１２５８を介してＦＩＦＯメモ
リ１１４内に書込まれる。ゼロパッカー／アンパッカー
ユニット１１０はバス１１６（図１）に関して優先度が
与えられねばならないので、デコーダユニット１１１ｂ
によるデータアクセスは、ゼロパッカー／アンパッカー
ユニット１１０がバス１１６上のその読取りアクセスを
終了するまで、停止せねばならない。デコーダメインブ
ロック１２５５は、ＨＢＩＵに対してホールド信号を発
生して、ＦＩＦＯ／ホフマンコード制御器１１２への読
取り／書込みアクセスが許可されるまで、２ビットデー
タの転送をホールドする。
【０１７４】ＦＩＦＯ／ホフマンコードバス制御器ユニ
ットの構成及び動作 次に、オフチップのＦＩＦＯメモリアレイ１１４と共
に、ＦＩＦＯ／ホフマンコード制御器ユニット１１２の
構成及び動作について図３０及び３１を参照して説明す
る。図３０に示したＦＩＦＯ／ホフマンコードバス制御
器ユニット（ＦＩＦＯＣ）１１２は、コーダ／デコーダ
ユニット１１１、ゼロパッカー／アンパッカーユニット
１１０、及びホストバスインターフェースユニット１１
３とインターフェースする。ＦＩＦＯＣ１１２は、１６
Ｋ×１２ＳＲＡＭアレイ１１４（図１）内に実現されて
いるオフチップ先入れ先出し（ＦＩＦＯ）メモリに対し
てのインターフェースを与える。ＦＩＦＯメモリ１１４
をオフチップで実現することは、オンチップシリコンの
面積の効率的な使用と制御の複雑性との間の工学上の利
益考慮が関与する設計上の選択である。本発明の別の実
施例は、ＦＩＦＯメモリ１１４を実現するためのオンチ
ップＳＲＡＭアレイを有している。ＦＩＦＯメモリ１１
４をオンチップとすることにより、データフローの制御
は、ＦＩＦＯメモリとして二重ポートＳＲＡＭアレイを
使用することにより著しく簡単化することが可能であ
る。この二重ポートＳＲＡＭ構成は、共通内部バス１１
６を共用する代わりに、ゼロパッカー／アンパッカーユ
ニット１１０及びコーダ／デコーダユニット１１１によ
って独立的なアクセスを行なうことを可能とする。圧縮
期間中、オフチップＳＲＡＭアレイ１１４は、ゼロパッ
カー／アンパッカーユニット１１０からの二次元ＤＣＴ
データに対する一時的格納のためのメモリバッファを有
している。更に、該データを更に圧縮されたホフマン表
示へエンコードするために使用されるホフマンコードの
テーブルもこのＳＲＡＭアレイ１１４内に格納されてい
る。脱圧縮期間中、オフチップＳＲＡＭアレイ１１４
は、ゼロパッカー／アンパッカーユニット１１０におけ
るアンパック動作のための準備としてデコードしたデー
タの一時的格納のためのメモリバッファを有している。
更に、ホフマンコード化ＤＣＴデータをデコードするた
めに使用されるテーブルもＳＲＡＭアレイ１１４内に格
納されている。
【０１７５】ＳＲＡＭアレイ１１４に対するメモリマッ
プを図３１に示してあり、圧縮用のメモリマップは左側
に示してあり、且つ脱圧縮用のメモリマップは右側に示
してある。この実施例においては、圧縮期間中、アドレ
ス位置（１６進数）００００−０ＦＦＦ（１３５０
ａ）、１０００−１ＦＦＦ（１３５１ａ）、２０００−
２１ＦＦ（１３５２ａ）、２２００−２３ＦＦ（１３５
３ａ）がそれぞれホフマンコードテーブル、即ちルミナ
ンス（Ｙ）マトリクスのＡＣ値、クロミナンスマトリク
スのＡＣ値、ルミナンスマトリクスのＤＣ値、及びクロ
ミナンス（Ｕ又はＶ）マトリクスのＤＣ値に対してリザ
ーブされている。その結果、ＳＲＡＭアレイ１１４（７
Ｋ×１２メモリアレイ１３５４ａ）の残部は、ゼロパッ
ク型表示データのためにＦＩＦＯメモリバッファ１３５
４ａとして割当てられている。脱圧縮期間中、アドレス
００００−０３ＦＦ（１３５２ｂ）、０４００−０７Ｆ
Ｆ（１３５０ｂ）、０８００−０ＢＦＦ（１３５３
ｂ）、０Ｃ００−０ＦＦＦは、ホフマンコードをデコー
ディングする上で使用されるテーブル、即ちルミナンス
（Ｙ）マトリクスのＤＣ値、ルミナンスマトリクスのＡ
Ｃ値、クロミナンス（Ｕ又はＶ）マトリクスのＤＣ値、
クロミナンスマトリクスのＡＣ値のそれぞれに対してリ
ザーブされている。テーブル用に割当てられている空間
は脱圧縮期間中においてはかなり小さいので、１２Ｋ×
１２エリア１３５４ｂがＦＩＦＯメモリバッファ１３５
４ｂとして与えられる。
【０１７６】図３０は、ＦＩＦＯＣユニット１１２の概
略図である。ＳＲＡＭアレイ１１４は、各々がホストバ
ス１１５の一部であるバス１３１３及び１３１９（それ
ぞれ、アドレス及びデータに対して）を介してホストコ
ンピュータによる読取り又は書込みのために直接的にア
クセスすることが可能である。ホストコンピュータから
の読取り又は書込み要求は、コンフィギュレーションデ
コーダ１３０７においてデコードされる。アドレス変換
器１３０６は、ＳＲＡＭアレイ１１４の物理的アドレス
に対してバス１３１３上にホストコンピュータによって
供給される論理アドレスをマップする。バス１３１３の
ビット９：１と共に、ホストコンピュータは、ホフマン
コーディング及びデコーディングテーブル１３５０ａ−
１３５３ａ又は１３５０ｂ−１３５３ｂ又はＦＩＦＯメ
モリバッファ１３５４ａ又は１３５４ｂをロードするこ
とが可能である。圧縮期間中、１２ビットデータがバス
１１６上をゼロパッカー／アンパッカーユニット１１０
から到着する。脱圧縮期間中、１２ビットデータは、コ
ーダ／デコーダユニット１１０からバス１３１９上に到
着する。バス１３１９もホストバス１１５の一部であ
る。
【０１７７】ＦＩＦＯメモリ１１４はアクセスを容易と
するために先入れ先出しメモリとして組織化されている
ので、レジスタ１３０４は、ＦＩＦＯメモリバッファ１
３５４ａ又は１３５４ｂから読取り可能な次のデータに
対するメモリアドレスを有しており、且つレジスタ１３
０５はＦＩＦＯメモリバッファ１３５４ａ又は１３５４
ｂ内の書込みのために使用可能な次のメモリ位置に対す
るメモリアドレスを有している。次の読取り及び書込み
アドレスは、それぞれ、アドレスカウンタ１３０２及び
１３０３によって発生される。各カウンタは、読取り
（カウンタ１３０２）又は書込み（カウンタ１３０３）
が完了した後にインクリメントされる。論理ユニット１
３０１は、ＳＲＡＭメモリアレイ１１４に対する制御信
号及びＦＩＦＯＣユニット１１２の動作を与える。アッ
プダウンカウンタ１３０８は、ＦＩＦＯメモリバッファ
１３５４ａ又は１３５４ｂの読取り及び書込みアドレス
限界を有している。ＦＩＦＯメモリタグユニット１３０
９は、ＦＩＦＯメモリバッファが空であるか、満杯であ
るか、４分の１満杯であるか、半分満杯であるか又は４
分の３満杯であるかを表わすステータス信号を供給す
る。アドレスデコードユニット１３１０は、オフチップ
ＳＲＡＭアレイ１１４とインターフェースし且つＦＩＦ
Ｏメモリ１１４内に読取り及び書込みアドレスを供給す
る。読取られた１２ビットデータはバス１３１８上をＳ
ＲＡＭアレイ１１４から帰還され、且つ書込まれるべき
１２ビットデータはバス１３１７上でＳＲＡＭアレイ１
１４へ供給される。バス１３１７及び１３１８は一体と
なって図１に示した内部バス１１６を形成する。
【０１７８】初期化されると、ホストコンピュータは、
その動作が圧縮であるか又は脱圧縮であるか否かに依存
してホフマンコード又はデコードテーブル１３５０ａ−
１３５３ａ又は１３５０ｂ−１３５３ｂをロードし、且
つコンフィギュレーション情報をコンフィギュレーショ
ンデコードユニット１３０７内にロードしてＦＩＦＯＣ
ユニット１１２を該チップの残部と同期させる。圧縮期
間中、１２ビットデータはゼロパッカー／アンパッカー
ユニット１１０から到着し且つ逐次的にＳＲＡＭアレイ
１１４内に書込まれる。ＦＩＦＯメモリバッファ１３５
４ａは、入力データがバス１３１９からラッチされるに
従い充填される。ゼロパッカー／アンパッカーユニット
１１０からの要求が最高の優先度を有しているので、ゼ
ロパッカー／アンパッカーユニット１１０からのバス１
１６上のデータは自動的に優先性が与えられて、入力デ
ータの喪失を回避するために、コーダ／デコーダ１１１
を上回ってＳＲＡＭアレイ（ＦＩＦＯメモリ）１１４に
アクセスする。
【０１７９】ＦＩＦＯメモリバッファ１３５４ａ内のデ
ータは、「ポップ要求」信号を活性化することにより読
取りを要求するコーダ／デコーダユニット１１１のコー
ダ１１１ａによってそれらが読取られるに従い、減少す
る。コーダ１１１ａは、更に、バス１３１５上に読取り
アドレスを供給することにより読取られたデータの値に
従ってホフマンコードテーブルから読取りを要求する。
コーダ／デコーダユニット１１１は、次いで、外部コン
ピュータにより大量記憶媒体内への格納のために該デー
タをホフマンコードでエンコードする。脱圧縮期間中、
１２ビットのデコードされたデータがコーダ／デコーダ
ユニット１１１のデコーダ１１１ｂから到着し「プッシ
ュ」要求を活性化することによりＦＩＦＯメモリバッフ
ァ１３５４ｂ内に格納される。デコーダ１１１ｂは、更
に、バス１３１４上にアドレスを供給することによりホ
フマンデコードテーブルの読取りを要求する。ホフマン
デコードテーブルから読取られたエントリは、デコーダ
１１１ｂが外部ホストコンピュータによって供給された
圧縮されているホフマンコード化データをデコードする
ことを可能とする。
【０１８０】ホストバスインターフェースユニットの構成及び動作 次いで、ホストバスインターフェースユニット（ＨＢＩ
Ｕ）１１３の構成及び動作について図３２を参照して説
明する。図３２は、ＨＢＩＵ１１３のブロック図を示し
ている。このホストバスインターフェースの主要な機能
は、三つのブロック、即ちｎｕ制御ブロック１４０１、
データ経路ブロック１４０２、ｎｕステータスブロック
１４０３の三つのブロックによって実現される。ｎｕ制
御ブロック１４０１は、ホストコンピュータと及びコー
ダ／デコーダユニット１１１とインターフェースするた
めの制御信号を供給する。該制御信号は、ＮｕＢｕｓ業
界スタンダードに従っている。データ経路ブロック１４
０２は、二つの３２ビットバス１４０４（出力）及び１
４０８（入力）、デコーダユニット１１１ｂへの２ビッ
ト出力バス１４０５、コーダユニット１１１ａへの１６
ビット入力バス１２１１、１６ビット双方向コンフィギ
ュレーションバス１４０６とのインターフェースを与
え、同期及び制御目的のために図１に示した種々のユニ
ット１０２−１１２とのインターフェース及びホフマン
コード／デコードテーブルのＦＩＦＯメモリ１０４内へ
のローディング、及び量子化／脱量子化係数の量子化器
ユニット１０８内へのローディングを与える。データ経
路ブロック１４０２は、更に、これらのバストランザク
ションに対するハンドシェーク用信号を与える。
【０１８１】ｎｕステータスブロック１４０３は、ＦＩ
ＦＯメモリ１１４のステータスをモニタし、且つ出力バ
ス１４０６の一部であるバス１４１２内にステータスフ
ラッグの１４ビット出力を供給する。ｎｕステータスブ
ロック１４０３は、更に、例えばＤＣＴ行格納ユニット
１０５内のコンフィギュレーションレジスタ６０８など
のように該チップを介してコンフィギュレーションレジ
スタをローディングするためのレジスタアドレスを供給
する。グローバルコンフィギュレーション値は５ビット
バス１４０７上に供給される。これらのコンフィギユレ
ーション値は、例えば圧縮又は脱圧縮、４：１：１又は
４：２：２データフォーマットモードなどの情報を有し
ている。ホストバスインターフェースユニット１１３
は、ホストコンピュータとの通信のために「ＮｕＢｕ
ｓ」通信スタンダードを実行する。このスタンダード
は、ＡＮＳＩ／ＩＥＥＥスタンダード１１９６−１９８
７に記載されている。
【０１８２】内部的には、ＨＢＩＵ１１３はコーダ／デ
コーダユニット１１１とインターフェースする。圧縮モ
ード期間中、コーダ１１１ａは、一度に１６ビットずつ
可変長ホフマンコード化データを送給し、且つＨＢＩＵ
１１３は、バス１４０４上をホストコンピュータに対し
てホフマンコード化３２ビットデータ（コーダ１１１ａ
からの二つの１６ビットデータを有している）を送給す
る。コーダ１１１ａは、ライン１４１１上の「ｃｏｄｅ
ｒｈｏｌｄ（コーダホールド）」がＨＢＩＵ１１３によ
って活性化されない限り、１６ビットデータを形成する
ホフマンコードの１６ビットセグメントがラッチされる
べくバス１２１１上でレディ（準備完了）であると、ス
テータス信号「ｃｏｄｅｒｒｅｑ」１４１３を活性化さ
せる。コーダ１１１ａは、「ｃｏｄｅｒｒｅｑ」が活性
化されると、同一のクロック周期内でラッチされるべき
データを予定する。従って、コーダ１１１ａは、クロッ
ク周期の終了において自動的にデータカウントをリセッ
トする。「ｃｏｄｅｒｈｏｌｄ」がＨＢＩＵ１１３によ
って活性化されると、それは、外部ホストコンピュータ
がＨＢＩＵ１１３から最後の３２ビットデータをラッチ
しなかったことを信号を送って知らせる。コーダ１１１
ａは、ｃｏｄｅｒｒｅｑ信号を活性化する次の機会の後
にその１６ビットデータがラッチされるまで、エンコー
ディングを停止する。一方、ゼロパッカー／アンパッカ
ーユニット１１０のデータ出力はＦＩＦＯメモリ１１４
内に蓄積される。
【０１８３】脱圧縮モード期間中、ホフマンコード化圧
縮データはバス１４０８上を一度に３２ビットずつホス
トコンピュータから送給される。データ経路１４０２
は、ホストコンピュータ２から受取った３２ビットを、
一度に２ビットずつバス１４０５上をデコーダユニット
１１１ｂへ送給する。「ラン」ビット１４０９は、２ビ
ットデータがバス１４０５上でレディ（準備完了）であ
ることをデコーダユニット１１１ｂへ信号を送って知ら
せる。デコーダ１１１ｂが２ビットデータをラッチし且
つ次の２ビットデータに対する準備完了状態を表わす
「ｄｅｃｏｄｅｒｈｏｌｄ（デコーダホールド）」ビッ
ト１４１４を活性化することによりラッチングを信号す
るまで、２ビットデータはバス１４０５上に残ったまま
である。
【０１８４】初期化期間中、脱量子化又は量子化係数が
量子化ユニット１０８（図２５）のＹＵ＿ｔａｂｌｅ１
０８−１内にロードされ、且つホフマンコード又はデコ
ードテーブルがＳＲＡＭアレイ１１４内にロードされ
る。「ｃｏｎｔ」ビット１４１５は、ＦＩＦＯＣユニッ
ト１１２が外部ＳＲＡＭアレイ１１４へアクセスするこ
とを要求する。該アドレス及びデータはデータ経路ユニ
ット１４０２において発生される。更に、ＨＢＩＵ１１
３からアクセス可能なコンフィギュレーションレジスタ
のシステムを介して、ホストコンピュータが、該チップ
を介しての制御及びステータスレジスタ、該チップを介
してのランダムアクセスメモリアレイ、及び外部ＳＲＡ
Ｍアレイ１１４をモニタし、診断し又はテストすること
が可能である。
【０１８５】本発明の適用 本発明の適用の一つは、ディスプレイ又はプリンタのロ
ーカルメモリの実現である。ビデオディスプレイ装置
は、通常、ディスプレイのリフレッシュのためにフレー
ムバッファを有している。同種のバッファでページバッ
ファと呼ばれるものがプリントすべき画像を作成するた
めにプリンタにおいて使用されている。上述した如く、
非圧縮画像は、大型のメモリを必要とする。例えば、画
素当り２４ビットでの４００ｄｐｉでのカラープリンタ
（即ち、赤、緑及び青に対する強度の各々に対して８ビ
ット）は、スタンダードな８−１／２×１１画像に対し
て４８メガバイトの格納を必要とする。必要とされるメ
モリ量は、フレーム又はページバッファ内に圧縮したデ
ータを格納することによって著しく減少させることが可
能である。しかしながら、脱圧縮データは、出力の目的
で必要とされる場合にプリントヘッド又はディスプレイ
へ与えられねばならない。図１に示した実施例のような
上述した本発明は、プリンタにおけるプリント画像の作
成及びディスプレイリフレッシュをサポートするのに十
分な速度でデータの脱圧縮を行なうことを可能としてい
る。
【０１８６】ディスプレイリフレッシュ用のフレームバ
ッファにおける適用及びプリンタにおけるプリント画像
作成のための本発明の一実施例を図３８に示してある。
圧縮した画像データの供給源は、制御器１０６１からの
指示に基づいてデータ圧縮ユニット１６０２によって供
給される。制御器１６０１は、従来のコンピュータ、又
はディスプレイ又はプリンタ用の画像データを供給する
のに適した任意の供給源とすることが可能である。デー
タ圧縮ユニット１６０２は、図１に示した本発明の実施
例によって実現することが可能である。圧縮されたデー
タは、単純なケーブルとすることが可能な適宜の通信チ
ャンネル１６０６を介して小さなパケットの状態で（例
えば、上述した如く８画素×８画素ブロック）ディスプ
レイ又はプリンタ制御装置１６０４へ送給される。圧縮
されていないデータではなく圧縮されているデータが通
信チャンネル１６０６を介して送給されるので、画像全
体を送給するために必要とされる帯域幅は、圧縮比に等
しい圧縮されたデータは、ディスプレイ又はプリンタ制
御装置１６０４と関連するメインメモリ１６０３内に格
納される。圧縮されたデータメモリは表示されるか又は
印刷される画像の物理的局所性にマップされ、即ち、画
像の一部を表わす圧縮されたデータを包含するメモリ位
置は簡単に決定され且つディスプレイ制御器ユニット１
６０４によってランダムにアクセスすることが可能であ
る。圧縮されたデータは小さなパケットの状態で格納さ
れるので、画像内の小さなエリアに対応する圧縮された
データは、アップデートによって影響されることのない
画像の部分を脱圧縮することなしに、ディスプレイ制御
器ユニット１６０４によって局所的にアップデートさせ
ることが可能である。このことは、画像に対しての増分
的アップデートを可能とするインテリジェントディスプ
レイ適用にとって特に有用である。
【０１８７】メインメモリ１６０３内に格納されている
圧縮されたデータは、ディスプレイ又はプリントの目的
のために必要とされる場合に、ディスプレイ又はプリン
タ制御装置１６０４の要求によって脱圧縮ユニット１６
０７によって脱圧縮される。脱圧縮された画像はキャッ
シュメモリ１６０５内に格納される。スクリーンを写し
出し且つ画像をプリントする物理的プロセスは比較的遅
いプロセスであるので、これらの機能の必要性に対して
供給するために必要とされる脱圧縮型データの帯域幅
は、例えば図１に示した本発明の実施例のような高速脱
圧縮ユニットによって容易に満足させることが可能であ
る。
【０１８８】フレームバッファ又はページバッファ適用
におけるメモリのコストがプリンタ又はディスプレイの
トータルコストの著しい部分を占めるので、図３８に示
した本発明実施例は、著しいコスト的な利点を与えてお
り、且つこれまで技術的に困難であるか又は経済的に実
際的ではないものと思われていた分野への画像処理の適
用を可能としている。
【０１８９】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図面の簡単な説明】
【図１】 本発明の一実施例を示したブロック図。
【図２】 図１に示した実施例のビデオバス制御器ユニ
ット１０２の概略図。
【図３】 図１に示した実施例のブロックメモリユニッ
トのブロック図。
【図４】 図１に示した実施例のユニット１０３−１０
７から構成される離散余弦変換（ＤＣＴ）ユニットのデ
ータフロー図。
【図５】 圧縮条件下におけるＤＣＴユニットの４：
１：１データフローの説明図。
【図６】 圧縮条件下におけるＤＣＴユニットにおける
４：２：２データフローの説明図。
【図７】 脱圧縮条件下におけるＤＣＴユニットにおけ
る４：１：１データフローの説明図。
【図８】 脱圧縮条件下におけるＤＣＴユニットにおけ
る４：２：２データフローの説明図。
【図９】 図１に示した実施例のＤＣＴ入力選択ユニッ
ト１０４の概略図。
【図１０】 クロック相に従っての圧縮条件下における
ＤＣＴ入力選択ユニット１０４の制御信号の説明図。
【図１１】 クロック相に従った脱圧縮条件下における
ＤＣＴ入力選択ユニット１０４の制御信号の説明図。
【図１２】 図１に示した実施例のＤＣＴ行格納ユニッ
ト１０５の概略図。
【図１３】 図１２のＤＣＴ行格納ユニット１０５内の
メモリアレイ６０９及び６１０の水平方向書込みパター
ンを示した説明図。
【図１４】 図１２のＤＣＴ行格納ユニット１０５にお
けるメモリアレイ６０９及び６１０の垂直方向書込みパ
ターンを示した説明図。
【図１５】 図１に示した実施例のＤＣＴ／ＩＤＣＴプ
ロセサユニット１０６の概略図。
【図１６】 図１５のＤＣＴ／ＩＤＣＴプロセサユニッ
ト１０５における圧縮条件下において使用されるＤＣＴ
計算アルゴリズムのフローチャート図。
【図１７】 図１５のＤＣＴ／ＩＤＣＴプロセサユニッ
ト１０５における圧縮条件下において使用されるＤＣＴ
計算アルゴリズムのデータフロー図。
【図１８】 圧縮条件下における図１５に示したＤＣＴ
／ＩＤＣＴプロセサユニット１０５の制御信号の説明
図。
【図１９】 図１５のＤＣＴ／ＩＤＣＴプロセサユニッ
ト１０５における脱圧縮条件下において使用されるＤＣ
Ｔ計算アルゴリズムのフローチャート図。
【図２０】 脱圧縮条件下における図１５のＤＣＴ／Ｉ
ＤＣＴプロセサユニット１０５のデータフロー図。
【図２１】 脱圧縮条件下における図１５に示したＤＣ
Ｔ／ＩＤＣＴプロセサユニットの制御信号の説明図。
【図２２】 図１に示した実施例におけるＤＣＴ行／列
分離器ユニット１０７の概略図。
【図２３】 脱圧縮条件下におけるＤＣＴ行／列分離器
ユニット１０７の制御信号の説明図。
【図２４】 脱圧縮条件下における図１５に示したＤＣ
Ｔ行／列分離器ユニット１０７の制御信号の説明図。
【図２５】 図１に示した実施例における量子化器ユニ
ット１０８の概略図。
【図２６】 図１に示した実施例におけるジグザグユニ
ット１０９の概略図。
【図２７】 図１に示した実施例におけるゼロパッカー
／アンパッカーユニット１１０の概略図。
【図２８】 図１に示した実施例におけるコーダ／デコ
ーダユニット１１１のコーダユニット１１１ａの概略
図。
【図２９】 図１に示した実施例におけるコーダ／デコ
ーダユニット１１１のデコーダユニット１１１ｂのブロ
ック図。
【図３０】 図１に示した実施例に示したＦＩＦＯ／ホ
フマンコード制御器ユニット１１２の概略図。
【図３１】 圧縮及び脱圧縮条件下における図１に示し
た好適実施例のＦＩＦＯメモリ１１４のメモリマップの
説明図。
【図３２】 図１に示した実施例におけるホストバスイ
ンターフェースユニット１１３の概略図。
【図３３】 １６点離散フーリエ変換（ＤＦＴ）を実行
するために使用されるフィルタツリーの説明図。
【図３４】 図３３に示したフィルタツリーのシステム
関数を示した説明図。
【図３５】 図３３におけるフィルタツリーのシステム
関数からＦＩＲデジタルフィルタバンクの代数的演算の
フローダイヤグラム表示を派生するステップを示した説
明図。
【図３６】 図３５に示した派生から得られるフロー
図。
【図３７】 図３６のフロー図の代数的演算を逆にする
結果としての逆離散余弦変換のフロー図。
【図３８】 本発明によって達成されるデータ圧縮及び
脱圧縮の速度を通信チャンネルを介して圧縮したデータ
のみを送給することにより画像再生を与えるために使用
することが可能な構成を示した説明図。
【符号の説明】
１０２ ビデオバスインターフェースユニット １０３ ブロックメモリユニット １０４ ＤＣＴ入力選択ユニット １０５ ＤＣＴ行格納ユニット １０６ ＤＣＴ／ＩＤＣＴプロセサユニット １０７ ＤＣＴ行／列分離器ユニット １０８ 量子化器ユニット １０９ ジグザグユニット １１０ ゼロパッカー／アンパッカーユニット １１１ コーダ／デコーダユニット １１２ ＦＩＦＯ／ホフマンコードバス制御器ユニット １１３ ホストインターフェース １１４ ＦＩＦＯメモリ １１５ ホストバス １１６ 内部バス
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 11/04 Ｚ 7337−5Ｃ // Ｈ０３Ｈ 17/02 Ｂ 8842−5Ｊ (72)発明者 ステファン シー． パーセル アメリカ合衆国， カリフォルニア 94040，マウンテン ビュー， プレスト ン ドライブ 365 (72)発明者 ジェームズ ダブリュ． カークパトリッ ク， ジュニア アメリカ合衆国， カリフォルニア 95129，サン ノゼ， ハーラン ドライ ブ 1043

Claims (31)

    【特許請求の範囲】
  1. 【請求項１】 データ圧縮及び脱圧縮用のシステムにお
    いて、デジタル化画像を受信及び送信するビデオインタ
    ーフェース手段、データ圧縮期間中に前記ビデオインタ
    ーフェース手段によって受信したデータに関して二次元
    離散余弦変換を実施し且つ前記二次元離散余弦変換の係
    数を与え且つデータ脱圧縮期間中において二次元逆離散
    余弦変換を行ない且つデジタル化画像として送信するた
    めに前記ビデオインターフェースへ前記二次元逆離散余
    弦変換の係数を出力データとして供給する離散余弦変換
    手段、データ圧縮期間中に前記二次元離散余弦変換の高
    周波数係数を減衰させ且つデータ脱圧縮期間中において
    前記二次元逆離散余弦変換の準備として前記二次元離散
    余弦変換の前記高周波数係数を部分的に回復する量子化
    手段、データ圧縮期間中において前記二次元離散余弦変
    換の係数をシーケンシャルな順番からジグザグの順番へ
    再配列させ且つデータ脱圧縮期間中において前記二次元
    離散余弦変換のジグザグの順番とした係数をジグザグの
    順番からシーケンシャルの順番へ再配列させるジグザグ
    手段、データ圧縮期間中において前記二次元離散余弦変
    換のジグザグの順番とした係数をゼロの係数のランをゼ
    ロの係数のラン長として表わす前記二次元離散余弦変換
    のラン長表示型係数としてパッキングし且つデータ脱圧
    縮期間中において前記二次元離散余弦変換のラン長表示
    型係数を前記二次元離散余弦変換のジグザグの順番とし
    た係数へアンパッキングするデータパッキング・アンパ
    ッキング手段、データ圧縮期間中において前記二次元離
    散余弦変換のラン長表示型係数をホフマンコードへコー
    ディングし且つデータ脱圧縮期間中において前記ホフマ
    ンコードを前記二次元離散余弦変換のラン長表示型係数
    へデコーディングするホフマンコーディング・デコーデ
    ィング手段、データ圧縮期間中において前記ホフマンコ
    ードをホストコンピュータへ送信し且つデータ脱圧縮期
    間中において前記ホフマンコードをホストコンピユータ
    から検索するホストインターフェース手段、を有するこ
    とを特徴とするシステム。
  2. 【請求項２】 請求項１において、前記ビデオインター
    フェース手段が、ＲＧＢ表示とＹＵＶ表示との間でビデ
    オデータを変換するＲＧＢ−ＹＵＶ手段と、データ脱圧
    縮期間中に同期信号を与えるデータ同期手段とを有する
    ことを特徴とするシステム。
  3. 【請求項３】 請求項２において、前記ビデオインター
    フェース手段が、更に、外部ビデオメモリバッファ内に
    ビデオデータを格納するための外部バッファメモリアド
    レスを発生する外部バッファメモリアドレス発生手段を
    有することを特徴とするシステム。
  4. 【請求項４】 請求項１において、前記離散余弦変換手
    段が、データ圧縮期間中において前記ビデオインターフ
    ェース手段によって受信されるデータを格納し且つデー
    タ脱圧縮期間中において前記二次元逆離散余弦変換の出
    力データを格納するブロックメモリ手段、データ圧縮期
    間中において離散余弦変換の係数を与え且つ脱圧縮期間
    中において逆離散余弦変換の係数を与える離散余弦変換
    プロセサ手段、前記二次元離散余弦変換の中間データと
    前記二次元逆離散余弦変換の中間データとを一時的に格
    納する行格納手段、データ圧縮期間中において前記離散
    余弦変換プロセサ手段へ送信するために前記ブロックメ
    モリ手段からのデータと前記行格納手段からの前記二次
    元離散余弦変換の中間データとを交互に受信し且つデー
    タ脱圧縮期間中において前記離散余弦変換プロセサ手段
    へ送信するために前記量子化手段からのデータと前記行
    格納手段からの前記二次元逆離散余弦変換の中間データ
    とを交互に受信するための入力選択手段、データ圧縮期
    間中において前記離散余弦変換の係数から前記二次元離
    散余弦変換の係数と前記二次元離散余弦変換の中間デー
    タとを分離し且つ前記二次元離散余弦変換の係数を前記
    量子化手段へ送信すると共に前記二次元離散余弦変換の
    中間データを前記行格納手段へ送信し且つデータ脱圧縮
    期間中において前記逆離散余弦変換の係数から前記二次
    元逆離散余弦変換の係数と前記二次元逆離散余弦変換の
    中間データとを分離し且つ前記二次元逆離散余弦変換の
    係数を前記ブロックメモリ手段へ送信すると共に前記二
    次元逆離散余弦変換の中間データを前記行格納手段へ送
    信する行／列分離手段、を有することを特徴とするシス
    テム。
  5. 【請求項５】 請求項４において、前記ブロックメモリ
    手段が、Ｙ，Ｕ，Ｖタイプを持ったビデオデータを別々
    に受信すると共に格納するメモリ格納手段と、前記メモ
    リ格納手段内に格納された前記Ｙ，Ｕ，Ｖタイプのビデ
    オデータへの読取り／書込みアクセスのための論理的読
    取り／書込みアドレスを別々に収容する複数個のアドレ
    スカウンタ手段と、格納条件を最小とするためにインラ
    インメモリを実現し且つ前記論理的読取り／書込みアド
    レスを前記メモリ格納手段内に格納されている前記Ｙ，
    Ｕ，Ｖタイプのビデオデータに対する読取り／書込みア
    クセスのための物理的アドレスへ変換するアドレスエイ
    リアシング手段とを有することを特徴とするシステム。
  6. 【請求項６】 請求項４において、前記離散余弦変換プ
    ロセサ手段が、第一、第二、第三、第四データを受信す
    るための第一複数個のラッチと、前記第一及び第二デー
    タの第一和又は差を選択的に計算し且つ前記第三及び第
    四データの第二和又は差を選択的に計算する第一加算手
    段と、前記第一和又は差を第一結果とし且つ前記第二和
    又は差を第二結果として検索し格納し且つ送信するため
    の第二複数個のラッチと、前記第一結果と２ｃｏｓ（π
    ／８），２ｃｏｓ（π／４），２ｃｏｓ（３π／８）及
    び１との第一乗算を選択的に実行する第一乗算手段と、
    前記第一乗算の結果を受信し格納し且つ送信すると共に
    前記第二複数個のラッチから前記第二結果を受信し格納
    し且つ送信するための第三複数個のラッチと、前記第一
    乗算の結果と前記第二複数個のラッチ内の第一結果とか
    ら第一多重化データを選択する第一マルチプレクサ手段
    と、前記第一乗算の結果と前記第三複数個のラッチ内の
    第二結果とから第二多重化データを選択するための第二
    マルチプレクサ手段と、前記第一多重化データと前記第
    三複数個のラッチ内に格納されている第二結果との第三
    和又は差を計算する第二加算手段と、前記第三複数個の
    ラッチ内に格納されている第二結果と前記第三和又は差
    から第三多重化データを選択するための第三マルチプレ
    クサ手段と、前記第二多重化データと前記第三多重化デ
    ータとを受信する第四複数個のラッチと、前記第四複数
    個のラッチから第四、第五、第六及び第七多重化データ
    を選択するための複数個のマルチプレクサと、前記第四
    及び第五多重化データの第四和又は差を選択的に与え且
    つ前記第六及び第七多重化データの第五和又は差を選択
    的に与えるための第三加算手段と、前記第四和又は差及
    び前記第五和又は差を受信し且つ格納する第五複数個の
    ラッチと、前記第四和と２ｃｏｓ（π／８），２ｃｏｓ
    （π／４）又は２ｃｏｓ（３π／８）又は１との第二乗
    算を選択的に実行するための第二乗算手段と、前記第二
    乗算の結果及び前記第五和又は差を受信し且つ格納する
    ための第六複数個のラッチと、前記第六複数個のラッチ
    内に格納されている前記第二乗算の結果と前記第四和又
    は差から第八多重化データを選択する第四マルチプレク
    サ手段と、前記第八多重化データと前記第六複数個のラ
    ッチ内に格納されている前記第五和又は差との第六和又
    は差を計算するための第四加算手段と、前記第六複数個
    のラッチ内に格納されている前記第五和又は差から第九
    多重化データを選択するための第五マルチプレクサ手段
    と、前記第六和又は差と前記第六複数個のラッチ内に格
    納されている第五和又は差から第十多重化データを選択
    するための第六マルチプレクサ手段と、前記第九多重化
    データと前記第十多重化データを受信し且つ格納する第
    七複数個のラッチと、前記第九及び第十多重化データの
    第七和を与え且つ前記第九及び第十多重化データの第八
    和又は差を選択的に与える第五加算手段と、前記第七和
    及び前記第八和を受信し且つ格納する第八複数個のラッ
    チとを有することを特徴とするシステム。
  7. 【請求項７】 請求項４において、前記行格納手段が、
    データ圧縮期間中に二次元離散余弦変換の中間データを
    格納すると共にデータ脱圧縮期間中に二次元逆離散余弦
    変換の中間データを格納し一度に一対の前記中間データ
    の読取り及び書込みを行なうことを可能とするメモリ手
    段と、前記一対の中間データを前記メモリ手段に対して
    読取り／書込みアクセス読取り動作及び書込み動作を行
    なうためのアドレスを発生するアドレス発生器手段とを
    有することを特徴とするシステム。
  8. 【請求項８】 請求項７において、前記メモリ手段が、
    前記一対の中間データの第一データを格納するための複
    数個のメモリセルからなる奇数プレーンと、前記一対の
    中間データの第二データを格納するための複数個のメモ
    リセルからなる偶数プレーンとを有することを特徴とす
    るシステム。
  9. 【請求項９】 請求項８において、前記メモリ手段をア
    クセスする方法において、各マトリクスが同数の行及び
    列を有しており且つ同一の寸法の第一及び第二正方形マ
    トリクスを順番に与え、前記マトリクスは行毎に一度に
    二つのエントリが与えられ、前記第一行の書込みの開始
    において前記二つのエントリの最初のものが前記奇数プ
    レーン内に書込まれ且つ前記二つのエントリの２番目の
    ものが前記偶数プレーン内に書込まれるような順番で一
    度に二つのエントリずつで前記第一マトリクスを前記メ
    モリ手段内に書込み、且つ前記順番を第二行の開始にお
    いて逆転させて前記二つのエントリの第一のものを前記
    偶数プレーン内に書込み且つ前記二つのエントリの第二
    のものを前記奇数プレーン内に書込み、前記第一マトリ
    クスが完全に前記メモリ手段内に書込まれるまで前記順
    番を交互に逆にし、前記第一マトリクスの全体が読取ら
    れるまで行毎に一度に二つのエントリずつ前記第一マト
    リクスを読取り且つ前記第一マトリクスの読取りの各二
    つのエントリによって以前占有されていた前記メモリ手
    段のメモリ位置内に行毎に一度に二つのエントリずつ前
    記第二マトリクスを書込み、且つ前記第二マトリクスの
    書込みが前記第一マトリクスの書込みの場合と実質的に
    同一の順番である、上記各ステップを有することを特徴
    とするシステム。
  10. 【請求項１０】 Ｎ点離散余弦変換を計算するＦＩＲデ
    ジタルフィルタバンクにおいて、Ｎ個のＦＩＲデジタル
    フィルタを有しており、そのうちでｋ番目のＦＩＲデジ
    タルフィルタが次式の形態のシステム関数を有してお
    り、 前記ｋ番目のＦＩＲデジタルフィルタがｋ＝０，１，
    ２．．．，Ｎ−１を満足することを特徴とするＦＩＲデ
    ジタルフィルタバンク。
  11. 【請求項１１】 請求項１０において、前記ｋ番目のフ
    ィルタが、複数個のカスケード接続した対称的ＦＩＲデ
    ジタルフィルタを有することを特徴とするＦＩＲデジタ
    ルフィルタバンク。
  12. 【請求項１２】 請求項１１において、前記ｋ番目のフ
    ィルタの前記複数個のカスケード接続した対称的ＦＩＲ
    デジタルフィルタの各々がＦＩＲデジタルフィルタの二
    進ツリーのノードであり、前記ＦＩＲデジタルフィルタ
    の二進ツリーが前記ＦＩＲデジタルフィルタバンクを構
    成していることを特徴とするＦＩＲデジタルフィルタバ
    ンク。
  13. 【請求項１３】 請求項１２において、前記ＦＩＲデジ
    タルフィルタの二進ツリーが１＋ｌｏｇ２Ｎ個のレベル
    を有しており、前記１＋ｌｏｇ２Ｎ個のレベルのうちの
    ｍ番目のレベルが２ｍ個の対称的フィルタを有してお
    り、前記ｍ番目のレベルの対称的フィルタがＮ／２
    ｍ−１の次数であることを特徴とするＦＩＲデジタルフ
    ィルタバンク。
  14. 【請求項１４】 請求項１３において、Ｎの値が８であ
    ることを特徴とするＦＩＲデジタルフィルタバンク。
  15. 【請求項１５】 請求項１４において、前記ＦＩＲデジ
    タルフィルタの二進ツリーが、 システム関数Ｈ（ｚ）＝ｚ８＋１及びＨ（ｚ）＝ｚ８−
    １を持ったＦＩＲフィルタの第一レベル、 システム関数Ｈ（ｚ）＝ｚ４＋１、Ｈ（ｚ）＝ｚ４−
    １、Ｈ（ｚ）＝ｚ２＋２ｚ２ｃｏｓ（π／４）＋１、Ｈ
    （ｚ）＝ｚ２−２ｚ２ｃｏｓ（π／４）＋１を持ったＦ
    ＩＲデジタルフィルタの第二レベル、 Ｈ（ｚ）＝ｚ２＋１、Ｈ（ｚ）＝ｚ２−１、Ｈ（ｚ）＝
    ｚ２＋２ｚｃｏｓ（π／４）＋１、Ｈ（ｚ）＝ｚ２−２
    ｚｃｏｓ（π／４）＋１、Ｈ（ｚ）＝ｚ２＋２ｚｃｏｓ
    （π／８）＋１、Ｈ（ｚ）＝ｚ２−２ｚｃｏｓ（π／
    ８）＋１、Ｈ（ｚ）＝ｚ２＋２ｚｃｏｓ（３π／８）＋
    １、Ｈ（ｚ）＝ｚ２−２ｚｃｏｓ（３π／８）＋１のシ
    ステム関数を持ったＦＩＲデジタルフィルタの第三レベ
    ル、 次式のシステム関数を持ったＦＩＲデジタルフィルタの
    第四レベル、 Ｈ（Ｚ）＝Ｚ−１／２ｅｊπｌ／１６（ｚ−ｅ
    −ｊπｌ／８） 但し、ｌ＝０，１，・・・７を有することを特徴とする
    ＦＩＲデジタルフィルタバンク。
  16. 【請求項１６】 シーケンスｘ［０］．．．ｘ［７］に
    対する８点離散余弦変換を計算する装置において、 次式によってａ［０］．．．ａ［３］の量を計算する手
    段、 ａ［０］＝ｘ［０］＋ｘ［７］、 ａ［１］＝ｘ［１］＋ｘ［６］、 ａ［２］＝ｘ［２］＋ｘ［５］、 ａ［３］＝ｘ［３］＋ｘ［４］、 次式によってｂ［０］．．．ｂ［３］の量を計算する手
    段、 ｂ［０］＝ｘ［０］−ｘ［７］、 ｂ［１］＝ｘ［１］−ｘ［６］、 ｂ［２］＝ｘ［２］−ｘ［５］、 ｂ［３］＝ｘ［３］−ｘ［４］、 次式によってｃ［０］及びｃ［１］の量を計算する手
    段、 ｃ［０］＝ａ［０］＋ａ［３］、 ｃ［１］＝ａ［１］＋ａ［２］、 次式によってｄ［０］及びｄ［１］の量を計算する手
    段、 ｄ［０］＝ａ［０］−ａ［３］、 ｄ［１］＝ａ［１］−ａ［２］、 次式によってｅ［０］及びｅ［１］の量を計算する手
    段、 ｅ［０］＝ｂ［０］＋２ｂ［２］ｃｏｓ（π／４）−ｂ
    ［３］、 ｅ［１］＝ｂ［１］＋２ｂ［３］ｃｏｓ（π／４）−ｂ
    ［２］、 次式によってｆ［０］及びｆ［１］の量を計算する手
    段、 ｆ［０］＝ｂ［０］−２ｂ［１］ｃｏｓ（３π／８）−
    ｂ［３］、 ｆ［１］＝ｂ［１］−２ｂ［３］ｃｏｓ（３π／８）−
    ｂ［２］、 ｇ［０］＝ｃ［０］＋ｃ［１］によってｇ［０］の量を
    計算する手段、 ｈ［０］＝ｃ［０］−ｃ［１］によってｈ［０］の量を
    計算する手段、 ｉ［０］＝ｄ［０］＋２ｄ［１］ｃｏｓ（π／４）−ｄ
    ［１］によってｉ［０］の量を計算する手段、 ｊ［０］＝ｄ［０］−２ｄ［１］ｃｏｓ（π／４）−ｄ
    ［１］によってｊ［０］の量を計算する手段、 １［０］＝ｅ［０］＋２ｅ［１］ｃｏｓ（π／８）−ｅ
    ［１］によって１［０］の量を計算する手段、 ｍ［０］＝ｅ［０］−２ｅ［１］ｃｏｓ（π／８）−ｅ
    ［１］によってｍ［０］の量を計算する手段、 ｎ［０］＝ｆ［０］＋２ｆ［１］ｃｏｓ（３π／８）−
    ｆ［１］によってｎ［０］の量を計算する手段、 ｏ［０］＝ｃ［０］−２ｆ［１］ｃｏｓ（３π／８）−
    ｆ［１］によってｏ［０］の量を計算する手段、 次式によって離散余弦変換係数Ｘ［０］．．．Ｘ［８］
    を計算する手段、 Ｘ［０］＝ｊ［０］、 Ｘ［１］＝−２ｌ［０］ｃｏｓ（π／１６）、 Ｘ［２］＝−２ｉ［０］ｃｏｓ（π／８）、 Ｘ［３］＝−２ｎ［０］ｃｏｓ（３π／１６）、 Ｘ［４］＝−２ｈ［０］ｃｏｓ（π／４）、 Ｘ［５］＝−２ｏ［０］ｃｏｓ（５π／１６）、 Ｘ［６］＝−２ｊ［０］ｃｏｓ（３π／８）、 Ｘ［７］＝−２ｍ［０］ｃｏｓ（７π／１６）、 を有することを特徴とする装置。
  17. 【請求項１７】 シーケンスｘ［０］．．．ｘ［７］に
    対する８点離散余弦変換を計算する方法において、 次式によってａ［０］．．．ａ［３］の量を計算し、 ａ［０］＝ｘ［０］＋ｘ［７］、 ａ［１］＝ｘ［１］＋ｘ［６］、 ａ［２］＝ｘ［２］＋ｘ［５］、 ａ［３］＝ｘ［３］＋ｘ［４］、 次式によってｂ［０］．．．ｂ［３］の量を計算し、 ｂ［０］＝ｘ［０］−ｘ［７］、 ｂ［１］＝ｘ［１］−ｘ［６］、 ｂ［２］＝ｘ［２］−ｘ［５］、 ｂ［３］＝ｘ［３］−ｘ［４］、 次式によってｃ［０］及びｃ［１］の量を計算し、 ｃ［０］＝ａ［０］＋ａ［３］、 ｃ［１］＝ａ［１］＋ａ［２］、 次式によってｄ［０］及びｄ［１］の量を計算し、 ｄ［０］＝ａ［０］−ａ［３］、 ｄ［１］＝ａ［１］−ａ［２］、 次式によってｅ［０］及びｅ［１］の量を計算し、 ｅ［０］＝ｂ［０］＋２ｂ［２］ｃｏｓ（π／４）−ｂ
    ［３］、 ｅ［１］＝ｂ［１］＋２ｂ［３］ｃｏｓ（π／４）−ｂ
    ［２］、 次式によってｆ［０］及びｆ［１］の量を計算し、 ｆ［０］＝ｂ［０］−２ｂ［１］ｃｏｓ（３π／８）−
    ｂ［３］、 ｆ［１］＝ｂ［１］−２ｂ［３］ｃｏｓ（３π／８）−
    ｂ［２］、 ｇ［０］＝ｃ［０］＋ｃ［１］によってｇ［０］の量を
    計算し、 ｈ［０］＝ｃ［０］−ｃ［１］によってｈ［０］の量を
    計算し、 ｉ［０］＝ｄ［０］＋２ｄ［１］ｃｏｓ（π／４）−ｄ
    ［１］によってｉ［０］の量を計算し、 ｊ［０］＝ｄ［０］−２ｄ［１］ｃｏｓ（π／４）−ｄ
    ［１］によってｊ［０］の量を計算し、 ｌ［０］＝ｅ［０］＋２ｅ［１］ｃｏｓ（π／８）−ｅ
    ［１］によって１［０］の量を計算し、 ｍ［０］＝ｅ［０］−２ｅ［１］ｃｏｓ（π／８）−ｅ
    ［１］によってｍ［０］の量を計算し、 ｎ［０］＝ｆ［０］＋２ｆ［１］ｃｏｓ（３π／８）−
    ｆ［１］によってｎ［０］の量を計算し、 ｏ［０］＝ｃ［０］−２ｆ［１］ｃｏｓ（３π／８）−
    ｆ［１］によってｏ［０］の量を計算し、且つ次式によ
    って離散余弦変換係数Ｘ［０］．．．Ｘ［８］を計算す
    る、 Ｘ［０］＝ｊ［０］、 Ｘ［１］＝−２ｌ［０］ｃｏｓ（π／１６）、 Ｘ［２］＝−２ｉ［０］ｃｏｓ（π／８）、 Ｘ［３］＝−２ｎ［０］ｃｏｓ（３π／１６）、 Ｘ［４］＝−２ｈ［０］ｃｏｓ（π／４）、 Ｘ［５］＝−２ｏ［０］ｃｏｓ（５π／１６）、 Ｘ［６］＝−２ｊ［０］ｃｏｓ（３π／８）、 Ｘ［７］＝−２ｍ［０］ｃｏｓ（７π／１６）、 を有することを特徴とする方法。
  18. 【請求項１８】 請求項１において、前記二次元離散余
    弦変換手段の計算期間中に入力データを格納し且つ二次
    元逆離散余弦変換の計算期間中に出力データを格納する
    ためのブロックメモリ手段、離散余弦変換の係数及び逆
    離散余弦変換の係数を選択的に与えるための個別的な余
    弦変換プロセサ手段、前記二次元離散余弦変換の中間デ
    ータ及び前記二次元逆離散余弦変換の中間データを一時
    的に格納するための行格納手段、前記二次元離散余弦変
    換の計算期間中において前記離散余弦変換プロセサ手段
    へ送信するために前記プロックメモリ手段からのデータ
    と前記行格納手段からの前記二次元離散余弦変換の中間
    データとを交互に受信し且つ前記二次元逆離散余弦変換
    の計算期間中において前記個別的余弦変換プロセサ手段
    へ送信するために入力データと前記行格納手段からの前
    記二次元逆離散余弦変換の中間データとを交互に受信す
    るための入力選択手段、前記二次元離散余弦変換の計算
    期間中において前記離散余弦変換の係数から前記二次元
    離散余弦変換の係数と前記二次元離散余弦変換の中間デ
    ータとを分離し且つ前記二次元離散余弦変換の係数を出
    力データとして送信すると共に前記二次元離散余弦変換
    の中間データを前記行格納手段へ送信し且つ前記二次元
    逆離散余弦変換の計算期間中において前記逆離散余弦変
    換の係数から前記二次元逆離散余弦変換の係数と前記二
    次元逆離散余弦変換の中間データとを分離し且つ前記二
    次元逆離散余弦変換の係数を前記ブロックメモリ手段へ
    送信すると共に前記二次元逆離散余弦変換の中間データ
    を前記行格納手段へ送信するための行／列分離手段、を
    有することを特徴とするシステム。
  19. 【請求項１９】 請求項１７において、前記離散余弦変
    換プロセサ手段が、第一、第二、第三、第四データを受
    信するための第一複数個のラッチと、前記第一及び第二
    データの第一和又は差を選択的に計算すると共に前記第
    三及び第四データに対する第二和又は差を選択的に計算
    するための第一加算手段と、前記第一和又は差を第一結
    果として且つ前記第二和又は差を第二結果として受信し
    格納し且つ送信するための第二複数個のラッチと、前記
    第一結果と２ｃｏｓ（π／８）、２ｃｏｓ（π／４）、
    ２ｃｏｓ（３π／８）、１との第一乗算を選択的に実行
    するための第一乗算手段と、前記第一乗算の結果を受信
    し格納し且つ送信し且つ前記第二複数個のラッチから前
    記第二結果を受信し格納し且つ送信するための第三複数
    個のラッチと、前記第一乗算の結果と前記第二複数個の
    ラッチ内の第一結果とから第一多重化データを選択する
    ための第一マルチプレクサ手段と、前記第一乗算の結果
    と前記第三複数個のラッチ内の第二結果とから第二多重
    化データを選択するための第二マルチプレクサ手段と、
    前記第一多重化データと前記第三複数個のラッチ内に格
    納されている前記第二結果との第三和又は差を計算する
    ための第二加算手段と、前記第三複数個のラッチ内に格
    納されている前記第二結果と前記第三和又は差からの第
    三多重化データを選択するための第三マルチプレクサ手
    段と、前記第二多重化データと前記第三多重化データと
    を受信するための第四複数個のラッチと、前記第四複数
    個のラッチから第四、第五、第六、第七多重化データを
    選択するための複数個のマルチプレクサと、前記第四及
    び第五多重化データの第四和又は差を選択的に与えると
    共に前記第六及び第七多重化データの第五和又は差を選
    択的に与えるための第三加算手段と、前記第四和又は差
    及び前記第五和又は差を受信し且つ格納するための第五
    複数個のラッチと、前記第四和と２ｃｏｓ（π／８）、
    ２ｃｏｓ（π／４）、又は２ｃｏｓ（３π／８）又は１
    との第二乗算を選択的に実行するための第二乗算手段
    と、前記第二乗算の結果及び前記第五和又は差を受信し
    且つ格納するための第六複数個のラッチと、前記第六複
    数個のラッチ内に格納された前記第二乗算の結果と前記
    第四和又は差からの第八多重化データを選択するための
    第四マルチプレクサ手段と、前記第八多重化データと前
    記第六複数個のラッチ内に格納されている前記第五和又
    は差の第六和又は差を計算するための第四加算手段と、
    前記第六複数個のラッチ内に格納されている前記第五和
    又は差から第九多重化データを選択するための第五マル
    チプレクサ手段と、前記第六和又は差と前記第六複数個
    のラッチ内に格納されている前記第五和又は差から第十
    多重化データを選択するための第六マルチプレクサ手段
    と、前記第九多重化データと前記第十多重化データとを
    受信し且つ格納するための第七複数個のラッチと、前記
    第九及び第十多重化データの第七和を供給し且つ前記第
    九及び第十多重化データの第八和又は差を選択的に供給
    するための第五加算手段と、前記第七和及び前記第八和
    を受信し且つ格納するための第八複数個のラッチと、を
    有することを特徴とするシステム。
  20. 【請求項２０】 請求項１７において、前記行格納手段
    が、データ圧縮期間中において二次元離散余弦変換の中
    間データを格納すると共にデータ脱圧縮期間中において
    二次元逆離散余弦変換用の中間データを格納し一度に一
    対の前記中間データの読取り及び書込みを行なうことが
    可能なメモリ手段、前記一対の中間データを前記メモリ
    手段へ読取り／書込みアクセス読取り及び書込み動作を
    行なうためのアドレスを発生するためのアドレス発生手
    段、を有することを特徴とするシステム。
  21. 【請求項２１】 請求項２０において、前記メモリ手段
    が、前記一対の中間データのうちの第一データを格納す
    るための複数個のメモリセルからなる奇数プレーン、前
    記一対の中間データのうちの第二データを格納するため
    の複数個のメモリセルからなる偶数プレーン、を有する
    ことを特徴とするシステム。
  22. 【請求項２２】 請求項２１において、前記メモリ手段
    をアクセスする方法が、各マトリクスが同数の行及び列
    を有しており寸法が同一の第一及び第二正方形マトリク
    スを順番に供給し、前記マトリクスは行毎に一度に二つ
    のエントリが与えられ、第一行の書込みの最初において
    前記二つのエントリの第一のものが前記奇数プレーン内
    に書込まれ、且つ前記二つのエントリのうちの第二のも
    のが前記偶数プレーン内に書込まれ、且つ前記順番は前
    記第一行を介して維持され、且つ前記順番は第二行の始
    めにおいて逆にされ、前記二つのエントリの第一のもの
    が前記偶数プレーン内に書込まれ且つ前記二つのエント
    リのうちの第二のものが前記奇数プレーン内に書込ま
    れ、前記順番は前記第一マトリクスが完全に前記メモリ
    手段内に書込まれるまで交互に逆にされるような順番で
    一度に二つのエントリずつで前記第一マトリクスを前記
    メモリ手段内に書込み、前記第一マトリクスの全体が読
    取られるまで行毎に一度に二つのエントリずつ前記第一
    マトリクスを読取り且つ読取られた前記第一マトリクス
    の二つのエントリの各々によって以前占有されていた前
    記メモリ手段のメモリ位置内に行毎に一度に二つのエン
    トリずつ前記第二マトリクスを書込み、且つ前記第二マ
    トリクスの書込みが前記第一マトリクスの書込みの場合
    と実質的に同一である、上記各ステップを有することを
    特徴とするシステム。
  23. 【請求項２３】 請求項１において、前記ホフマンコー
    ディング・デコーディング手段が、前記二次元離散余弦
    変換のラン長表示型係数を格納するための先入れ先出し
    メモリ（ＦＩＦＯ）手段、圧縮期間中においてはホフマ
    ンコードエンコード用テーブル及び脱圧縮期間中におい
    てはホフマンコードデコード用テーブルを格納すると共
    に供給するホフマンテーブル手段、前記ホフマンコード
    エンコード用テーブルを使用して前記二次元離散余弦変
    換のラン長表示型係数をホフマンコードへ変換するコー
    ディング手段、前記ホフマンコードデコード用テーブル
    を使用して前記ホフマンコードを前記二次元離散余弦変
    換のラン長表示型係数へ変換するデコーディング手段、
    を有することを特徴とするシステム。
  24. 【請求項２４】 請求項２３において、前記コーディン
    グ手段が、前記二次元離散余弦変換のラン長表示型係数
    を要求する読取り制御手段、前記ホフマンコードエンコ
    ード用テーブル内のエントリを要求するために前記ホフ
    マンテーブル手段に対する前記二次元離散余弦変換のラ
    ン長表示型係数から構成されるアドレスを供給するコー
    ディングアドレス手段、前記ホフマンコードエンコード
    用テーブル内の前記エントリを出力ホフマンコードとし
    て供給するホフマンコード出力手段、を有することを特
    徴とするシステム。
  25. 【請求項２５】 請求項２３において、前記デコーディ
    ング手段が、ホフマンコードを受取るためのホフマンコ
    ード受取り手段、前記ホフマンコードデコード用テーブ
    ル内のエントリを要求するために前記ホフマンテーブル
    手段へ前記ホフマンコードか又は次のアドレスの何れか
    から構成されるアドレスを供給するデコーディングアド
    レス手段、前記ホフマンコードデコード用テーブルのエ
    ントリが前記二次元離散余弦変換のラン長表示型係数で
    あるか又は次のアドレスを有しているかを決定するため
    に前記ホフマンコードデコード用テーブルのエントリを
    検査し且つ前記ホフマンコードデコード用テーブルのエ
    ントリが次のアドレスを有する場合には前記デコーディ
    ングアドレス手段へ前記次のアドレスを供給するデコー
    ディング制御手段、前記二次元離散余弦変換の前記ラン
    長表示型係数を出力ホフマンデコード済みデータとして
    供給するホフマンデコード出力手段、を有することを特
    徴とするシステム。
  26. 【請求項２６】 固定長データに関してホフマンコーデ
    ィング／デコーディングを実施する装置において、前記
    固定長データを格納するための先入れ先出しメモリ（Ｆ
    ＩＦＯ）手段、エンコーディング期間中においてはホフ
    マンコードエンコード用テーブル及びデコーディング期
    間中においてホフマンコードデコード用テーブルを格納
    し且つ供給するホフマンテーブル手段、前記ホフマンコ
    ードエンコード用テーブルを使用して前記固定長データ
    をホフマンコードへ変換するコーディング手段、前記ホ
    フマンコードデコード用テーブルを使用して前記ホフマ
    ンコードを前記固定長データへ変換するデコーディング
    手段、を有することを特徴とする装置。
  27. 【請求項２７】 請求項２６において、前記コーディン
    グ手段が、前記固定長データの固定長データ項目を要求
    する読取り制御手段、前記ホフマンコードエンコード用
    テーブル内のエントリを要求するために前記ホフマンテ
    ーブル手段へ前記固定長データ項目から構成されたアド
    レスを供給するコーディングアドレス手段、前記ホフマ
    ンコードエンコード用テーブル内の前記エントリを出力
    ホフマンコードとして供給するホフマンコード出力手
    段、を有することを特徴とする装置。
  28. 【請求項２８】 請求項２７において、前記デコーディ
    ング手段が、ホフマンコードを受取るためのホフマンコ
    ード受取り手段、前記ホフマンコードデコード用テーブ
    ル内のエントリを要求するために前記ホフマンテーブル
    手段へ前記ホフマンコードか又は次のアドレスから構成
    されたアドレスを供給するデコーディングアドレス手
    段、前記ホフマンコードデコード用テーブルのエントリ
    が次のアドレスを有する固定長データ項目であるか否か
    を決定するために前記ホフマンコードデコード用テーブ
    ルのエントリを検査し且つ前記ホフマンコードデコード
    用テーブルのエントリが次のアドレスを有する場合に前
    記デコード用アドレス手段へ前記次のアドレスを供給す
    るデコーディング制御手段、前記固定長データ項目を出
    力ホフマンデコード済みデータ項目として供給するホフ
    マンデコード出力手段、を有することを特徴とする装
    置。
  29. 【請求項２９】 ビデオ出力装置へビデオデータを供給
    する方法において、複数個のブロックの圧縮データにお
    ける前記ビデオ出力装置へ圧縮データを供給し、前記圧
    縮データは画像の物理的エリアヘマップされており、前
    記複数個のブロックの圧縮データは前記画像全体をカバ
    ーしており、前記ビデオ出力装置内の第一メモリ内に前
    記圧縮データを格納し、１ブロックの圧縮データに対し
    て前記第一メモリをアクセスし且つ前記ブロックの圧縮
    データに関して脱圧縮を実行することにより１ブロック
    の脱圧縮データを供給し、前記ブロックの脱圧縮データ
    を第二メモリ内に格納し、前記第二メモリは前記画像の
    一部に対応するブロックの脱圧縮データのみを保持し、
    前記第二メモリ内に格納した脱圧縮データを使用して前
    記画像の前記部分を出力として供給する、上記各ステッ
    プを有することを特徴とする方法。
  30. 【請求項３０】 ビデオ出力装置へビデオデータを供給
    する装置において、複数個のブロックの圧縮データとし
    て前記ビデオ出力装置へ圧縮データを供給する手段が設
    けられており、前記圧縮データは画像の物理的エリアヘ
    マップされており、前記複数個のブロックの圧縮データ
    は前記画像全体をカバーしており、前記ビデオ出力装置
    内の第一メモリ内に前記圧縮データを格納する手段が設
    けられており、１ブロックの圧縮データに対して前記第
    一メモリをアクセスすると共に前記ブロックの圧縮デー
    タに関して脱圧縮を実行することにより１ブロックの脱
    圧縮データを供給する手段が設けられており、第二メモ
    リ内に前記ブロックの脱圧縮データを格納する手段が設
    けられており、前記第二メモリは前記画像の一部に対応
    する脱圧縮データのブロックのみを保持するものであ
    り、前記第二メモリ内に格納されている脱圧縮データを
    使用して前記画像の前記部分を出力として供給する手段
    が設けられていることを特徴とする装置。
  31. 【請求項３１】 データ圧縮及び脱圧縮方法において、
    デジタル化画像を受信し且つ送信するためのビデオイン
    ターフェース手段を供給し、データ圧縮期間中において
    前記ビデオインターフェース手段によって受信したデー
    タに関して二次元離散余弦変換を実行すると共に前記二
    次元離散余弦変換の係数を与え且つデータ脱圧縮期間中
    において二次元逆離散余弦変換を実行し且つデジタル化
    画像としての送信のために前記ビデオインターフェース
    へ前記二次元逆離散余弦変換の係数を出力データとして
    供給する離散余弦変換手段を供給し、データ圧縮期間中
    において前記二次元離散余弦変換の高周波数係数を減衰
    させると共にデータ脱圧縮期間中において前記二次元逆
    離散余弦変換の準備として前記二次元離散余弦変換の前
    記高周波数係数を部分的に回復させるための量子化手段
    を供給し、データ圧縮期間中において前記二次元離散余
    弦変換の係数をシーケンシャルな順番からジグザグな順
    番へ再配列させ且つデータ脱圧縮期間中において前記二
    次元離散余弦変換の前記ジグザグな順番とした係数をジ
    グザグな順番からシーケンシャルな順番へ再配列させる
    ジグザグ手段を供給し、データ圧縮期間中において前記
    二次元離散余弦変換の前記ジグザグの順番とした係数を
    ゼロ係数のランがゼロ係数のラン長として表わされる前
    記二次元離散余弦変換のラン長表示型係数としてパッキ
    ングすると共にデータ脱圧縮期間中において前記二次元
    離散余弦変換の前記ラン長表示型係数を前記二次元離散
    余弦変換の前記ジグザグの順番とした係数へアンパッキ
    ングするためのデータパッキング・アンパッキング手段
    を供給し、データ圧縮期間中において前記二次元離散余
    弦変換の前記ラン長表示型係数をホフマンコードヘコー
    ディングすると共にデータ脱圧縮期間中において前記ホ
    フマンコードを前記二次元離散余弦変換の前記ラン長表
    示型係数へデコーディングするためのホフマンコーディ
    ング・デコーディング手段を供給し、データ圧縮期間中
    において前記ホフマンコードをホストコンピュータへ送
    信すると共にデータ脱圧縮期間中において前記ホフマン
    コードをホストコンピュータから検索するためのホスト
    インターフェース手段を供給する、上記各ステップを有
    することを特徴とする方法。
JP3127008A 1990-03-14 1991-03-14 離散余弦変換及びコーディング技術を使用したビデオデータの圧縮及び脱圧縮用システム Pending JPH0750831A (ja)

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