JPH0750876Y2

JPH0750876Y2 - インバータ装置

Info

Publication number: JPH0750876Y2
Application number: JP1988132071U
Authority: JP
Inventors: 晃司山田
Original assignee: Matsushita Electric Works Ltd
Current assignee: Panasonic Electric Works Co Ltd
Priority date: 1988-10-07
Filing date: 1988-10-07
Publication date: 1995-11-15
Anticipated expiration: 2003-10-07
Also published as: JPH0253286U

Description

【考案の詳細な説明】〔産業上の利用分野〕この考案は、螢光ランプの点灯駆動やモータの駆動など
で好適に実施されるインバータ装置に関するものであ
る。

〔従来の技術〕

従来より、電源に対して直列接続した一対のスイッチン
グ素子を備え、この一対のスイッチング素子を交互に導
通させるようにした２石式のインバータ回路として、第
４図に示すようなハーフ・ブリッジインバータ回路が用
いられている。このインバータ回路は、螢光ランプ１の
点灯制御のために用いられるもので、直流電源２に直列
に接続した一対のスイッチング素子Q1,Q2を備えてい
る。このスイッチング素子Q1,Q2には、コンデンサC1,C2
からなる直列回路が並列に接続されており、前記一対の
スイッチング素子Q1,Q2を接続する接続点３と、コンデ
ンサC1,C2を接続する接続点４との間に、インダクタン
ス素子L1とコンデンサC3とが直列に接続され、このコン
デンサC3に並列に螢光ランプ１が接続されている。

一対のスイッチング素子Q1,Q2は、これらに対応して設
けた一対の駆動回路A1,A2によってそれぞれ導通／遮断
制御され、この駆動回路A1,A2にはそれぞれ発振回路を
含む制御回路B1から制御信号、つまりスイッチング信号
が与えられている。この場合、駆動回路A1は、スイッチ
ング素子Q1およびスイッチング素子Q2の接続点の電位を
基準電位としてスイッチング素子Q1をオン駆動する。ま
た、駆動回路A2は、グラウンド端子の電位を基準電位と
してスイッチング素子Q2をオン駆動する。

第５図は前記駆動回路A1,A2の具体的な回路構成例を示
す電気回路図である。前記一対のスイッチング素子Q1,Q
2は、この例ではMOS型電界効果トランジスタ（以下「FE
T」という）で構成されており、以下においては「FETQ
1,Q2」ともいう。この一対のFETQ1,Q2の各ドレインとソ
ースとの間には、それぞれダイオードD1,D2が接続され
ている。

制御回路B1は、その出力端子Ｐから駆動回路A1に制御信
号を入力する。この制御信号はライン５から抵抗R1を介
して発光ダイオードD3に与えられる。この発光ダイオー
ドD3からの光は、この発光ダイオードD3とともにフォト
カプラ６を構成しているフォトトランジスタQ3で受光さ
れる。このフォトトランジスタQ3からの信号は、NPNト
ランジスタQ4のベースに入力される。このNPNトランジ
スタQ4は、そのエミッタが、インダクタンス素子L1およ
びコンデンサC3が接続されたライン７に接続されてお
り、そのコレクタには電解コンデンサなどで構成した直
流電源８からの電圧が抵抗R2を介して与えられている。
このNPNトランジスタQ4のコレクタには、前記直流電源
８とライン７との間に直列に接続されたNPNトランジス
タQ5およびPNPトランジスタQ6の各ベースが共通に接続
されている。前記NPNトランジスタQ5およびPNPトランジ
スタQ6の各エミッタが接続される接続点９に現れる電位
は、抵抗R3を介してFETQ1のゲートに与えられている。

駆動回路A2は駆動回路A1と同様に構成されており、制御
回路B1の出力端子Ｑからの制御信号が与えられるフォト
カプラ10と、このフォトカプラ10からの信号が与えられ
るNPNトランジスタQ7と、このNPNトランジスタQ7のコレ
クタ電圧が各ベースに共通に与えられ、電解コンデンサ
などで構成した直流電源11に直列接続したNPNトランジ
スタQ8およびPNPトランジスタQ9を備え、このトランジ
スタQ8,Q9を接続する接続点12の電位が抵抗R4を介してF
ETQ2のゲートに与えられる。

第６図は、第５図に示された電気回路の各部に導出され
る信号の波形図である。第６図（１），（２）はそれぞ
れ制御回路B1の出力端子P,Qに導出される制御信号の波
形を示し、第６図（３），（４）はそれぞれFETQ1,Q2の
ゲート電圧e1,e2（第５図参照）を示し、第６図（５）
は直流電源２の負極から見たFETQ1のゲート電圧e3（第
５図参照）の変化を示している。ただし、この第６図に
はフォトカプラ6,10その他のスイッチング素子などによ
る遅延は含まれていない。また第６図（３），（４）に
おいてE1,E2はそれぞれ前記直流電源8,11の電源電圧を
示しており、第６図（５）においてE0は直流電源２の電
源電圧を示している。

制御回路B1は、第６図（１），（２）に示すように、交
互にＨレベルとなる制御信号を出力端子P,Qに導出す
る。たとえば出力端子ＰにＨレベルの信号が導出される
と、発光ダイオードD3が導通し、これによってフォトト
ランジスタQ3が導通して、NPNトランジスタQ4が遮断さ
れる。したがってNPNトランジスタQ5が導通し、PNPトラ
ンジスタQ6は遮断される。これによってNPNトランジス
タQ5のエミッタ電位はＨレベルとなる。このようにし
て、制御回路B1がその出力端子ＰにＨレベルの制御信号
を導出するときには、FETQ1のゲートにはＨレベルの信
号が入力され、このFETQ1は導通する。また出力端子Ｐ
に導出される制御信号がＬレベルのときには、FETQ1の
ゲートにはＬレベルの信号が入力され、このときFETQ1
は遮断される。

FETQ2の動作は、制御回路B1がその出力端子Ｑに導出す
る制御信号に対応して、前記FETQ1の出力端子Ｐに導出
される制御信号に対応する動作と同様になる。このよう
にして、第６図（３），（４）に示す、FETQ1,Q2の各ゲ
ート電圧e1,e2の波形が得られ、この一対のFETQ1,Q2は
交互にオン駆動されることになる。

FETQ1のゲート電圧を、直流電源２の負極側から見る
と、このゲート電圧e3は、振幅E0の矩形波に第６図
（３）に示すゲート電圧e1の波形が重畳された波形を有
している。本例のように螢光ランプを点灯させる場合に
は、始動時に高電圧が必要であり、このため一般に直流
電源２の電源電圧E0は140〜500Vに選ばれており、した
がって直流電源２の電源電圧E0は、直流電源８の電源電
圧E1に対して非常に高く、FETQ1を駆動する駆動回路A1
における信号は、全て振幅E0の矩形波に重畳された波形
となる。

第４図および第５図を再び参照して、このインバータ回
路の動作を説明する。制御回路B1からの制御信号によっ
てスイッチング素子Q2が導通すると、電流は、直流電源
２→コンデンサC1→コンデンサC3および螢光ランプ１→
インダクタンス素子L1→スイッチング素子Q2→直流電源
２のループと、コンデンサC2→コンデンサC3および螢光
ランプ１→インダクタンス素子L1→スイッチング素子Q2
→コンデンサC2のループに流れる。

次にスイッチング素子Q2が遮断されると、インダクタン
ス素子L1に生じる逆起電力によって、インダクタンス素
子L1→ダイオードD1（第５図参照）→コンデンサC1→コ
ンデンサC3および螢光ランプ１→インダクタンス素子L1
のループと、インダクタンス素子L1→ダイオードD1→直
流電源２→コンデンサC2→コンデンサC3および螢光ラン
プ１→インダクタンス素子L1のループに電流が流れる。

この後スイッチング素子Q1が導通すると、直流電源２→
スイッチング素子Q1→インダクタンス素子L1→コンデン
サC2および螢光ランプ１→コンデンサC2→直流電源２の
ループと、コンデンサC1→スイッチング素子Q1→インダ
クタンス素子L1→コンデンサC3および螢光ランプ１→コ
ンデンサC1のループとに電流が流れ、さらにスイッチン
グ素子Q1が遮断されると、インダクタンス素子L1の逆起
電力によって、インダクタンス素子L1→コンデンサC3お
よび螢光ランプ１→コンデンサC1→直流電源２→ダイオ
ードD2（第５図参照）→インダクタンス素子L1のループ
と、インダクタンス素子L1→コンデンサC3および螢光ラ
ンプ１→コンデンサC2→ダイオードD2→インダクタンス
素子L1のループとに電流が流れる。

このような動作が繰り返されることによって、螢光ラン
プ１の両端子間の電圧が、インダクタンス素子L1とコン
デンサC3とによって構成されている共振回路により昇圧
され、そのようにして螢光ランプ１が点灯する。制御回
路B1は、螢光ランプ１の状態に応じてその制御信号を変
化させ、そのようにして前記共振回路の発振状態を変化
させて螢光ランプ１を安定に点灯させる。

上述のようなインバータ回路は、小型化の要求から、高
密度に構成するために、両面に配線パターンを形成した
配線基板を用い、この配線基板にさらにスルーホールを
形成して、回路部品を配線基板の両面に実装するように
して、ひとつのハイブリッドIC回路として構成されるこ
とがある。第７図は上述したインバータ回路を配線基板
15の両面に構成した例を示す説明図であり、第７図
（１）には配線基板15の一方表面側から見た図が示され
ており、第７図（２）には他方表面側から見た図が示さ
れている。この例では配線基板15の一方表面に、駆動回
路A1と、制御回路B1の発振回路B1aを含む一部を構成
し、他方表面には、駆動回路A2と制御回路B1の残余の部
分を構成するようにしている。このように配線基板15の
両面に回路部品を実装するために、配線基板15にはスル
ーホール16などが形成されている。T₁〜T₁₃は端子であ
る。この例では、配線基板15において、駆動回路A1の形
成部位の丁度裏側に、駆動回路A2を形成するようにして
いる。

〔考案が解決しようとする課題〕

このようにして、インバータ回路を配線基板15の両面に
形成すれば、この配線基板を含むインバータ装置を小型
に構成することができるが、上述の例では、駆動回路A1
の形成部位の丁度裏側の配線基板15上に駆動回路A2を実
装するようにしているので、配線基板15（厚さ0.6〜1.2
mm）を挟んで、駆動回路A1,A2の配線パターンが三次元
的に形成されていることになり、このため等価的に第５
図図示のコンデンサC_x，C_Yなどが接続されていることに
なる。以下において前記コンデンサC_xの及ぼす影響につ
いて説明する。

スイッチング素子Q2（FETQ2）が導通している場合に、
コンデンサC_xは、直流電源11→コンデンサC_x→スイッチ
ング素子Q2→直流電源11のループに流れる電流によって
ほぼ直流電源11の電源電圧E2まで充電される。次にスイ
ッチング素子Q2が遮断されると、インダクタンス素子L1
およびコンデンサC3で構成した共振回路による共振電流
によってダイオードD1が導通するので、スイッチング素
子Q2のドレイン−ソース間の電圧は直流電源２の電源電
圧E0まで上がる。このためコンデンサC_xは直流電源２か
ら螢光ランプ1,コンデンサC3,およびインダクタンス素
子L1を含む負荷回路を介して充電され、直流電源11の電
位を一瞬上げる。またスイッチング素子Q1が導通状態か
ら遮断される場合においても同様にスイッチング素子Q2
のドレイン−ソース間に接続したダイオードD2が前記共
振回路による共振電流により導通するので、スイッチン
グ素子Q2のドレイン−ソース間の電圧がE0から０に下が
り、そのためコンデンサC_xは前記負荷回路を介して放電
し、直流電源11の電位を一瞬下げることになる。このノ
イズによって、スイッチング素子Q2が遮断し、ダイオー
ドD1が導通しているときに、スイッチング素子Q1が再度
導通して、スイッチング素子Q1,Q2が同時に導通し、こ
のスイッチング素子Q1,Q2の破壊するという問題が生じ
る。前記コンデンサC_Yに関しても同様の問題が生じる。

また配線基板15において駆動回路A1の形成部位の丁度裏
側に、制御回路B1の回路部品や配線パターンを形成など
した場合には、駆動回路A1における第６図（５）に示す
大きな電圧変化のために、制御回路B1の配線パターンに
ノイズが入り込み、この制御回路B1に誤動作が生じるこ
とになる。特に制御回路B1の高インピーダンス部分で
は、それが顕著である。具体的には、制御回路B1のスイ
ッチング素子の過電流防止回路において比較される基準
電源に前述のノイズが重畳され、インバータ回路が動作
しないという例がある。このように配線基板15におい
て、駆動回路A1の形成部位の丁度裏側に駆動回路A2また
は制御回路B1を実装した場合に、誤動作またはスイッチ
ング素子の破壊などの問題が生じることが確かめられて
いる。

この考案の目的は、安定に動作させることができるイン
バータ装置を提供することである。

〔課題を解決するための手段〕

この考案のインバータ装置は、電源端子とグラウンド端
子との間に、直列接続されて交互にオン駆動される電源
端子側スイッチング素子およびグラウンド端子側スイッ
チング素子を有し、電源端子側スイッチング素子および
グラウンド端子側スイッチング素子の接続点の電位を基
準電位として電源端子側スイッチング素子をオン駆動す
る電源端子側オン駆動回路を有し、グラウンド端子の電
位を基準電位としてグラウンド端子側スイッチング素子
をオン駆動するグラウンド端子側オン駆動回路を有し、
グラウンド端子の電位を基準電位として電源端子側オン
駆動回路およびグラウンド端子側オン駆動回路へそれぞ
れスイッチング信号を供給する制御回路を有し、電源端
子側オン駆動回路とグラウンド端子側オン駆動回路と制
御回路とを両面配線基板上に分散配置構成したインバー
タ装置において、電源端子側オン駆動回路とグラウンド
端子側オン駆動回路および制御回路とが重ならないよう
に電源端子側オン駆動回路とグラウンド端子側オン駆動
回路と制御回路を両面配線基板上に配置したことを特徴
とする。

〔作用〕

この考案の構成によれば、電源端子側オン駆動回路とグ
ラウンド端子側オン駆動回路および制御回路とが重なら
ないように電源端子側オン駆動回路とグラウンド端子側
オン駆動回路と制御回路を両面配線基板上に配置したの
で、電源端子側オン駆動回路を構成する部品および配線
パターンと、グラウンド端子側オン駆動回路および制御
回路を構成する部品および配線パターンとの間に生じる
浮遊容量を抑えることができる。

〔実施例〕

第１図はこの考案の一実施例のインバータ装置の基本的
な構成を簡略化して示す説明図である。この実施例の説
明においては、前述の第４図および第７図を再び参照
し、また第１図において前述の第７図に対応する部分に
は同一の参照符号を付して示す。第１図（１）は配線基
板（特許請求の範囲における両面配線基板）15の一方表
面側から見た図であり、第１図（２）は配線基板15の他
方表面側から見た図である。この実施例のインバータ装
置では、配線基板15上で、インバータ装置が備える一対
のスイッチング素子Q1,Q2のうち直流電源２の正極に接
続したスイッチング素子Q1（特許請求の範囲における電
源端子側スイッチング素子）を駆動する駆動回路A1（特
許請求の範囲における電源端子側オン駆動回路）が形成
された部位に対して、その丁度裏側の配線基板15上の部
位（参照符号１で示す）には、スイッチング素子Q2
（特許請求の範囲におけるグラウンド端子側スイッチン
グ素子）を駆動するための駆動回路A2（特許請求の範囲
におけるグラウンド端子側オン駆動回路），および前記
一対の駆動回路A1,A2を制御する制御回路B1を形成しな
いようにしている。すなわち駆動回路A2および参照符号
B11で示す制御回路B1の一部（発振回路を含む）は、配
線基板15の前記一方表面側、すなわち駆動回路A1と同じ
表面側に形成されており、参照符号B12で示す制御回路B
1の残余の部分が前記他方表面側の、前記参照符号１
で示す部位を避けた位置に配置、つまりオン駆動回路A1
とオン駆動回路A2および制御回路B1とが配線基板15を介
して重なることがないようにオン駆動回路A1とオン駆動
回路A2と制御回路B1を配線基板15上に配置されている。

このような構成によれば、駆動回路A1を構成する回路部
品および配線パターンと、駆動回路A2ならびに制御回路
B1を構成する回路部品および配線パターンとの間の浮遊
容量を抑えることができる。したがって駆動回路A1にお
いてほぼ直流電源２の電源電圧E0の振幅で変動する信号
によるノイズが、駆動回路A2や制御回路B1に入り込むこ
とが防がれるので、スイッチング素子Q1,Q2の破壊が防
がれ、また駆動回路A2が誤動作したりなどすることもな
く、このインバータ装置を安定に動作させることができ
るようになる。

前述の実施例では、配線基板15において駆動回路A1が形
成される部位の丁度裏側の部位（第１図において参照符
号１で示す部位）には、いずれの回路も形成されない
ようにしたが、駆動回路A1をこの参照符号１で示す部
位にも形成するようにして、この駆動回路A1を配線基板
15の両面にわたって構成するようにすれば、配線基板15
の小型化が図られ、したがってインバータ装置の小型化
が実現される。

さらにまた、駆動回路A1の信号の大きな振幅による影響
は、特に高インピーダンス部分で大きいので、たとえば
駆動回路A2や制御回路B1などで、比較的インピーダンス
の低い部分を前記参照符号１で示す部位で構成するよ
うにすることもできる。すなわち配線基板15において駆
動回路A1の裏側に対応する位置に一部重なるようにし
て、駆動回路A2や制御回路B1の一部などの、駆動回路A1
からのノイズの影響を受けにくい部分を形成するように
してもよい。

また第２図に示すフルブリッジ・インバータ回路に対し
てもこの考案は好適に実施することができる。この第２
図において前述の第４図および第５図に示された各部に
対応する部分には同一の参照符号が付されている。この
第２図には、モータ21を負荷とした例が示されており、
前述の第４図に示されたハーフ・ブリッジインバータ回
路におけるコンデンサC1,C2に代えてスイッチング素子
としてのFET23,24がそれぞれ設けられている。このFET2
3,24の各ドレイン−ソース間にはそれぞれダイオードD1
3,D14が接続されている。FET23,24は、それぞれ駆動回
路A1と同様な駆動回路A3,駆動回路A2と同様な駆動回路A
4によって導通／遮断制御される。前記駆動回路A1〜A4
には、制御回路B2の出力端子P,Q,R,Sからそれぞれ制御
信号が与えられている。

第３図は第２図に示されたインバータ回路の各部に導出
される信号の波形図である。第３図（１）は制御回路B2
がその出力端子Q,Rに共通に導出する制御信号の波形を
示しており、第３図（２）は出力端子P,Sに共通に導出
される制御信号を示しており、また第３図（３）〜
（６）にはFETQ1,Q2,23,24のそれぞれのゲート電圧波形
が示されている。

この第３図から明らかなように、このインバータ回路で
は、FETQ1とFET24とが、またFETQ2とFET23とがそれぞれ
同時に導通し、これによってモータ21が接続されている
ライン25には方向が交互に変化する電流が流れ、これに
よってモータ21が駆動される。

第３図（３），（５）に示す波形から、このインバータ
回路では、各一対のFETQ1,Q2;23,24のうち、直流電源２
の正極に接続されたFETQ1,23のゲート電圧には、直流電
源２の電源電圧E0の振幅で変化する矩形波が重畳されて
いる。したがってこのインバータ回路では、配線基板に
実装する場合に、この配線基板において前記FETQ1,23を
駆動する駆動回路A1,A3の形成部位の丁度裏側には、駆
動回路A2,A3および制御回路B2などを形成しないように
すればよい。これによって、このインバータ回路を安定
に動作させることができる。

〔考案の効果〕

この考案のインバータ装置によれば、電源端子側オン駆
動回路と制御回路およびグラウンド端子側オン駆動回路
間に生じる浮遊容量を小さく抑えることができるので、
電源端子側オン駆動回路の電圧変動に伴うノイズ成分の
制御回路およびグラウンド端子側オン駆動回路への伝達
を抑制することができる。したがって、上記ノイズ成分
による制御回路およびグラウンド端子側オン駆動回路の
誤動作を防止することができる。この結果、電源端子側
スイッチング素子およびグラウンド端子側スイッチング
素子の同時オンによる電源端子側スイッチング素子およ
びグラウンド端子側スイッチング素子の破壊が生じるこ
ともなく、このインバータ装置を安定に動作させること
ができる。

【図面の簡単な説明】

第１図はこの考案の一実施例のインバータ装置の基本的
な構成を簡略化して示す説明図、第２図はこの考案の他
の実施例のインバータ装置の電気的構成を示すブロック
図、第３図は第２図に示された各部に導出される信号の
波形図、第４図はハーフブリッジ・インバータ回路の基
本的な構成を示すブロック図、第５図は第４図に示され
たハーフブリッジ・インバータ回路の一部の具体的な回
路構成例を示す電気回路図、第６図は第５図に示された
各部に導出される信号の波形図、第７図は第４図に示さ
れたハーフブリッジ・インバータ回路を配線基板15に実
装して構成したインバータ装置の基本的な構成を簡略化
して示す説明図である。２……直流電源、23,24,Q1,Q2……スイッチング素子（F
ET）、A1〜A4……駆動回路、B1,B2……制御回路

Claims

【実用新案登録請求の範囲】

【請求項１】電源端子とグラウンド端子との間に、直列
接続されて交互にオン駆動される電源端子側スイッチン
グ素子およびグラウンド端子側スイッチング素子を有
し、前記電源端子側スイッチング素子およびグラウンド
端子側スイッチング素子の接続点の電位を基準電位とし
て前記電源端子側スイッチング素子をオン駆動する電源
端子側オン駆動回路を有し、前記グラウンド端子の電位
を基準電位として前記グラウンド端子側スイッチング素
子をオン駆動するグラウンド端子側オン駆動回路を有
し、前記グラウンド端子の電位を基準電位として前記電
源端子側オン駆動回路および前記グラウンド端子側オン
駆動回路へそれぞれスイッチング信号を供給する制御回
路を有し、前記電源端子側オン駆動回路と前記グラウン
ド端子側オン駆動回路と前記制御回路とを両面配線基板
上に分散配置構成したインバータ装置において、前記電源端子側オン駆動回路と前記グラウンド端子側オ
ン駆動回路および前記制御回路とが重ならないように前
記電源端子側オン駆動回路と前記グラウンド端子側オン
駆動回路と前記制御回路を前記両面配線基板上に配置し
たことを特徴とするインバータ装置。