JPH07509113A - 固定無線ユニットと移動無線ユニットとの間のデジタル無線リンクの形成用設備向け装置 - Google Patents

Abstract

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Description

【発明の詳細な説明】 固定無線ユニットと移動無線ユニットとの間のデジタル無線リンクの形成用設備 向は装置 従来の技術 本発明は、固定無線ユニットと移動無線ユニットとの間のデジタル無線リンクの 形成用設備向は装置に関する。

そのような無線リンクを提供する機器は、英国特許第９３０４９０１．３号明細 書に記載されている。その明細書は、たとえば広帯域のパイロット信号の同相成 分■および直交相成分Ｑの振幅を良好に予測するウィーナ一式フィルタ等の使用 について記載している。

パイロット信号を用いる広帯域のバイナリフェイズシフトキーイング（Ｂ　Ｐ　 Ｓ　Ｋ）無線受信機に用いられるウィーナ一式フィルタの公知の形態を図１に示 す。

ＲＦ入力信号はフィルタ２を通り、前記フィルタ２の出力側はハーフリニアの乗 算器４．６の入力側に供給される。局部発振器８は、０／９０°のフェーズシフ タ（位相器）９に接続され、前記位相器９は、局部発振器の信号をハーフリニア の乗算器４の第２入力端に供給し、９０＠位相の信号をハーフリニアの乗算器６ の第２入力端に供給する。ハーフリニアの各乗算器４および６からの出力信号は 、複数のレイクフィンガ１０．１２．１４．１６に供給される。各レイクフィン ガは、パイロット相関器１８と信号相関器２４とを有し、前記パイロット相関器 １８の出力側はウィーナ一式フィルタ等２０に接続され、前記信号相関器２４の 出力側は、遅延回路２６に接続されている。各相関器１８．２４は、ハーフリニ ア乗算器６から出力信号を受信する。ウィーナ一式フィルタ等２０および遅延回 路２６の出力は、乗算器２２で共に乗算され、前記乗算器２２の出力は、加算回 路２８の第１入力端に供給される。また、各レイクフィンガはパイロット相関器 ３０を有し、パイロット相関器３０の出力側は、ウィーナ一式フィルタ等３２に 接続されている。信号相関器３６は、遅延回路３８に接続された出力側を有する 。パイロット相関器３０および信号相関器３６は、ハーフリニアの乗算器４から の出力信号を受信する。

ウィーナ一式フィルタ３２および遅延回路３８からの出力信号は、乗算器３４で 乗算され、乗算器３４の出力は加算回路２８の第２入力端に供給される。加算回 路２８で生成された出力信号は、別の加算回路４０に供給され、前記別の加算回 路４０は、残りのレイクフィンガ１２．１４．１６からの全ての出力信号を加算 する０乗算器２２．３４は入力側に複数のビットの精度を有する４象限乗算器で ある。レイクフィンガ１に示された全ての回路構成は、他のレイクフィンガでも 同様である。それぞれのレイクフィンガの唯一の違いは、異なる経路を介して受 信される信号に相関をとるようにタイミングのとられた擬似ランダム列で相関器 に供給されることである０図１に示されたアーキテクチャは、異なるレイクフィ ンガにわたって加算し、完全にコヒーレントな最大比率を満足させる。ウィーナ 一式フィルタの出力との乗算は、信号の位相を補償するだけでなく、加算前にそ れの信号強度に応じて各レイク（フィンガの）成分の振幅を重み付けする。

前述の回路は、パイロット信号を用いる場合にだけ適していることが分かる。

図２を参照すると、ウィーナ一式フィルタ等の構成の別の形態が示されており、 前記の形態はＤＢＰ５Ｋ（デュアルバイナリフェーズシフトキーイング）の復調 に用いることができる。パイロット参照信号のないＤＢＰ５Ｋを復調する場合で も、キャリア抽出を目的とする判定によりキャリア参照信号を得て利用すること ができる。ここでは、ウィーナ一式フィルタ等に供給されるサンプルは、参照信 号を供給するようにデータ判定に応じて修正される。図２において、複数のレイ クフィンガは４２．４４．４６．４８で示されている。各レイクフィンガは同相 信号を処理する信号相関器５０と、直交相信号を処理する別の信号相関器５２と を有している。相関器５０からの出力信号は、１ビツト遅延回路５３を介してハ ーフリニアの乗算器５４に供給される。ハーフリニアの乗算器５４の出力は、ウ ィーナ一式フィルタ等５６の入力側に供給される。

ウィーナ一式フィルタ等５６の出力は、乗算器５８に供給される。また、相関器 ５０の出力は、乗算器５８の別の入力側に供給され、前記乗算器５８の出力側は 加算回路６０の第１入力端に供給される。

信号相関器５２からの出力信号は、１ビツト遅延回路６１を介してハーフリニア の乗算器６２に供給される。ハーフリニアの乗算器６２の出力は別のウィーナ一 式フィルタ等６４の入力側に供給される。クィーナ一式フィルタ等６４の出力は 、乗算器６６の入力側に供給される。また、相関器５２からの出力信号は、乗算 器６６の別の入力側に供給され、前記乗算器６６の出力は、加算回路６０の第２ 入力端に供給される。加算回路６０の出力は、他のレイクフィンガ４４．４６． ４８と共に加算回路６８に供給され、前記加算回路６８は、全ての入力信号の加 算結果を生成し、判定回路７０に供給する。判定回路７０は、単に信号がハイか ローかを特定し、判定回路７０の出力は、ラッチ回路７１を介して、レイクフィ ンガ（１）４２内のハーフリニアの各乗算器５４．６２の第２入力端にフィード バンクされ、同様に他のレイクフィンガ内のハーフリニアの乗算器にもフィード バックされ、レイクフィンガ（１）４２内の各ウィーナ一式フィルタ等５６．６ ４に供給される信号を修正し、他のレイクフィンガにおいても同様に修正される 。判定回路７０の出力は、出力線路７４にデータを出力するように構成された差 分復号回路７２の入力側に供給される。

図２に示された回路は、受信信号から変調を除去するために、全てのレイクフィ ンガにおよぶ加算値を用いて実行されるハード判定を用いている。河用の最も最 新の判定値は先行判定値であるので、変調を除去するために、この先行判定値を 、１サンプル遅延している前のサンプルに適用しなければならない。この遅延は １ステツプ予測器として動作するウィーナ一式フィルタ等を用いることにより、 得られたチャネル予測から除去される。不可避的にこのことは、チャネル予測の 分散が、対称フィルタ処理を適用することのできるパイロット信号を取り込むシ ステムの分散より大きくなることを意味する。

本発明の課題は、従来技術の構成から改苦した機能を有するウィーナ一式フィル タ等の構成を用いた固定無線ユニットと移動無線ユニットとの間のデジタル無線 リンクを提供する機器に用いられる装置を供給することである。

本発明により、データ出力信号およびフィードバック信号を生成するようにそれ ぞれ構成された複数の回路手段と、処理手段とを有し、前記回路手段は、同相入 力信号と直交相入力信号をそれぞれ受信するように構成された同相チャネルと直 文相チャネルに対するクイナ一式フィルタ等を有し、前記処理手段は、入力信号 を修正するために各回路手段に供給すべき前記フィードバック信号の性質を判定 する、固定無線ユニットと移動無線ユニットとの間のデジタル無線リンクを提供 する機器に用いられる装置において、各ウィナ一式フィルタは、関連する先行サ ンプル対称フィルタを有し、各ウィナ一式フィルタからの出力は、前記処理手段 で処理され、前記先行サンプル対称フィルタからの出力は、前記出力データ信号 を生成するのに用いられることを特徴とする固定無線ユニットと移動無線ユニッ トとの間のデジタル無線リンクを提供する機器に用いられる装置が供給できる。

次に、本発明の実施例を添付図面を参照して説明する。

図面 図３は、本発明による復調器を企図した２重経路の判定のブロック図を示す。

図４は、図３に示す構成に用いる二段のウィナ一式フィルタ等のブロック図を示 す。

図５は、図３に示す復調器のブロック図を簡単にした別の実施例を示す。

図６は、図５に示す復調器に用いる図４に示したウィナ一式フィルタ等の別の実 施例を示す。

図７および図８は、図５および図６にそれぞれ示した復調器およびウィナ一式フ ィルタの別の実施例を示す。

図９および図１０は、多相差分フェーズシフトキーインク（ＭＤＰＳＫ）の処理 に適した本発明の別の実施例のブロック図を示す。

図１１は、図９および図１０に示したブロック図の別の実施例を示す。

実施例 図３を参照すると、複数のレイクフィンガ７６．７８．８０．８２を有する復調 器が示されている。各レイクフィンガは、同相信号を処理する信号相関器８４と 、直交相信号を処理する信号相関器８６とを有している。相関器８４は、１ビツ ト遅延回路８７の入力側と、乗算器９０の入力側に接続されている。１ビツト遅 延回路８７の出力側は、ハーフリニアの乗算器８８の入力側に接続され、前記乗 算器８８の出力側は１ステツプ予測フイルタ９２と、先行サンプル対称フィルタ ９４と、信号シフトレジスタ９６とに接続されている。１ステツプ予測フイルタ ９２の出力側は、乗算器９０の別の入力側に接続されている。先行サンプル対称 フィルタ９４の出力側は、乗算器９８の入力側に接続され、信号シフトレジスタ ９６の出力側は、乗算器９８の別の入力側に接続されている０乗算器９８の出力 側は加算回路１００の入力側に接続されている。

信号相関器８６は、１ビツト遅延回路１０１の入力側と、乗算器１０４の入力側 とに接続されている。１ビツト遅延回路１０１の出力側は、ハーフリニアの乗算 器１０２の入力側に接続され、前記乗算器１０２の出力側は、１ステツプ予測フ イルタ１０６の入力側と、先行サンプル対称フィルタ１０８の入力側と、信号シ フトレジスタ１１０の入力側とに接続されている。１ステツプ予測フイルタ１０ ６の出力側は、乗算器１゜４の別の入力側に接続されている。乗算器１０４の出 力側は、加算回路１１２の入力側に接続され、前記加算回路１１２は、第２入力 端で乗算回路９ｏの出力を受信する。先行サンプル対称フィルタ１０Ｂの出方側 は、乗算回路１１４の入力側に接続され、信号シフトレジスタ１１０の出力側は 、乗算回路１１４の別の入力側に接続されている０乗界回路１１４の出力側は、 加算回路１００の別の入力側に接続されている。各レイクフィンガは、前述の回 路構成を有し、各加算回路１００からの出力信号は、加算回路１１６で加算され る。加算回路１１６の出力側は、リミッタ１１８に接続され、リミッタ１１８の 出力側は、各レイクフィンガ内の先行サンプル対称フィルタ９４．１０８の別の 入力側に接続され、不正確なサンプルを反転させる。

また、加算回路１１６の出力側は、ハーフリニアの乗算器１２６の入力側に接続 されている。前述のとおり、各レイクフィンガは、加算回路１１２を有し、加算 回路１１２の出力側は加算回路１２０の入力側に接続され、前記加算回路１２０ は、リミッタ装置１２２に接続された出力側を有する。リミッタ装置１２２の出 力側は、各レイクフィンガ内のハーフリニアの各乗算器８８，１０２の別の入力 側に接続され、さらにデータシフトレジスタ１２４の入力側に接続されている。

データシフトレジスタ１２４の出力側は、ハーフリニアの乗算器１２６の別の入 力側に接続されている。ハーフリニアの乗算器１２６の出力側は、１ビツト遅延 回路１２８の入力側と、乗算器１３０の入力側とに接続されている。１ビツト遅 延回路の出力側は、乗算器１３０の別の入力側に接続されている。１ビツト遅延 回路１２８および乗算回路１３０は、差分復号回路１３２を構成する。

次に図３に示された構成の動作を説明する。

図３に示された構成は、図１および図２の従来技術の構成の性能を、それらの構 成のそれぞれ有益な作用を兼ね合わせることにより向上させる。このことは、デ ータを復調するために２番目の経路を用いることにより達成される。基本的に、 処理は次のとおりである。

仮の判定が図２に示されたアーキテクチャに用いられる場合と同様に、１ステツ プ予測フイルタに基づいて仮判定が行われることである。同時に、これらの仮判 定は、対称の前サンプルフィルタ９４．１０８に供給するのに用いられ、前記フ ィルタ９４，１０８は、現在のサンプルに対応するチャネル予測値を、後の時間 に生成する。より正確であるべきこの新しいサンプルが利用できると、前の仮判 定を有効とし、または無効とするのに用いることができる０判定に対するいずれ の修正も出力側だけでなく、より長期のウィーナ一式フィルタの構成部分の２番 目の半分の部分にも供給することができる。

前述のように、図３に示された構成は、それぞれの動作を目的とした既知のパイ ロット信号、および判定をそれぞれ利用する図１と図２の特徴部分を結合してい る。図３において、７６と示されたブロック、つまりレイクフィンガ１は、鏡像 として描かれた寓数部の回路および虚数部の回路を示している。内側の構成要素 は、図２に示された従来技術の回路動作を目的とした判定を実行する一方で、外 側の構成要素は、図１のパイロット参照検出動作を実行する。１ステツプ予測フ イルタと先行サンプル対称フィルタ９２．９４および１０６．１０８は、後に説 明するように２つのフィルタ処理動作を一緒に実行することにより、好適な複雑 さの軽減を達成することができるので、それぞれ１つのブロックに結合して示さ れている。

動作原理は次のとおりである。１ステツプ予測フイルタ９２．１０６は、チャネ ル予測値を出力し、前記予測値は、各レイクフィンガ７６〜８２に関する信号の 位相調整および振幅の重み付けに用いられる。１ステツプ予測フイルタからのこ れらの出力信号は、各乗算器９０．１０４を通った後に加算回路１１２で加算さ れ、ハード（仮）判定が行われる。１ステツプ予測フイルタおよび先行サンプル 対称フィルタに供給されるデータは、判定値によりある程度補正されている。

受信順序のどのように与えられた位置に対しても、たとえば後の方であっても、 先行サンプル対称フィルタは、新しく、通常より正確なチャネル予測値を生成す る。新しいチャネル予測値は、遅延した受信信号のサンプルを同様に位相調整し 、重み付けするのに用いられる。受信信号のサンプルの遅延は、各信号シフトレ ジスタ９６．１１０で惹起される。乗算器９８および１１４からの出力信号は、 加算回路１００で加算され、新しい判定値を生成する。しかし、遅延した各信号 のサンプルは、既に仮判定により補正されていることに注意すべきである。

このことは、新しい判定値が仮判定と最終判定との差分を示すことを意味する。

リミッタ装置１２２の出力が正であると元の判定値は有効とされ、そうでなけれ ば反転される。リミッタ装置１２２からの出力信号は、乗算器８８．１０２とシ フトレジスタ１２４とに供給される。シフトレジスタからの出力は、ハーフリニ アの乗算器１２６で加算回路１１６からの出力と乗算され、差分復号回路１３２ に供給される。次に、新しい判定値をさらに、先行サンプル対称フィルタに含ま れたシフトレジスタの内容を補正するのに用いることができる。このことは、第 ２リミツタ装置１１８からウィナ一式フィルタのブロックまでのフィードバック 経路により達成され、該経路は”不正サンプルの反転（Ｉｎｖｅｎｔ　Ｉｎｃｏ ｒｒｅｃｔ　Ｓａｍｐｌｅ　）”と表される。

次に、１ステツプ予測フイルタおよび先行サンプル対称フィルタの実施例を、図 ４を参照して説明する。

図４は二段のウィナ一式フィルタ等を示す。

ウィナ一式フィルタ等は、図３の各ハーフリニアの乗算器８８．１０２から入力 信号を受信するシフトレジスタ１３６を有する。集中サンプルおよびダンプ（ｉ ｎｔｅｇｒａｔｅ　ｓｎｄ　ｄｕｍｐ）回路１４２もその入力信号を受信する。

シフトレジスタ１３６の最終段は、ハーフリニアの乗五器１３８に接続され、前 記乗算器１３８は、図３に示すように不正サンプルの反転信号を受信する。ハー フリニアの乗算器１３８の出力側は、シフトレジスタ１４０と、第２集合サンプ ルおよびダンプ（ｉｎｌｅＨａ＋ｅ　ｗａｄ　ｄｕＩＩＩｐ）回路１４６の入力 側とに接続されている。シフトレジスタ１４０の最終段は、（集合サンプルおよ びダンプ（ｉｎｌｅ［＋＊ｌｅ　ａｎｄ　ｄｕｍｐ）回路１４６の第２入力端に 接続されている。集合サンプルおよびダンプ（ｉｎｔｅｇｒａｔｅ　ａｎｄ　ｄ ｕｏ＋ｐ）回路１４２は・シフトレジスタ１３６の１つの段に接続された第２入 力端を有する。集合サンプルおよびダンプ（ｉ＋＋＋ｅ（ｒｓｔｅ　ａｎｄ　ｄ ｕｍｐ）回路１４２の出力側は、シフトレジスタ１４４の入力側に接続され、集 合サンプルおよびダンプ（ｉｎ＋ｅｇ＋ｕｅ　ａｎｄ　ｄｕｍｐ）回路１４６の 出力側は、シフトレジスタ１４８の入力側に接続されている。

１５０と示されたブロックは、１ステツプ予測器を示し、３つの乗算回路１５２ ．１５４．１５６を有しており、各乗算回路は、シフトレジスタ１４４のそれぞ れの段に接続された入力側を有し、また図に示すように重み付は係数を受信する 第２入力端を有する。各乗算回路の出力側は、加算回路１５８の入力側に接続さ れ、また前記加算回路１５８は、集合サンプルおよびダンプ（ｉｎ＋ｃＨ−電ｅ 　ｉｎｄ　ｄｕｍｐ）回路１４２の出力側に接続された入力側を有する。加算回 路１５８の出力側は、１ステツプ予測器の出力側であり、該出力側は図３の関連 する乗算回路に接続されている。

対称の前サンプルフィルタは、加算回路１６０．１６２．１６４．１６６を有す る。第２集合サンプルおよびダンプ（ｉｎ＋ｅｇ＋ｕｅ　ａｎｄ　ｄｕｍｐ）回 路１４６の出力側は、加算回路１６０の入力側に接続され、加算回路】６０の第 ２入力端は、シフトレジスタ１４４の最終段に接続されている。加算回路１６２ および１６４は、それぞれ１組の入力線路を有し、入力線路の内の１つは、シフ トレジスタ１４４のそれぞれ異なる段に接続され、それらの第２入力端は、シフ トレジスタ１４８のそれぞれ異なる段に接続されている。加算回路１６６は、シ フトレジスタ１４８の最終段に接続された入力側を有し、別の入力側は集合サン プルおよびダンプ（ｉｎ＋ｅＨａ＋ｅ　ａｎｄ　ｄｕ＋ａｐ）回路１４２の出力 側に接続されている。加算回路１６２．１６４．１６６の出力側特表平７−５０ ９１１３　（７） は、各乗算回路１６８．１７０．１７２の入力側に接続されている０乗算回路１ ６８．１７０．１７２は、図に示すように重み付は係数を受信する別の入力側を 有する。乗算回路の出力は、別の加算回路１７４の入力側に接続され、前記加算 回路１７４は、加算回路１６０からの出力も受信する。加算回路１７４の出力側 は対称の前サンプルフィルタの出力側であり、該出力側は図３の各乗算器に接続 されている。

１５０と示されるブロックは、要求されるフィルタの早さに応じて、異なる係数 で、たとえば３回繰り返すことができる。

図５を参照すると、この図は図３に示された回路を簡単にした実施例を示す、類 似の回路ブロックは、同一の参照番号で示され、それらの機能は、図３を参照し て説明した機能と同一であることが分かる。

図５から、各先行サンプル対称フィルタ９４．１０８は、信号相関器８４および ８６の出力側がそれぞれ接続された付加入力側を有することが分かる。さらに信 号シフトレジスタ９６，１１０も、ハーフリニアの乗算器８８．１０２からの出 力をそれぞれ受信するように接続される代わりに、信号相関器８４．８６からの 出力をそれぞれ受信する。図に示されるように接続された回路を用いて、２番目 の経路の変調の半分は、リミッタ装置１１８から供給される信号により除去され 、各先行サンプル対称フィルタに対する付加入力信号は、第２経路の半分の入力 信号を構成している。

図５において、図３に示されるデータシフトレジスタ１２４およびハーフリニア の乗算器１２６の必要はない。加算回路１１６の出力側は、差分復号回路１３２ の１ビツト遅延回路１２８０入力側に直接接続されている。図５の動作は、基本 的に図３を参照して説明したものであることが分かる。入力信号の第１経路の半 分は、ハーフリニアの乗算器８日および１０２の出力側から生成されたものであ ることに注意すべきである。

図５を参照して説明したような図３に対する修正により、図４に示された二段の ウィナ一式フィルタ等を修正する必要がある。図６に示された二段のクイナ一式 フィルタ等は、基本的に図４を参照して説明した方法と同様の動作をし、したが って類似の回路の構成要素は、図４の参照番号と同一の参照番号で示されている ことが分かる。図６を参照することにより、シフトレジスタ１３６は、第２経路 の半分の入力信号を受信し、第１経路の半分の入力信号は、別のシフトレジスタ １７５に直接供給され、該別のシフトレジスタ１７５は、集中サンプルおよびダ ンプ（ｉｎｌｅ（ｔｉｌｅ　ａｎｄ　ｄｕＩＩＩＰ）回路１４２の入力側に接続 された最終出力段を有する。集中サンプルおよびダンプ（ｉｎｔｅｇｒａｔｅ　 ！ｎｄ　ｄｕｍｐ）回路１４２の別の入力側は、第１経路の半分の入力信号を直 接受信する。

図５および図６に示された回路構成の別の実施例を図７および図８に示す。同様 の方法で動作する回路および類似の構成要素は、同一の参照番号で与えられてい ることが分かる。第２経路の半分の入力信号に関して図６を図８と比較すること により、シフトレジスタ１３６、および第２経路の半分の入力信号の変調を除去 するのに用いられたハーフリニアの乗算器１３８の必要がないことが分かる。図 ８を参照すると、第２経路の半分の入力信号は、シフトレジスタ１４０と集中サ ンプルおよびダンプ（ｉ＋＋＋ｃｇｒｉ＋ｅ　ａｎｄ　ｄｕｍｐ）回路１４６と に直接供給されている。この回路構成の簡潔さを達成するために、図７に示され たブロック図は、同相チャネルに関する１ビツト遅延回路９７および別の乗算器 ９９と、直文相チャネルに関する別の１ビツト遅延回路１１１およびハーフリニ アの乗算器１１３とを有する。各場合において、１ビツト遅延回路９７．１１１ は、シフトレジスタ９６および１１０からの出力をそれぞれ受信し、１ビツト遅 延回路からの出力は、ハーフリニアの各乗算器９９．１１３で、リミッタ回路１ １８から供給される信号と乗算される。ハーフリニアの乗算器９９．１１３から の出力は、図８に示された第２経路の半分の入力信号のように、先行サンプル対 称フィルタ９４．１０８に供給される。

図９を参照すると、多相差分フェーズシフトキーイング（ＭＤＰＳＫ）を処理す るのに適する本発明の別の実施例のブロック図が示されている。

複数のレイクフィンガが参照番号１８０，１８２．１８３．１８４で示され、各 レイクフィンガはレイクフィンガ１８０を参照する説明と同様に示される回路構 成を有することが分かる。各レイクフィンガは信号相関器１８６を有し、前記相 関器１８６は、その入力側でダウンコンバータからの同相信号Ｉを受信する。

信号相関器１８６の出力側は、１ビツト遅延回路１８８の入力側と、信号シフト レジスタ１９０の入力側と、乗算器１９２の入力側とに接続されている。信号シ フトレジスタ１９０の出力側は乗算器１９４の入力側に接続され、１ビツト遅延 回路１８８の出力側は、複素リニア乗算回路１９６の第１入力端に接続されてい る。

第２信号相関器１９８は、その入力側でダウンコンバータからの直交相信号を受 信し、信号相関器１９８の出力側は、１ビツト遅延回路２００の入力側と、乗算 器２０２の入力側と、信号シフトレジスタ２０４の入力側とに接続されている。

信号シフトレジスタ２０４の出力側は、乗算器２０６の入力側に接続されている 。

１ビツト遅延回路２００の出力側は、複素リニア乗算回路１９６の第２入力端に 接続されている。複素リニア乗算回路１９６は、先行サンプル対称フィルタ２０ ８と、１ステツプ予測フイルタ２１０とに接続された特表千７−５０９１１３　 （８） 第１出力側を有する。先行サンプル対称フィルタ２０８の出力側は、乗算回路１ ９４の別の入力側に接続されている。１ステツプ予測フイルタ２１０の出力側は 、乗算回路１９２の別の入力側に接続されている。複素リニア乗算回路１９６の 第２出力側は、別の先行サンプル対称フィルタ２１２の入力側と、１ステツプ予 測フイルタ２１４の入力側とに接続されている。先行サンプル対称フィルタ２１ ２の出力側は、乗算回路２０６の別の入力側に接続され、１ステツプ予測フイル タ２１４の出力側は、乗算回路２０２の別の入力側に接続されている。乗算回路 １９４．２０６の出力は、加算回路２１６．２１８の入力側にそれぞれ供給され る。

これらの加算回路は他のレイクフィンガ１８２．１８３．１８４からの出力を受 信することが分かる０乗算回路１９２．２０２の出力側は、別の加算回路２２０ ．２２２にそれぞれ接続され、前記加算回路２２０．２２２は、他のレイクフィ ンガ回路１８２．１８３．１８４からの出力をそれぞれ受信する。加算回路２１ ６゜２１８の出力側は、差分復号回路２２４の各入力側に接続され、前記差分復 号回路２２４は、出力導線２２６上にデータを生成する。また加算回路２１６． ２１８の出力側は、振幅の正規化および英字内の最も近い位相へのスレショルド 回路２２８の各入力側に接続され、前記回路の出力側は複素共役回路２３０の各 入力側に接続されている。加算回路２２０．２２２の出力側は、別の振幅の正規 化および英字内の最も近い位相に対するスレショルド回路２３２の入力側にそれ ぞれ接続され、前記回路の出力側は、別の複素共役回路２３４の各入力側と、各 遅延回路２３６．２３８の入力側とに接続されている。複素共役回路２３４の出 力側は、レイクフィンガ１内の回路１９６のような各レイクフィンガ内の複素リ ニア乗算回路の各入力側に接続されている。遅延回路２３６．２３８の出力側は 、別の複素リニア乗算回路２４５の各入力側に接続され、また前記乗算回路２４ ５は、複素共役回路２３０からの出力を受信する。前記複素リニア乗算回路２４ ５は２つの出力線路を有し、前記線路は、複素共役回路２３４から生成される信 号の代わりに、各レイクフィンガ内の１９６のような複素リニア乗算回路に接続 することができる。この後者の接続を用いる場合、複素リニア乗算回路１９６は 、先行サンプル対称フィルタ２０日の上にＩ　ＣＯＭＰ　ＩＮと表示された入力 側と、先行サンプル対称フィルタ２１２の上にＱ　ＣＯＭＰＩＮと表示された入 力側とにそれぞれ接続された２つの出力線路を有する。先行サンプル対称フィル タ２０日のＩ　ＣＯＭＰ　ＯＵＴと表示された出力側は、複素リニア乗算回路１ ９６の入力側に接続され、同様に先行サンプル対称フィルタ２１２のＱ　ＣＯＭ ＰＯＵＴと表示された出力側は、複素リニア乗算回路１９６の別の入力側に接続 される。

次に、回路動作を図９および図１０を参照して説明する。

図９を用いて多相差分フェーズシフトキーインク（ＭＤＰＳＫ）を処理するよう に構成された本発明の新しい実施例を説明した０ＭＤＰＳＫは情報を１チヤネル とＱチャネルとに別々に変調するので、完全な複素復調機能が要求される。チャ ネル予測経路内の第１の動作は、前述のようにデータへの作用を除去し、受信信 号から変調を除去することである。変調は複素的であるので、完全な複素復調機 能は複素リニア乗算回路１９６で実行しなければならない、後に説明するように 、この回路は第１前復調器からの入方を受信する。

複素リニア乗算回路１９６の出力は、前述のように１組の先行サンプル対称フィ ルタ２０８．２１２と１ステツプ予測フイルタ２１０．２１４とに供給され、第 １前出力および第２前出力に関して、従来のように位相補償および振幅の重み付 けが施される。前記前出力は乗算器１９２．２０２を介し、加算回路２２０．２ ２２で他のレイクフィンガを含めて加算される。この段階で補償された位相であ り、かつレイク構成部分を介して最適に加算されている複素信号を得る。受信信 号から変調を除去するためには、これらの出方に対し判定を実施する必要がある 。加算回路２２０，２２２の出力は回路２３２に供給され、該回路２３２は複素 信号の振幅を正規化し、英字内の最も近い位相へスレショルディングする。たと えば８相のＤＰＳＫに対して、スレショルディングは８相っまりπ／４の位相と ほとんど同じ位相に対して行われる。前記回路２３２がこの機能を実行した後に 、出力は回路２３４に送出され、前記回路２３４は、この出力の複素共役を算出 し、関連する位相を反転する。この回路２３４はＱチャネルを、通過の間に反転 させる。この信号は、変調を除去するために複素リニア乗算器１９６に送出され る。２回目の循環で、乗算回路１９４．２０６からの出力は、再度加算回路２１ ６．２１８でこれらのレイクフィンガにわたって加算され、本来の目的である復 調のために、出力信号は差分復号回路２２４に供給され、該回路２２４は差分復 号化を実行する。この動作は、現在の複素サンプルと、先行する複素サンプルの 共役複素数との複素乗算から成り、現在の複素サンプルをＺ、、先行する複素サ ンプルをＺ、−１とすると、出力はＺ、ＸＺ＊、、である。復調を適切なスレシ ョルディングを介して実行することができ、誤り制御符号化の形態が供給される 場合は、この複素信号を復号器に直接供給することができる。

前述のとおりの本発明の別の特徴は、先行サンプル対称フィルタでの第２経路の ウィナ−フィルタの半分の内容に対する第２経路のデータ補正を実行する性能で あり、この動作は本発明を実施するのに不可欠ではないが、性能を向上させる。

必要ならば外枠の破線２４２内に示されるブロックが用いられる。加算回路２１ ６．２１８の出力は回路２２８に供給され、前記回路２２８は前述のものと同一 の機能を実行し、前記回路２２８に供給される正しい判定を有するフェーサを出 力する。今、この信号は変調を受けており、変調の除去の行われた信号を補償す ることがめられるので、もとの信号から変調のオリジナル（もとの）ストリビン グ（ｏｒｉｇｉｎａｌ　５ｔｒｉｐＰｉｎりを除去する必要がある。

オリジナルストリビング（ｏｔｉｇｉｎｓｌ　５ｌｔｉｐｐｌｎ客）信号は回路 ２３２の出力側から得られ、遅延回路２３６゜２３８で保持される。２つの出力 側のデータ間の差分は複素リニア乗算回路２４５で計算される。中央フィルタ補 正線路とラベリングされた複素乗算回路２４５の出力を、Ｉ　ＣＯＭＰ　ＯＵＴ 、Ｉ　ＣＯＭＰ　ＩＮ、Ｑ　ＣＯＭＰ　ＯＵＴ、Ｑ　ＣＯＭＰ　ＩＮ（７）各出 力側および入力側を介して、先行サンプル対称フィルタの中間点内の信号の位相 を補償するために適用することができる。明確にするためにこれらの動作を図１ ０に別に示す、ここに出力、つまりＩ　ＣＯＭＰＯＵＴお、１１．びＱ　ＣＯＭ Ｐ　ＯＵＴが、中央フィルタ補正線路からの出力で処理するために、どのように 複素リニア乗算器に供給され、Ｉ　ＣＯＭＰ　ＩＮ線路とＱ　ＣＯＭＰ　ＩＮ線 路をそれぞれ介して、フィルタにフィードバックされる様子を示す。

図１１を参照すると、図９に示されたブロック図の別の構成が示されている。再 度、類似の構成要素は同一の参照番号を与えられ、図９を参照した説明と同様に 動作する。その構成は主に２４２と示された囲み線に関するものであることが分 かる。複素リニア乗算回路２４５は、もはや中央フィルタ補正線路上に信号を生 成するのには用いられないが、前述のように複素共役回路２３０からの出力信号 を受信する。複素リニア乗算回路は、各１ビツト遅延回路２３６．２３８から信 号を受信し、前記回路２３６．２３８の入力側は、■信号チャネルの信号シフト レジスタ１９０の出力側と、Ｑ信号チャネルの信号シフトレジスタ２０４の出力 側にそれぞれ接続されている。複素リニア乗算回路２３０は、Ｅ、Ｆと示された ２つの出力信号を生成し、先行サンプル対称フィルタ２０８．２１２の各入力側 に供給される。

本発明の要旨と範囲から外れることなく様々な変形ができることは、当業者に明 らかである。たとえば図４において、乗算器１３８をこの図から取外し、入力側 をＩ　ＣＯＭＰ　ＯＵＴとし、出力側をＩ　ＣＯＭＰ　ＩＮとし、または他のフ ィルタに対してＱ　ＣｏＭＰ　ＯＵＴおよびＱ　ＣＯＭＰ　ＩＮとする点を除い て、先行サンプル対称フィルタと１ステツプ予測フイルタとを組み合わせた構成 を図４に示すようにすることができる。

Ｆｉｇ、　２ Ｆｉｇ、４ 特表千７−５０９１１３　（１２） フロントページの続き （８１）指定国　ＥＰ（ＡＴ、ＢＥ、ＣＨ，ＤＥ。

ＤＫ、ＥＳ、ＦＲ，ＧＢ、ＧＲ，ＩＥ、ＩＴ、ＬＵ、ＭＣ，ＮＬ、ＰＴ、　ＳＥ ）、ＦＩ、ＪＰ、　ＵＳ

Claims (16)

【特許請求の範囲】
1. １．データ出力信号およびフィードバック信号を生成するようにそれぞれ構成さ れた複数の回路手段と、処理手段とを有し、前記回路手段は、同相入力信号と直 交相入力信号をそれぞれ受信するように構成された同相チャネルと直交相チャネ ルに対するウィナ一式フィルタ等を有し、前記処理手段は、入力信号を修正する ために各回路手段に供給すべき前記フィードバック信号の性費を判定する固定無 線ユニットと移動無線ユニットとの間のデジタル無線リンクを提供する機器に用 いられる装置において、各ウィナー式フィルタは、関連する先行サンプル対称フ ィルタを有し、各ウィナー式フィルタからの出力は、前記処理手段で処理され、 前記先行サンプル対称フィルタからの出力は、前記出力データ信号を生成するの に用いられることを特徴とする固定無線ユニットと移動無線ユニットとの間のデ ジタル無線リンクの形成用設備向け装置。
2. ２．各チャネルはさらに入力信号を受信する信号相関器を有し、前記信号相関器 は第１乗算手段に接続された出力側を有し、前記第１乗算手段の出力側はウィナ ー式フィルタおよび先行サンプル対称フィルタに接続され、第２乗算手段がウィ ナー式フィルタからの出力を信号相閉器からの出力と乗算し、前記第２乗算手段 の出力側は第１加算回路に接続され、前記第１加算回路は、他のチャネルに閉連 する第２乗算回路からの出力を受信する第２入力側を有し、前記第１加算回路は 、前記第１乗算手段に対する入力としてフィードバックされる出力信号を供給す る請求の範囲第１項記載の装置。
3. ３．前記先行サンプル対称フィルタの出力側は、第３乗算手段の入力側に接続さ れ、前記第３乗算手段は、信号シフトレジスタの出力側に接続された第２入力側 を有し、前記信号シフトレジスタは、前記第１乗算手段からの出力信号を受信す るように構成され、前記第３乗算手段は、第２加算回路に接続された出力側を有 し、前記第２加算回路は、第２入力側で他のチャネルに閉連する第３乗算手段か らの出力を受信し、回路手段のデータ出力信号を生成するように構成されている 請求の範囲第２項記載の装置。
4. ４．前記シフトレジスタは、乗算手段の出力側に接続される代わりに信号相関器 の出力側に接続された入力側を有し、前記先行サンプル対称フィルタは、別の入 力側で信号相閉器からの出力信号を受信するように接続されている請求の範囲第 ３項記載の装置。
5. ５．各回路手段からのデータ出力信号は、第３加算回路に供給され、前記第３加 算回路の出力側はリミッタ回路に接続され、前記リミッタ回路の出力側は対称な 前サンプルフィルタの入力側に接続されている請求の範囲第１項から３項までの いずれか１項記載の装置。
6. ６．処理手段は、リミッタ回路に接続された第４加算回路を有し、前記リミッタ 回路の出力側は、各第１乗算手段と、データシフトレジスタの入力側とに接続さ れ、前記データシフトレジスタは、第４乗算手段に接続された出力側を有し、前 記第４乗算手段は、第３加算回路の出力側に接続された別の入力側を有し、前記 第４乗算手段の出力側は、データ出力信号を生成するように構成された差分復号 回路に接続されている請求の範囲第５項記載の装置。
7. ７．処理手段は、リミッタ回路に接続された第４加算回路を有し、前記リミッタ 回路の出力側は第１乗算手段にだけ接続され、第３加算回路の出力側は、差分復 号回路の入力側に接続されている請求の範囲第５項記載の装置。
8. ８．ウィナー式フィルタ等および先行サンプル対称フィルタは、入力信号を受信 するように構成された第１シフトレジスタを有し、前記第１シフトレジスタは、 第１乗算手段に接続された出力段を有し、前記第１乗算手段は、サンプルの反転 を示す信号を受信する第２入力側を有し、前記第１乗算手段は、第２シフトレジ スタの入力側と、第２集中サンプルおよびダンプ（ｉｎｔｅｇｒａｔｅａｎｄｄ ｕｍｐ）回路の入力側とに接続された出力側を有し、前記第２集中サンプルおよ びダンプ（ｉｎｔｅｇｒａｔｅａｎｄｄｕｍｐ）回路は、前記第２シフトレジス タの最終段に接続された第２入力側を有し、第１集中サンプルおよびダンプ（ｉ ｎｔｅｇｒａｔｅａｎｄｄｕｍｐ）回路が、第１入力側を有して入力信号を受信 するように構成され、その第２入力側は、前記第１シフトレジスタの別の段に接 続され、前記第１集中サンプルおよびダンプ（ｉｎｔｅｇｒａｔｅａｎｄｄｕｍ ｐ）回路は、第３シフトレジスタの入力側に接続された出力側を有し、前記第３ シフトレジスタは、１ステップ予測フィルタに接続された複数の段を有し、前記 第２集中サンプルおよびダンプ（ｉｎｔｅｇｒａｔｅａｎｄｄｕｍｐ）回路は、 第４シフトレジスタの入力側と、第１加算回路の入力側とに接続された出力側を 有し、前記第４シフトレジスタは、第２、第３、および第４加算回路の入力側に それぞれ接続された複数の段を有し、前記第２、第３、および第４加算回路は、 その別の入力側で前記第３シフトレジスタの前記段と、前記第１集中サンプルお よびダンプ（ｉｎｔｅｇｒａｔｅａｎｄｄｕｍｐ）回路の出力側とにそれぞれ接 続され、前記第２、第３、および第４加算回路は、各第２乗算手段の第１入力側 に接続された出力側を有し、各第２乗算手段は、その第２入力側で重み付け係数 信号を受信し、前記第２集中サンプルおよびダンプ（ｉｎｔｅｇｒａｔｅａｎｄ ｄｕｍｑ）回路の出力側に接続された前記加算回路は、前記第２乗算手段からの 出力を受信するように構成された別の加算回路に直接接続された出力側を有し、 前記別の加算回路は対称の前サンプルフィルタの出力信号を生成するように構成 されている請求の範囲第１項から７項までのいずれか１項記載の装置。
9. ９．第１乗算手段は、前記第２入力側で変調除去を示す信号を受信し、前記第１ シフトレジスタは、前記入力信号の半分を受信するように構成され、前記第１集 中サンプルおよびダンプ（ｉｎｔｅｇｒａｔｅａｎｄｄｕｍｐ）回路は、その第 １入力側で前記入力信号の別の半分を受信する上うに接続され、第５シフトレジ スタは、第１集中サンプルおよびダンプ（ｉｎｔｅｇｒａｔｅａｎｄｄｕｍｐ） 回路の第２入力側に接続された最終段を有し、前記第５シフトレジスタは、その 初段で前記入力信号の前記別の半分を受信するように構成されている請求の範囲 第８項記載の装置。
10. １０．信号シフトレジスタは、第１乗算手段にではなく、信号相関器の出力側に 接続された入力側を有し、前記シフトレジスタの出力側は、遅延装置の入力側に も接続され、前記遅延装置の出力側は、別の乗算手段に接続され、前記別の乗算 手段は、その第２入力側で前記リミッタ回路を介して第３加算回路からの出力を 受信するように接続され、前記別の乗算手段からの出力は、先行サンプル対称フ ィルタに入力を供給するように接続されている請求の範囲第３項または５項記載 の装置。
11. １１．前記第１シフトレジスタおよび前記第１乗算手段を用いず、前記入力信号 の前記半分は、前記第２シフトレジスタと、前記第２員中サンプルおよびダンプ （ｉｎｔｅｇｒａｔｅａｎｄｄｕｍｐ）回路とに直接供給される請求の範囲第９ 項または１０項記載の装置。
12. １２．各チャネルは、さらに入力信号を受信する信号相関器を有し、前記信号相 関器は、第１複素リニア乗算回路に接続された出力側を有し、前記第１複素リニ ア乗算回路は、ウィナー式フィルタと、各チャネルに関連した先行サンプル対称 フィルタとに接続された出力線路を有し、各チャネルにそれぞれ関連した第１乗 算手段は、先行サンプル対称フィルタからの出力と、信号相関器からの出力とを 乗算するように構成され、前記第１乗算手段は、第１加算回路に接続された出力 側を有し、前記第１加算回路は、前記複数の回路手段に関連した第１回路手段か らの出力信号を受信するように構成され、各第１加算回路は、データ出力信号を 供給する上うに構成された差分復号回路の入力側に接続された出力側を有し、各 チャネルに関連した第２乗算手段は、ウィナー式フィルタからの出力と、信号相 関器からの出力とを受信し、前記第２回路手段は、第２加算回路の入力側に接続 された出力側を有し、前記第２加算回路は、複数の回路手段に関連した前記第２ 乗算手段の出力側に接続されており、前記第２加算回路は、第１正規化手段に接 続された出力側を有し、前記第１正規化手段は、第１複素共役手段に接続された 出力側を有し、前記第１複素共役手段の出力側は、前記複素リニア乗算回路の別 の２つの入力側に接続されている請求の範囲第１項記載の装置。
13. １３．第２正規化手段が設けられ、前記差分復号回路に供給される信号を受信す る上うに構成され、前記第２正規化手段は、第２複素共役手段に接続された出力 側を有し、前記第２複素共役手段は、第２複素リニア来年回路の入力側に接続さ れた出力側を有し、前記第２複素リニア乗算回路の出力側は、前記第１複素共役 手段からの出力の代わりに、前記第１複素リニア乗算回路に接続されており、前 記第１複素リニア乗算手段からの出力側は、各チャネルの先行サンプル対称フィ ルタの別の入力側にそれぞれ接続され、各先行サンプル対称フィルタは、第１複 素リニア乗算回路の別の入力側に接続された別の出力側を有する請求の範囲第１ ２項記載の装置。
14. １４．第２正規化手段が設けられ、差分復号回路に供給される信号を受信するよ うに構成され、前記第２正規化手段は、第２複素共役手段に接続された出力側を 有し、前記第２複素共役手段は、第２複素リニア乗算手段の入力側に接続された 出力側を有し、前記第２複素リニア乗算手段は、その別の２つの入力側で各チャ ネルに閥達した信号シフトレジスタからの出力信号を各遅延装置を介して受信し 、前記第２複素リニア乗算手段の出力側は、前記先行サンプル対称フィルタの１ つにそれそれ接続されている請求の範囲第１２項記載の装置。
15. １５．変調は差分フェーズシフトキーイングである請求の範囲第１項から１４項 までのいずれか１項記載の装置。
16. １６．変調は差分バイナリフェーズシフトキーイングである請求の範囲第１項か ら１４項までのいずれか１項記載の装置。