JPH0752373B2 - クロックされたロード・イネーブル信号及びアウトプット・イネーブル信号の供給回路を有する集積回路 - Google Patents
クロックされたロード・イネーブル信号及びアウトプット・イネーブル信号の供給回路を有する集積回路Info
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- JPH0752373B2 JPH0752373B2 JP3195731A JP19573191A JPH0752373B2 JP H0752373 B2 JPH0752373 B2 JP H0752373B2 JP 3195731 A JP3195731 A JP 3195731A JP 19573191 A JP19573191 A JP 19573191A JP H0752373 B2 JPH0752373 B2 JP H0752373B2
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- output
- latch
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/10—Distribution of clock signals, e.g. skew
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Manipulation Of Pulses (AREA)
- Pulse Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、同期されたクロック信
号をマルチ・チップ・システムの異なるチップに分配す
ることに関する。特に、多数集積回路チップに対しゲー
ト制御信号を供給するために共通クロック信号源からイ
ンフェーズ（同相）・クロック信号を供給するためのシ
ステムを有する集積回路に関する。ロード・イネーブル
（つめ込み可能）信号及びアウトプット・イネーブル
（出力可能）信号によって、単相クロック・システムに
おけるマスタ・ラッチから対応するスレーブ・ラッチま
でのフィードスルー（貫通接続）問題を回避するよう
に、タイミングが制御される。
号をマルチ・チップ・システムの異なるチップに分配す
ることに関する。特に、多数集積回路チップに対しゲー
ト制御信号を供給するために共通クロック信号源からイ
ンフェーズ（同相）・クロック信号を供給するためのシ
ステムを有する集積回路に関する。ロード・イネーブル
（つめ込み可能）信号及びアウトプット・イネーブル
（出力可能）信号によって、単相クロック・システムに
おけるマスタ・ラッチから対応するスレーブ・ラッチま
でのフィードスルー（貫通接続）問題を回避するよう
に、タイミングが制御される。
【０００２】
【従来の技術】コンピュータ・システムのデータ機能及
び制御機能は、レジスタ等の基本回路素子の使用によっ
て実現される。各レジスタは、単一ビットのデータを受
信して、次のレジスタに転送し、そしてデータは、制御
機能として使用されたり、又は処理済みデータとして処
理される。多くのコンピュータ・システムの場合、処理
機能は、Ｌ１（マスタ・ラッチ）とＬ２（スレーブ・ラ
ッチ）とを含むレジスタによって分けられる直列の組合
せブロックによって、データ・ストリーム上で実行され
る。ロード・イネーブル信号によって、データは入力か
らＬ１ラッチへ送られ（即ち、レジスタへの転送）、ま
た、アウトプット・イネーブル信号によって、データは
Ｌ１ラッチからＬ２ラッチへ送られること（即ち、レジ
スタの出力への転送）が可能である。ロード・イネーブ
ル・コマンド及びアウトプット・イネーブル・コマンド
は、データが所望のレジスタを介して早目にリップルさ
れないように、正確にタイミングが取られなければなら
ない。データを読み出すためのクロック・サイクルを伴
うクロック・サイクル中のデータをロードする標準シー
ケンスよりはむしろ、データはすべてのレジスタを介し
てリップルするにすぎない。
び制御機能は、レジスタ等の基本回路素子の使用によっ
て実現される。各レジスタは、単一ビットのデータを受
信して、次のレジスタに転送し、そしてデータは、制御
機能として使用されたり、又は処理済みデータとして処
理される。多くのコンピュータ・システムの場合、処理
機能は、Ｌ１（マスタ・ラッチ）とＬ２（スレーブ・ラ
ッチ）とを含むレジスタによって分けられる直列の組合
せブロックによって、データ・ストリーム上で実行され
る。ロード・イネーブル信号によって、データは入力か
らＬ１ラッチへ送られ（即ち、レジスタへの転送）、ま
た、アウトプット・イネーブル信号によって、データは
Ｌ１ラッチからＬ２ラッチへ送られること（即ち、レジ
スタの出力への転送）が可能である。ロード・イネーブ
ル・コマンド及びアウトプット・イネーブル・コマンド
は、データが所望のレジスタを介して早目にリップルさ
れないように、正確にタイミングが取られなければなら
ない。データを読み出すためのクロック・サイクルを伴
うクロック・サイクル中のデータをロードする標準シー
ケンスよりはむしろ、データはすべてのレジスタを介し
てリップルするにすぎない。
【０００３】レジスタ内（即ち、同一レジスタのＬ１ラ
ッチ及びＬ２ラッチを介して）のリップル即ち、Ｌ１ラ
ッチからＬ２ラッチへの早めのデータの転送は、ロード
・イネーブル信号、即ち、ＬＤＣＬＫ−Ａ、及びアウト
プット・イネーブル信号、即ち、ＯＥＣＬＫ−Ａが、正
規の間隔よりも接近して互いに重なり、ロード・イネー
ブル信号、即ち、ＬＤＣＬＫ−Ａ、の立ち上がりエッジ
と、アウトプット・イネーブル信号、即ち、ＯＥＣＬＫ
−Ａ、の立ち下がりエッジとの間の時間が、このレジス
タ内のデータの伝播遅延よりも長い時に、生じる。この
問題は、通常の２相の重なりをもたないクロック・シス
テムによって回避できる。しかしながら、２位相の重な
りをもたないクロックの発生及び分配を実現することは
さらに多くの費用がかかり、また、デバイス・パラメー
タ変動と電源電圧変動とによって生じるクロック・スキ
ュー、即ち、クロッキング信号のタイミング・スキュ
ー、は単相クロックの場合と比較するとより大きい。本
発明は、単相クロックから局部的に発生されたロード・
イネーブル信号及びアウトプット・イネーブル信号とを
用いて、このリップル・スルー（リップル貫通）問題の
解決を試みるものである。
ッチ及びＬ２ラッチを介して）のリップル即ち、Ｌ１ラ
ッチからＬ２ラッチへの早めのデータの転送は、ロード
・イネーブル信号、即ち、ＬＤＣＬＫ−Ａ、及びアウト
プット・イネーブル信号、即ち、ＯＥＣＬＫ−Ａが、正
規の間隔よりも接近して互いに重なり、ロード・イネー
ブル信号、即ち、ＬＤＣＬＫ−Ａ、の立ち上がりエッジ
と、アウトプット・イネーブル信号、即ち、ＯＥＣＬＫ
−Ａ、の立ち下がりエッジとの間の時間が、このレジス
タ内のデータの伝播遅延よりも長い時に、生じる。この
問題は、通常の２相の重なりをもたないクロック・シス
テムによって回避できる。しかしながら、２位相の重な
りをもたないクロックの発生及び分配を実現することは
さらに多くの費用がかかり、また、デバイス・パラメー
タ変動と電源電圧変動とによって生じるクロック・スキ
ュー、即ち、クロッキング信号のタイミング・スキュ
ー、は単相クロックの場合と比較するとより大きい。本
発明は、単相クロックから局部的に発生されたロード・
イネーブル信号及びアウトプット・イネーブル信号とを
用いて、このリップル・スルー（リップル貫通）問題の
解決を試みるものである。
【０００４】単相クロック・システムの場合、アウトプ
ット・イネーブル信号、即ち、ＯＥＣＬＫ−Ｘ、の立ち
上がりエッジと、ロード・イネーブル信号、即ち、ＬＤ
ＣＬＫ−Ｘ、の立ち下がりエッジとは重なり合ってい
る。Ａレジスタ（ＯＥＣＬＫ−Ａ）に印加されるアウト
プット・イネーブル信号と、Ｂレジスタ（ＬＤＣＬＫ−
Ｂ）に印加されるロード・イネーブル信号が重なって正
規の間隔よりも互いに接近して、このＡレジスタ（ＯＥ
ＣＬＫ−Ａ）のアウトプット・イネーブル信号の立ち上
がりエッジと、Ｂレジスタ（ＬＤＣＬＫ−Ｂ）のロード
・イネーブル信号の立ち下がりエッジと間の時間が、レ
ジスタと組合せ論理ブロックの伝播遅延よりも長い時
に、レジスタ間（ＡレジスタのＬ２ラッチと、任意の中
間地点の組合せ論理回路ブロックと、ＢレジスタのＬ１
ラッチとを介した）リップルが、生じる得る。従って、
組合せ論理の設計は、レジスタと組合せ論理ブロックの
遅延がクロック・スキューよりも長いことを確保するた
めに、最小遅延の必要条件を満たすものでなければなら
ない。この最小遅延の必要条件は普通、論理レベルを組
合せ論理ブロックの最小遅延経路に選択的に付加するこ
とによって、満たすことができる。密度及び／又は最大
遅延経路に影響を及ぼすことなく、少数の論理レベルを
選択的に最小遅延経路に挿入することは通常容易なこと
であるが、多数の論理レベルを挿入することが必要な場
合、これを達成することが困難であることもある。従っ
て、単相クロックの実行は、クロック・スキューが小さ
く保持されている間のみ可能である。
ット・イネーブル信号、即ち、ＯＥＣＬＫ−Ｘ、の立ち
上がりエッジと、ロード・イネーブル信号、即ち、ＬＤ
ＣＬＫ−Ｘ、の立ち下がりエッジとは重なり合ってい
る。Ａレジスタ（ＯＥＣＬＫ−Ａ）に印加されるアウト
プット・イネーブル信号と、Ｂレジスタ（ＬＤＣＬＫ−
Ｂ）に印加されるロード・イネーブル信号が重なって正
規の間隔よりも互いに接近して、このＡレジスタ（ＯＥ
ＣＬＫ−Ａ）のアウトプット・イネーブル信号の立ち上
がりエッジと、Ｂレジスタ（ＬＤＣＬＫ−Ｂ）のロード
・イネーブル信号の立ち下がりエッジと間の時間が、レ
ジスタと組合せ論理ブロックの伝播遅延よりも長い時
に、レジスタ間（ＡレジスタのＬ２ラッチと、任意の中
間地点の組合せ論理回路ブロックと、ＢレジスタのＬ１
ラッチとを介した）リップルが、生じる得る。従って、
組合せ論理の設計は、レジスタと組合せ論理ブロックの
遅延がクロック・スキューよりも長いことを確保するた
めに、最小遅延の必要条件を満たすものでなければなら
ない。この最小遅延の必要条件は普通、論理レベルを組
合せ論理ブロックの最小遅延経路に選択的に付加するこ
とによって、満たすことができる。密度及び／又は最大
遅延経路に影響を及ぼすことなく、少数の論理レベルを
選択的に最小遅延経路に挿入することは通常容易なこと
であるが、多数の論理レベルを挿入することが必要な場
合、これを達成することが困難であることもある。従っ
て、単相クロックの実行は、クロック・スキューが小さ
く保持されている間のみ可能である。
【０００５】クロック・スキューを最小限にするために
は、クロック分配設計は、一般に経路長と、デバイス遅
延とを整合する。しかしながら、クロック・スキュー
は、デバイス・パラメータ変動と電源電圧変動とに起因
して除去され得ない。最新集積回路技術によって提供さ
れたオン−チップ・デバイス・パラメータ・トラッキン
グのために、チップ内のクロック・スキューは通常は非
常に小さい、例えば、サイクル時間の５％以下である。
しかし、チップからチップへの大きなデバイス・パラメ
ータ変動のために、異なるチップ間のクロック・スキュ
ーを制御することは依然、非常に困難である。Ａレジス
タとＢレジスタとが一個のチップ上で大きく離間される
か、又は異なるチップ上にあると、従来方法を使用し
て、クロック・スキューはかなり大きい。従って、従来
方法の改良が要求されるものである。
は、クロック分配設計は、一般に経路長と、デバイス遅
延とを整合する。しかしながら、クロック・スキュー
は、デバイス・パラメータ変動と電源電圧変動とに起因
して除去され得ない。最新集積回路技術によって提供さ
れたオン−チップ・デバイス・パラメータ・トラッキン
グのために、チップ内のクロック・スキューは通常は非
常に小さい、例えば、サイクル時間の５％以下である。
しかし、チップからチップへの大きなデバイス・パラメ
ータ変動のために、異なるチップ間のクロック・スキュ
ーを制御することは依然、非常に困難である。Ａレジス
タとＢレジスタとが一個のチップ上で大きく離間される
か、又は異なるチップ上にあると、従来方法を使用し
て、クロック・スキューはかなり大きい。従って、従来
方法の改良が要求されるものである。
【０００６】チップ内のクロック・スキューの問題を解
決する一つの方法はアメリカ特許第４０６３３０８号で
述べられる。この特許では、チップに対する各クロック
信号経路に配置された自動遅延手段が示されている。ク
ロック信号経路での遅延されたクロック・パルスは、基
準クロック信号と比較される。結果的に検知されたエラ
ーは、クロック信号の遅延調整のための各チップの自動
遅延手段を制御するために使用されるので、クロック信
号を基準信号との時間同期整合状態にする。この方法
は、比較された基準信号とクロック信号との時間差に比
例する信号を供給するために、フィードバック信号ドラ
イバを用いて実行される。自動遅延手段に対するフィー
ドバック信号は、クロック・スキューのソースそのもの
である。さらに、この方法は非常に複雑且つ費用のかか
るものである。本発明は、従来技術の分配システムによ
って表わされたクロック・スキューの制御を改良するこ
とを試みるものである。
決する一つの方法はアメリカ特許第４０６３３０８号で
述べられる。この特許では、チップに対する各クロック
信号経路に配置された自動遅延手段が示されている。ク
ロック信号経路での遅延されたクロック・パルスは、基
準クロック信号と比較される。結果的に検知されたエラ
ーは、クロック信号の遅延調整のための各チップの自動
遅延手段を制御するために使用されるので、クロック信
号を基準信号との時間同期整合状態にする。この方法
は、比較された基準信号とクロック信号との時間差に比
例する信号を供給するために、フィードバック信号ドラ
イバを用いて実行される。自動遅延手段に対するフィー
ドバック信号は、クロック・スキューのソースそのもの
である。さらに、この方法は非常に複雑且つ費用のかか
るものである。本発明は、従来技術の分配システムによ
って表わされたクロック・スキューの制御を改良するこ
とを試みるものである。
【０００７】
【発明が解決しようとする課題】本発明の目的は、各レ
ジスタの第１と第２のラッチのデータ・リップル・スル
ー状態を避けるため、集積回路チップの局部エリア上の
複数のレジスタに対して単相のクロック信号から発生さ
れるクロックされたロード・イネーブル信号と同じくク
ロックされたアウトプット・イネーブル信号とを供給す
ることである。
ジスタの第１と第２のラッチのデータ・リップル・スル
ー状態を避けるため、集積回路チップの局部エリア上の
複数のレジスタに対して単相のクロック信号から発生さ
れるクロックされたロード・イネーブル信号と同じくク
ロックされたアウトプット・イネーブル信号とを供給す
ることである。
【０００８】本発明のもう一つの目的は、共通クロック
信号から発生されて、多数の集積回路チップに分配され
た単相クロックのクロック信号間のクロック・スキュー
を縮小するクロック信号分配回路を提供することであ
る。
信号から発生されて、多数の集積回路チップに分配され
た単相クロックのクロック信号間のクロック・スキュー
を縮小するクロック信号分配回路を提供することであ
る。
【０００９】
【課題を解決するための手段】データ・レジスタに対し
てクロックされたロード・イネーブル信号及びアウトプ
ット・イネーブル信号を供給する回路を有する本発明の
集積回路は、共通クロック信号を発生するクロック信号
源と、上記クロック信号を受け取り、該クロック信号を
分配する複数組のクロック分配ツリー回路と、少なくと
も２つの組のクロック分配ツリー回路の各々の同じ枝分
かれ点からのクロック信号の位相を比較して、位相のず
れを表す出力信号を発生する比較回路と、上記クロック
信号源及び上記クロック分配ツリー回路の間に接続さ
れ、上記比較回路からの出力信号を受け、上記クロック
信号の位相を調整する遅延回路と、上記クロック分配ツ
リー回路に接続されてクロック信号を制御信号として受
け取り、制御記憶装置からのロード信号及びアウトプッ
ト信号を入力信号として受け取り、クロックされたロー
ド・イネーブル信号及びアウトプット・イネーブル信号
を発生するゲート回路と、該ゲート回路から上記クロッ
クされたロード・イネーブル信号及びアウトプット・イ
ネーブル信号を制御信号として受け取り、データを入力
として受け取る上記データ・レジスタとを備え、上記ゲ
ート回路は、上記クロック分配ツリー回路からのクロッ
ク信号を受け取り、第１の遅延されたクロック信号、第
２の遅延されたクロック信号及び第３の遅延されたクロ
ック信号を発生する、直列接続された第１、第２及び第
３のインバータ回路と、第１及び第２のラッチ、該第１
ラッチ及び上記制御記憶装置の間に接続され上記第３の
遅延されたクロック信号に応答して上記ロード信号を上
記第１ラッチに送る第１トランジスタ、並びに上記第１
及び第２ラッチ相互間に接続され上記第２の遅延された
クロック信号に応答して導通する第２トランジスタを有
するレジスタと、単一ラッチ並びに該単一ラッチ及び上
記制御記憶装置の間に接続され上記第３の遅延されたク
ロック信号に応答して上記アウトプット信号を上記単一
ラッチに送る第３トランジスタと、上記第２ラッチの出
力に接続され、上記第１の遅延されたクロック信号に応
答して上記第２ラッチの出力を受け取り、該出力を表す
真信号及び補信号を発生する回路と、上記単一ラッチの
出力に接続され、該出力を表す真信号及び補信号を発生
する回路とを有することを特徴とする。更に、データ・
レジスタに対してクロックされたロード・イネーブル信
号及びアウトプット・イネーブル信号を供給するゲート
回路を有する本発明の集積回路は、上記ゲート回路は、
クロック供給回路からのクロック信号を受け取り、第１
の遅延されたクロック信号、第２の遅延されたクロック
信号及び第３の遅延されたクロック信号を発生する、直
列接続された第１、第２及び第３のインバータ回路と、
第１及び第２のラッチ、該第１ラッチ及び制御記憶装置
の間に接続され上記第３の遅延されたクロック信号に応
答して上記制御記憶装置からのロード信号を上記第１ラ
ッチに送る第１トランジスタ、並びに上記第１及び第２
ラッチ相互間に接続され上記第２の遅延されたクロック
信号に応答して導通する第２トランジスタを有するレジ
スタと、単一ラッチ並びに該単一ラッチ及び上記制御記
憶装置の間に接続され上記第３の遅延されたクロック信
号に応答して上記制御記憶装置からのアウトプット信号
を上記単一ラッチに送る第３トランジスタと、上記第２
ラッチの出力に接続され、上記第１の遅延されたクロッ
ク信号に応答して上記第２ラッチの出力を受け取り、該
出力を表す真信号及び補信号を発生する回路と、上記単
一ラッチの出力に接続され、該出力を表す真信号及び補
信号を発生する回路とを有する。この回路では、ロード
イネーブル信号の立ち上がりエッジがアウトプット・イ
ネーブル信号の立ち下がりエッジよりも遅い一個のイン
バータ遅延であるように設計される。制御されるべきレ
ジスタを集積回路チップの局部エリアに限定することに
よって、単相のクロック信号からアウトプット・イネー
ブル信号とロード・イネーブル信号とを発生するために
ごく少数の論理回路レベルが必要とされるように、アウ
トプット・イネーブル信号とロード・イネーブル信号の
キャパシタンス・ローディングを制御することができ
る。従って、これらの回路を隣合わせに配置することに
よって、最悪の場合のデバイス・パラメータ変動と電源
電圧変動に対するクロック・スキューをインバータの遅
延よりも小さくなるように容易に設計することができる
のは、かかる変動が通常、隣合わせの回路に対しては非
常に小さいもので、ごく少数の論理回路レベルが含まれ
ているにすぎない。
てクロックされたロード・イネーブル信号及びアウトプ
ット・イネーブル信号を供給する回路を有する本発明の
集積回路は、共通クロック信号を発生するクロック信号
源と、上記クロック信号を受け取り、該クロック信号を
分配する複数組のクロック分配ツリー回路と、少なくと
も２つの組のクロック分配ツリー回路の各々の同じ枝分
かれ点からのクロック信号の位相を比較して、位相のず
れを表す出力信号を発生する比較回路と、上記クロック
信号源及び上記クロック分配ツリー回路の間に接続さ
れ、上記比較回路からの出力信号を受け、上記クロック
信号の位相を調整する遅延回路と、上記クロック分配ツ
リー回路に接続されてクロック信号を制御信号として受
け取り、制御記憶装置からのロード信号及びアウトプッ
ト信号を入力信号として受け取り、クロックされたロー
ド・イネーブル信号及びアウトプット・イネーブル信号
を発生するゲート回路と、該ゲート回路から上記クロッ
クされたロード・イネーブル信号及びアウトプット・イ
ネーブル信号を制御信号として受け取り、データを入力
として受け取る上記データ・レジスタとを備え、上記ゲ
ート回路は、上記クロック分配ツリー回路からのクロッ
ク信号を受け取り、第１の遅延されたクロック信号、第
２の遅延されたクロック信号及び第３の遅延されたクロ
ック信号を発生する、直列接続された第１、第２及び第
３のインバータ回路と、第１及び第２のラッチ、該第１
ラッチ及び上記制御記憶装置の間に接続され上記第３の
遅延されたクロック信号に応答して上記ロード信号を上
記第１ラッチに送る第１トランジスタ、並びに上記第１
及び第２ラッチ相互間に接続され上記第２の遅延された
クロック信号に応答して導通する第２トランジスタを有
するレジスタと、単一ラッチ並びに該単一ラッチ及び上
記制御記憶装置の間に接続され上記第３の遅延されたク
ロック信号に応答して上記アウトプット信号を上記単一
ラッチに送る第３トランジスタと、上記第２ラッチの出
力に接続され、上記第１の遅延されたクロック信号に応
答して上記第２ラッチの出力を受け取り、該出力を表す
真信号及び補信号を発生する回路と、上記単一ラッチの
出力に接続され、該出力を表す真信号及び補信号を発生
する回路とを有することを特徴とする。更に、データ・
レジスタに対してクロックされたロード・イネーブル信
号及びアウトプット・イネーブル信号を供給するゲート
回路を有する本発明の集積回路は、上記ゲート回路は、
クロック供給回路からのクロック信号を受け取り、第１
の遅延されたクロック信号、第２の遅延されたクロック
信号及び第３の遅延されたクロック信号を発生する、直
列接続された第１、第２及び第３のインバータ回路と、
第１及び第２のラッチ、該第１ラッチ及び制御記憶装置
の間に接続され上記第３の遅延されたクロック信号に応
答して上記制御記憶装置からのロード信号を上記第１ラ
ッチに送る第１トランジスタ、並びに上記第１及び第２
ラッチ相互間に接続され上記第２の遅延されたクロック
信号に応答して導通する第２トランジスタを有するレジ
スタと、単一ラッチ並びに該単一ラッチ及び上記制御記
憶装置の間に接続され上記第３の遅延されたクロック信
号に応答して上記制御記憶装置からのアウトプット信号
を上記単一ラッチに送る第３トランジスタと、上記第２
ラッチの出力に接続され、上記第１の遅延されたクロッ
ク信号に応答して上記第２ラッチの出力を受け取り、該
出力を表す真信号及び補信号を発生する回路と、上記単
一ラッチの出力に接続され、該出力を表す真信号及び補
信号を発生する回路とを有する。この回路では、ロード
イネーブル信号の立ち上がりエッジがアウトプット・イ
ネーブル信号の立ち下がりエッジよりも遅い一個のイン
バータ遅延であるように設計される。制御されるべきレ
ジスタを集積回路チップの局部エリアに限定することに
よって、単相のクロック信号からアウトプット・イネー
ブル信号とロード・イネーブル信号とを発生するために
ごく少数の論理回路レベルが必要とされるように、アウ
トプット・イネーブル信号とロード・イネーブル信号の
キャパシタンス・ローディングを制御することができ
る。従って、これらの回路を隣合わせに配置することに
よって、最悪の場合のデバイス・パラメータ変動と電源
電圧変動に対するクロック・スキューをインバータの遅
延よりも小さくなるように容易に設計することができる
のは、かかる変動が通常、隣合わせの回路に対しては非
常に小さいもので、ごく少数の論理回路レベルが含まれ
ているにすぎない。
【００１０】本発明において、クロック分配ツリー回路
が各集積回路チップ上に設けられる。クロック分配ツリ
ーは、入力側ですべての集積回路チップのクロック信号
の共通ソースへ接続される。各集積回路チップと対応付
けられる分配ツリーは左右対称的で、実質的に同一クロ
ック信号遅延を有する。各チップの各クロック分配ツリ
ーは、クロック分配ツリーを構成するデバイスのデバイ
ス遅延と同様に経路長を厳密に制御することによって整
合される。
が各集積回路チップ上に設けられる。クロック分配ツリ
ーは、入力側ですべての集積回路チップのクロック信号
の共通ソースへ接続される。各集積回路チップと対応付
けられる分配ツリーは左右対称的で、実質的に同一クロ
ック信号遅延を有する。各チップの各クロック分配ツリ
ーは、クロック分配ツリーを構成するデバイスのデバイ
ス遅延と同様に経路長を厳密に制御することによって整
合される。
【００１１】共通クロック信号は、クロック分配ツリー
回路の各入力に加えられる。クロック分配ツリーの各入
力に加えられるクロック信号の遅延を制御することによ
って、比較されるためのクロック分配ツリーからのアウ
トプット信号と、導出されるエラー信号は、個別のクロ
ック分配ツリーに対する有効経路長を延長又は短縮する
ことができる。集積回路チップ上に設けられた位相検知
器は、近傍クロック回路分配ツリーからの同じ枝分かれ
点からのアウトプット・クロック信号をその独自のアウ
トプット・クロック信号と比較し、その比較に応答して
遅延回路を制御する。位相比較の結果、２個のクロック
信号が位相整合されるように、遅延回路が制御される。
回路の各入力に加えられる。クロック分配ツリーの各入
力に加えられるクロック信号の遅延を制御することによ
って、比較されるためのクロック分配ツリーからのアウ
トプット信号と、導出されるエラー信号は、個別のクロ
ック分配ツリーに対する有効経路長を延長又は短縮する
ことができる。集積回路チップ上に設けられた位相検知
器は、近傍クロック回路分配ツリーからの同じ枝分かれ
点からのアウトプット・クロック信号をその独自のアウ
トプット・クロック信号と比較し、その比較に応答して
遅延回路を制御する。位相比較の結果、２個のクロック
信号が位相整合されるように、遅延回路が制御される。
【００１２】
【実施例】図１は、共通クロック源から導出される複数
のクロッキング信号のタイミングを的確に制御するとこ
ろの本発明の好ましい実施例の実施が示される。セクシ
ョン８及びセクション９は、２個の個別の集積回路チッ
プに対するクロック信号分配回路を示す。これらのクロ
ック信号分配回路は、セクション８及びセクション９に
よって示される集積回路チップの各々に対する複数のゲ
ート回路１５にクロック信号を分配するためのクロック
分配ツリー１６を含む。ゲート回路１５に加えられるク
ロック信号は、一対のインバータ回路１７、２２から導
出される一方、これらのインバータ回路へは、個別のド
ライバ・インバータ回路１９、２０によって送られる。
ドライバ・インバータ回路１９、２０に加えられる共通
クロック信号は、ドライバ・インバータ回路１９、２０
に加えられる各信号から４個の個別のクロック信号を導
出するために、追加の対のインバータ回路１７、２２を
介して分配される。追加のゲート回路１５への分配のた
めにさらに多くのクロック信号を導出するために、２対
を越えるアウトプット・インバータ回路１７、２２を供
給することが可能である。
のクロッキング信号のタイミングを的確に制御するとこ
ろの本発明の好ましい実施例の実施が示される。セクシ
ョン８及びセクション９は、２個の個別の集積回路チッ
プに対するクロック信号分配回路を示す。これらのクロ
ック信号分配回路は、セクション８及びセクション９に
よって示される集積回路チップの各々に対する複数のゲ
ート回路１５にクロック信号を分配するためのクロック
分配ツリー１６を含む。ゲート回路１５に加えられるク
ロック信号は、一対のインバータ回路１７、２２から導
出される一方、これらのインバータ回路へは、個別のド
ライバ・インバータ回路１９、２０によって送られる。
ドライバ・インバータ回路１９、２０に加えられる共通
クロック信号は、ドライバ・インバータ回路１９、２０
に加えられる各信号から４個の個別のクロック信号を導
出するために、追加の対のインバータ回路１７、２２を
介して分配される。追加のゲート回路１５への分配のた
めにさらに多くのクロック信号を導出するために、２対
を越えるアウトプット・インバータ回路１７、２２を供
給することが可能である。
【００１３】ゲート回路１５はそれぞれ、加えられるク
ロック信号、クロックＡ〜クロックＦ、と同期してクロ
ックされるロード・イネーブル信号とアウトプット・イ
ネーブル信号とを発生する。クロック信号は、時間同期
でゲート回路１５のそれぞれに加えられる制御信号をゲ
ートする。
ロック信号、クロックＡ〜クロックＦ、と同期してクロ
ックされるロード・イネーブル信号とアウトプット・イ
ネーブル信号とを発生する。クロック信号は、時間同期
でゲート回路１５のそれぞれに加えられる制御信号をゲ
ートする。
【００１４】各集積回路チップ８、９のクロック分配ツ
リー１６はそれぞれ、同一デバイス遅延及び同一経路長
遅延を有するよう構成されている。チップ内の遅延は、
同一チップ上のデバイスのトラッキングが非常によいの
で、かなり正確に制御することができる。
リー１６はそれぞれ、同一デバイス遅延及び同一経路長
遅延を有するよう構成されている。チップ内の遅延は、
同一チップ上のデバイスのトラッキングが非常によいの
で、かなり正確に制御することができる。
【００１５】クロック分配ツリー１６の各々は、共通ク
ロック信号ソース１１に接続されるクロックドライバ回
路２９、３０によって送られる。遅延回路２４は、集積
回路チップ８のクロック分配ツリー１６の入力信号経路
に設けられる。遅延回路２４と、位相検出器２５から導
出された信号とを用いると、集積回路チップ８のインバ
ータ対１７、２２によって発生される信号の位相を、隣
接集積回路チップ９のインバータ対１７、２２から発生
される等価信号に対し整合することが可能である。位相
検出器２５は、遅延回路２４を制御するための信号を発
生する。発生された制御信号は、各クロック・ツリー回
路によって発生されるそれぞれのクロック信号の位相を
整合するように、図１のクロック・ツリー回路１６を介
した信号遅延を確立する。
ロック信号ソース１１に接続されるクロックドライバ回
路２９、３０によって送られる。遅延回路２４は、集積
回路チップ８のクロック分配ツリー１６の入力信号経路
に設けられる。遅延回路２４と、位相検出器２５から導
出された信号とを用いると、集積回路チップ８のインバ
ータ対１７、２２によって発生される信号の位相を、隣
接集積回路チップ９のインバータ対１７、２２から発生
される等価信号に対し整合することが可能である。位相
検出器２５は、遅延回路２４を制御するための信号を発
生する。発生された制御信号は、各クロック・ツリー回
路によって発生されるそれぞれのクロック信号の位相を
整合するように、図１のクロック・ツリー回路１６を介
した信号遅延を確立する。
【００１６】前記の方法を使用すると、２個の隣接する
集積回路チップの各々は、互いに同一でないクロック・
ツリー、又は等価であるクロック源１１に対するデバイ
ス遅延を有することがあるが、これらの２個の隣接する
集積回路チップには、本質的に同一クロック信号が供給
される。
集積回路チップの各々は、互いに同一でないクロック・
ツリー、又は等価であるクロック源１１に対するデバイ
ス遅延を有することがあるが、これらの２個の隣接する
集積回路チップには、本質的に同一クロック信号が供給
される。
【００１７】図１は、集積回路チップ８によって発生さ
れたクロック信号を制御するための遅延回路を示す図で
ある。集積回路チップ９のクロック・ツリー分配回路１
６によって発生される信号に対し、集積回路チップ８と
同じように制御される別の集積回路チップ７をもつこと
も可能である。このように、３つの回路は、厳密に制御
されたクロック信号を有するものとして示すこともでき
る。この原則を表示された３つの例以上の多重チップに
適用することが可能であるので、単一クロック源が非常
に多くのクロック信号を、すべてが緊密に制御された位
相整合を有する種々の集積回路チップに供給することが
できる。
れたクロック信号を制御するための遅延回路を示す図で
ある。集積回路チップ９のクロック・ツリー分配回路１
６によって発生される信号に対し、集積回路チップ８と
同じように制御される別の集積回路チップ７をもつこと
も可能である。このように、３つの回路は、厳密に制御
されたクロック信号を有するものとして示すこともでき
る。この原則を表示された３つの例以上の多重チップに
適用することが可能であるので、単一クロック源が非常
に多くのクロック信号を、すべてが緊密に制御された位
相整合を有する種々の集積回路チップに供給することが
できる。
【００１８】図２は、信号ＶＣＴＬ、によって制御され
る一般使用の電圧制御遅延回路である。かかる遅延回路
は、直列に接続された複数のインバータ７０を含む。複
数のゲート７１によって、アウトプット信号の各々は、
共通接地部に接続される複数のキャパシタ７２に接続さ
れる。位相コンパレータ２５から導出されたＶＣＴＬ信
号は、シャント（分路）ゲート７１を導通状態にゲート
し、シャントゲート７１のオンタイムは、ＶＣＴＬ信号
の電圧によって決定される。このように、ＶＣＴＬ信号
の電圧によって画定される期間、遅延回路７０の各々か
らのアウトプットは、ゲート７１によって画定されるイ
ンピーダンスを介してキャパシタ７２に分路される。
る一般使用の電圧制御遅延回路である。かかる遅延回路
は、直列に接続された複数のインバータ７０を含む。複
数のゲート７１によって、アウトプット信号の各々は、
共通接地部に接続される複数のキャパシタ７２に接続さ
れる。位相コンパレータ２５から導出されたＶＣＴＬ信
号は、シャント（分路）ゲート７１を導通状態にゲート
し、シャントゲート７１のオンタイムは、ＶＣＴＬ信号
の電圧によって決定される。このように、ＶＣＴＬ信号
の電圧によって画定される期間、遅延回路７０の各々か
らのアウトプットは、ゲート７１によって画定されるイ
ンピーダンスを介してキャパシタ７２に分路される。
【００１９】位相検出器は、図３において、より詳細に
示される。位相検出器は、クロック信号１がクロック信
号２より遅く到達する場合に、１（即ち、ノードＡハ
イ）にラッチするラッチ５３を含む。追加のパルス発生
器６３は、クロックの一個についてクロック信号２をゲ
ートし、ＮＡＮＤゲート５８、５９に信号送りをするも
のとして示される。単安定ワンショット・デバイスを構
成するパルス発生器６３は、クロック信号２に対して正
確にタイミングが合わされたイネーブル信号をＮＡＮＤ
ゲート５８、５９に送る。ＮＡＮＤゲート５８、５９か
らのアウトプット信号は、インバータ６０を介して一対
のプルアップ／プルダウンＦＥＴデバイス６１、６２を
駆動するために用いられる。このように、クロック１と
クロック２の位相差が正又は負であるかによって、アウ
トプット信号ＶＣＴＬは増減される。クロック１とクロ
ック２の信号が位相整合されるにつれて、ＶＣＴＬの電
圧は安定しようとする。
示される。位相検出器は、クロック信号１がクロック信
号２より遅く到達する場合に、１（即ち、ノードＡハ
イ）にラッチするラッチ５３を含む。追加のパルス発生
器６３は、クロックの一個についてクロック信号２をゲ
ートし、ＮＡＮＤゲート５８、５９に信号送りをするも
のとして示される。単安定ワンショット・デバイスを構
成するパルス発生器６３は、クロック信号２に対して正
確にタイミングが合わされたイネーブル信号をＮＡＮＤ
ゲート５８、５９に送る。ＮＡＮＤゲート５８、５９か
らのアウトプット信号は、インバータ６０を介して一対
のプルアップ／プルダウンＦＥＴデバイス６１、６２を
駆動するために用いられる。このように、クロック１と
クロック２の位相差が正又は負であるかによって、アウ
トプット信号ＶＣＴＬは増減される。クロック１とクロ
ック２の信号が位相整合されるにつれて、ＶＣＴＬの電
圧は安定しようとする。
【００２０】図１の回路が、従来のＭＯＳデバイスを用
いて、遅延回路２４と位相検出器２５とゲート回路１５
とクロック信号分配ツリー１６の各々を形成させるため
に、標準ＣＭＯＳデバイスを用いるＣＭＯＳ技術で実施
できることは明白である。
いて、遅延回路２４と位相検出器２５とゲート回路１５
とクロック信号分配ツリー１６の各々を形成させるため
に、標準ＣＭＯＳデバイスを用いるＣＭＯＳ技術で実施
できることは明白である。
【００２１】図４を参照すると、データ・ストリーム上
で処理機能を実行することのできるレジスタ３２、３４
によって分離された直列式組合せブロック３３、３５が
示される。レジスタ３２、３４はそれぞれ、マスタ・ラ
ッチとスレーブ・ラッチとしての役割をするＬ１ラッチ
（３２ (a)）とＬ２ラッチ（３２ (b)）とを含む。ロー
ド・イネーブル信号がＬ１ラッチ３２（ａ）に加えられ
ると、データは入力からＬ１ラッチ３２（ａ）へ移され
る。アウトプット・イネーブル信号が加えられると、デ
ータはＬ１ラッチ３２（ａ）からＬ２ラッチ３２（ｂ）
へ送られて、これによってレジスタ３２のアウトプット
側に転送される。ロード・イネーブル・コマンドとアウ
トプット・イネーブル・コマンドとは、先に説明された
ように、データが所定のレジスタを介して早目にリップ
ルされないように正確にタイミングが取られなければな
らない。通常の動作において、データは第１のクロック
・サイクル中にロードされ、次のクロック・サイクル中
に読み出される。ロード・イネーブル信号とアウトプッ
ト・イネーブル信号とによって生じるリップル・スルー
現象の結果、データはラッチ３２（ａ）、３２（ｂ）を
介してリップルされる。
で処理機能を実行することのできるレジスタ３２、３４
によって分離された直列式組合せブロック３３、３５が
示される。レジスタ３２、３４はそれぞれ、マスタ・ラ
ッチとスレーブ・ラッチとしての役割をするＬ１ラッチ
（３２ (a)）とＬ２ラッチ（３２ (b)）とを含む。ロー
ド・イネーブル信号がＬ１ラッチ３２（ａ）に加えられ
ると、データは入力からＬ１ラッチ３２（ａ）へ移され
る。アウトプット・イネーブル信号が加えられると、デ
ータはＬ１ラッチ３２（ａ）からＬ２ラッチ３２（ｂ）
へ送られて、これによってレジスタ３２のアウトプット
側に転送される。ロード・イネーブル・コマンドとアウ
トプット・イネーブル・コマンドとは、先に説明された
ように、データが所定のレジスタを介して早目にリップ
ルされないように正確にタイミングが取られなければな
らない。通常の動作において、データは第１のクロック
・サイクル中にロードされ、次のクロック・サイクル中
に読み出される。ロード・イネーブル信号とアウトプッ
ト・イネーブル信号とによって生じるリップル・スルー
現象の結果、データはラッチ３２（ａ）、３２（ｂ）を
介してリップルされる。
【００２２】同一レジスタ３２のＬ１ラッチ３２（ａ）
とＬ２ラッチ３２（ｂ）とを介してリップルしたデータ
は、ＬＤＣＬＫ−Ａとして示されるロード・イネーブル
信号と、ＯＥＣＬＫ−Ａとして示されるアウトプット・
イネーブル信号とが正規の間隔よりも接近して、ＬＤＣ
ＬＫ−Ａとして示されるロード・イネーブル信号の立ち
上がりエッジと、ＯＥＣＬＫ−Ａとして示されるアウト
プット・イネーブル信号の立ち下がりエッジとの間の時
間が、レジスタの伝播遅延よりも長い場合に発生する。
とＬ２ラッチ３２（ｂ）とを介してリップルしたデータ
は、ＬＤＣＬＫ−Ａとして示されるロード・イネーブル
信号と、ＯＥＣＬＫ−Ａとして示されるアウトプット・
イネーブル信号とが正規の間隔よりも接近して、ＬＤＣ
ＬＫ−Ａとして示されるロード・イネーブル信号の立ち
上がりエッジと、ＯＥＣＬＫ−Ａとして示されるアウト
プット・イネーブル信号の立ち下がりエッジとの間の時
間が、レジスタの伝播遅延よりも長い場合に発生する。
【００２３】単相のクロック・システムでは、先に述べ
たように、アウトプット・イネーブル信号の立ち上がり
エッジと、ロード・イネーブル信号の立ち下がりエッジ
が、図６に示されたように重なり合う。Ａレジスタ３２
のアウトプット・イネーブル信号とＢレジスタ３４のロ
ード・イネーブル信号とが正規の間隔よりも接近して、
Ａレジスタ３２のアウトプット・イネーブル信号の立ち
上がりエッジとＢレジスタ３４のロード・イネーブル信
号の立ち下がりエッジとの間の時間が、レジスタ（３２
ａ、３４ａ）と組合せブロック３３の伝播遅延よりも長
い場合、データは、Ａレジスタ３２のＬ２ラッチ３２
（ｂ）と、組合せ回路ブロック３３と、Ｂレジスタ３４
のＬ１ラッチ３４（ａ）とを介してリップルすることが
ある。このように、リップル・スルー問題に対する解決
は、アウトプット・イネーブル信号の立ち上がりエッジ
と、ロード・イネーブル信号の立ち下がりエッジとの間
の遅延を正確に制御することによって得られる。
たように、アウトプット・イネーブル信号の立ち上がり
エッジと、ロード・イネーブル信号の立ち下がりエッジ
が、図６に示されたように重なり合う。Ａレジスタ３２
のアウトプット・イネーブル信号とＢレジスタ３４のロ
ード・イネーブル信号とが正規の間隔よりも接近して、
Ａレジスタ３２のアウトプット・イネーブル信号の立ち
上がりエッジとＢレジスタ３４のロード・イネーブル信
号の立ち下がりエッジとの間の時間が、レジスタ（３２
ａ、３４ａ）と組合せブロック３３の伝播遅延よりも長
い場合、データは、Ａレジスタ３２のＬ２ラッチ３２
（ｂ）と、組合せ回路ブロック３３と、Ｂレジスタ３４
のＬ１ラッチ３４（ａ）とを介してリップルすることが
ある。このように、リップル・スルー問題に対する解決
は、アウトプット・イネーブル信号の立ち上がりエッジ
と、ロード・イネーブル信号の立ち下がりエッジとの間
の遅延を正確に制御することによって得られる。
【００２４】図５は、ロード・イネーブル制御信号とア
ウトプット・イネーブル制御信号とを発生するためのゲ
ート回路１５であり、同一レジスタ内でのリップル・ス
ルー状態を回避するためのものである。図５に示される
回路は、一個の集積回路チップの局部エリア上の各レジ
スタに対しロード・イネーブル信号とアウトプット・イ
ネーブル信号とを発生するために必要なゲート化信号を
ＣＬＫＡと図示されたクロック信号の一個から導出す
る。ロード・イネーブル信号とアウトプット・イネーブ
ル信号とは、一対の真／補数信号、即ち、（１）ＬＤＣ
ＬＫ；ＮＬＤＣＬＫと（２）ＯＥＣＬＫ；ＮＯＥＣＬ
Ｋ、とを含む。
ウトプット・イネーブル制御信号とを発生するためのゲ
ート回路１５であり、同一レジスタ内でのリップル・ス
ルー状態を回避するためのものである。図５に示される
回路は、一個の集積回路チップの局部エリア上の各レジ
スタに対しロード・イネーブル信号とアウトプット・イ
ネーブル信号とを発生するために必要なゲート化信号を
ＣＬＫＡと図示されたクロック信号の一個から導出す
る。ロード・イネーブル信号とアウトプット・イネーブ
ル信号とは、一対の真／補数信号、即ち、（１）ＬＤＣ
ＬＫ；ＮＬＤＣＬＫと（２）ＯＥＣＬＫ；ＮＯＥＣＬ
Ｋ、とを含む。
【００２５】コンピュータの制御記憶装置から導出され
たロード信号とアウトプット信号とは正確には整合され
ていないが、単相クロック信号ＣＬＫＡから発生される
ＬＤＣＷＣＬＫＡとＮＬＤＣＷＣＬＫＡとの制御のもと
で、制御レジスタ（マスタ−スレーブレジスタ１０１
と、単一レベルレジスタ１０２）内にラッチされる。レ
ジスタ１０１を介してロード信号がリップルしないよう
に、ＬＤＣＷＣＬＫＡ（レジスタ１０１に対するロード
・イネーブル信号）の立ち上がりエッジは、ＮＬＤＣＷ
ＣＬＫＡ（レジスタ１０１に対するアウトプット・イネ
ーブル信号）の立ち下がりエッジよりも遅延される。安
定なアウトプット信号、即ちＬＤＣＬＫ−Ｘと、ＮＬＤ
ＣＬＫ−Ｘと、ＯＥＣＬＫ−Ｘと、ＮＯＥＣＬＫ−Ｘと
を生じるために、ＮＣＬＫＡが高い間ＬＤ−Ｘは安定で
なければならず、そして、ＣＬＫＡが高い間ＯＥ−Ｘは
安定でなければならない。これを確証するために、ＮＬ
ＤＣＷＣＬＫＡ（制御レジスタ１０１に対するアウトプ
ット・イネーブル信号）はＮＣＬＫＡとの位相ずれが必
要であり、そしてＮＬＤＣＷＣＬＫＡの立ち上がりエッ
ジはＮＣＬＡＫの立ち下がりエッジと重ならず、そし
て、ＬＤＷＣＬＫＡはＣＬＫＡと位相がずれており、そ
して、ＬＤＷＣＬＫＡの立ち上がりエッジはＣＬＫＡの
立ち下がりエッジとの重なり合いがないことは、図６に
示す通りである。図５に示されるインバータ回路４０、
４１、４２は、これらの必要条件が最悪の処理パラメー
タ変動と電源電圧変動の時でも満たされることを保証す
るのに十分な制御可能な遅延を与えることが判った。同
様に、ＬＤＣＬＫ−Ｘの立ち上がりエッジは、ＯＥＣＬ
Ｋ−Ｘの立ち下がりエッジよりも１つのインバータ分だ
け遅延している。そして、そのインバータ４２の遅延
は、ＬＤＣＬＫ−Ｘ（Ｘレジスタに対するロード・イネ
ーブル信号）の立ち上がりエッジが、これより前のＯＥ
ＣＬＫ−Ｘ（Ｘレジスタに対するアウトプット・イネー
ブル信号）の立ち下がりエッジよりも遅いことを保証す
るのに十分なものである。
たロード信号とアウトプット信号とは正確には整合され
ていないが、単相クロック信号ＣＬＫＡから発生される
ＬＤＣＷＣＬＫＡとＮＬＤＣＷＣＬＫＡとの制御のもと
で、制御レジスタ（マスタ−スレーブレジスタ１０１
と、単一レベルレジスタ１０２）内にラッチされる。レ
ジスタ１０１を介してロード信号がリップルしないよう
に、ＬＤＣＷＣＬＫＡ（レジスタ１０１に対するロード
・イネーブル信号）の立ち上がりエッジは、ＮＬＤＣＷ
ＣＬＫＡ（レジスタ１０１に対するアウトプット・イネ
ーブル信号）の立ち下がりエッジよりも遅延される。安
定なアウトプット信号、即ちＬＤＣＬＫ−Ｘと、ＮＬＤ
ＣＬＫ−Ｘと、ＯＥＣＬＫ−Ｘと、ＮＯＥＣＬＫ−Ｘと
を生じるために、ＮＣＬＫＡが高い間ＬＤ−Ｘは安定で
なければならず、そして、ＣＬＫＡが高い間ＯＥ−Ｘは
安定でなければならない。これを確証するために、ＮＬ
ＤＣＷＣＬＫＡ（制御レジスタ１０１に対するアウトプ
ット・イネーブル信号）はＮＣＬＫＡとの位相ずれが必
要であり、そしてＮＬＤＣＷＣＬＫＡの立ち上がりエッ
ジはＮＣＬＡＫの立ち下がりエッジと重ならず、そし
て、ＬＤＷＣＬＫＡはＣＬＫＡと位相がずれており、そ
して、ＬＤＷＣＬＫＡの立ち上がりエッジはＣＬＫＡの
立ち下がりエッジとの重なり合いがないことは、図６に
示す通りである。図５に示されるインバータ回路４０、
４１、４２は、これらの必要条件が最悪の処理パラメー
タ変動と電源電圧変動の時でも満たされることを保証す
るのに十分な制御可能な遅延を与えることが判った。同
様に、ＬＤＣＬＫ−Ｘの立ち上がりエッジは、ＯＥＣＬ
Ｋ−Ｘの立ち下がりエッジよりも１つのインバータ分だ
け遅延している。そして、そのインバータ４２の遅延
は、ＬＤＣＬＫ−Ｘ（Ｘレジスタに対するロード・イネ
ーブル信号）の立ち上がりエッジが、これより前のＯＥ
ＣＬＫ−Ｘ（Ｘレジスタに対するアウトプット・イネー
ブル信号）の立ち下がりエッジよりも遅いことを保証す
るのに十分なものである。
【００２６】このように達成可能である理由は、ＬＤＣ
ＬＫ−ＸとＯＥＣＬＫ−Ｘとによって制御されるレジス
タの数が通常多くないからである。従って、単相クロッ
ク信号であるＣＬＫＡからこれらの信号を発生するため
に、ごく少数の論理回路のレベルがあればよい。それら
の回路を隣合わせに配置することによって、最悪ケース
のデバイス・パラメータ変動と電源電圧変動に対するク
ロック・スキューがインバータ遅延よりも小さいもので
あるように容易に設計できることは、かかる変動が通
常、隣合わせの回路にとって、非常に小さいものであ
り、ごく少数の論理回路のレベルが含まれているからで
ある。
ＬＫ−ＸとＯＥＣＬＫ−Ｘとによって制御されるレジス
タの数が通常多くないからである。従って、単相クロッ
ク信号であるＣＬＫＡからこれらの信号を発生するため
に、ごく少数の論理回路のレベルがあればよい。それら
の回路を隣合わせに配置することによって、最悪ケース
のデバイス・パラメータ変動と電源電圧変動に対するク
ロック・スキューがインバータ遅延よりも小さいもので
あるように容易に設計できることは、かかる変動が通
常、隣合わせの回路にとって、非常に小さいものであ
り、ごく少数の論理回路のレベルが含まれているからで
ある。
【００２７】真／補数クロック、ＬＤＣＬＫとＮＬＤＣ
ＬＫ、は、送信ゲートに対し必要とされ、互いにトラッ
クするように設計できる。パスゲートの場合、真のクロ
ックのみが必要である。
ＬＫ、は、送信ゲートに対し必要とされ、互いにトラッ
クするように設計できる。パスゲートの場合、真のクロ
ックのみが必要である。
【００２８】回路１５によって発生されるロード・イネ
ーブルゲート化信号とアウトプット・イネーブルゲート
化信号とのクロックタイミング差を表わすΔＴは、１ミ
クロンメーターのＣＭＯＳでは、約 .35ナノ秒である。
このΔＴは、レジスタ内のフィードスルーに対しガード
（保護）するのに十分である。レジスタ間のフィードス
ルーは、非常に短い信号経路での遅延の最小必要条件の
みを用いて回避される。
ーブルゲート化信号とアウトプット・イネーブルゲート
化信号とのクロックタイミング差を表わすΔＴは、１ミ
クロンメーターのＣＭＯＳでは、約 .35ナノ秒である。
このΔＴは、レジスタ内のフィードスルーに対しガード
（保護）するのに十分である。レジスタ間のフィードス
ルーは、非常に短い信号経路での遅延の最小必要条件の
みを用いて回避される。
【００２９】図６は、図５の回路に対し導出されたそれ
ぞれのタイミングを示している。ＣＬＫＡ信号とＮＣＬ
ＫＡ信号とが厳密に画定されて、デバイス４２の遅延と
正比例する遅延を有することは明白である。これらの遅
延されたクロック・パルスから、ゲート３６、３８、４
５に対するそれぞれのクロッキングパルスが導出され
る。これらのクロッキングパルスは精密に制御され、イ
ンバータ・デバイス４０及び４１の遅延時間に設定され
たタイミング差を有する。
ぞれのタイミングを示している。ＣＬＫＡ信号とＮＣＬ
ＫＡ信号とが厳密に画定されて、デバイス４２の遅延と
正比例する遅延を有することは明白である。これらの遅
延されたクロック・パルスから、ゲート３６、３８、４
５に対するそれぞれのクロッキングパルスが導出され
る。これらのクロッキングパルスは精密に制御され、イ
ンバータ・デバイス４０及び４１の遅延時間に設定され
たタイミング差を有する。
【００３０】結果的に、レジスタ論理セル５０、５１か
ら発生されるＬＤＣＬＫ−ＸとＯＥＣＬＫ−Ｘ信号は、
接続レジスタＸの接続マスタ−スレーブ・ラッチ上にリ
ップル・スルーが生じないようにするための必要な遅延
を有する。
ら発生されるＬＤＣＬＫ−ＸとＯＥＣＬＫ−Ｘ信号は、
接続レジスタＸの接続マスタ−スレーブ・ラッチ上にリ
ップル・スルーが生じないようにするための必要な遅延
を有する。
【００３１】このように、マルチチップ集積回路内のク
ロック・スキューを制御するためのデバイスを一実施例
について述べた。
ロック・スキューを制御するためのデバイスを一実施例
について述べた。
【００３２】
【発明の効果】本発明の回路は上記のように構成されて
いるので、各レジスタセルの第１と第２のラッチのデー
タ・リップル・スルー状態を避けるため、集積回路チッ
プの局部エリア上の複数のレジスタセルに対して単相の
クロック信号から発生されるクロックされたロード・イ
ネーブル信号及びアウトプット・イネーブル信号とを供
給することができる。
いるので、各レジスタセルの第１と第２のラッチのデー
タ・リップル・スルー状態を避けるため、集積回路チッ
プの局部エリア上の複数のレジスタセルに対して単相の
クロック信号から発生されるクロックされたロード・イ
ネーブル信号及びアウトプット・イネーブル信号とを供
給することができる。
【図１】各集積回路チップ上のそれぞれのレジスタをゲ
ートするために共通の単相クロック信号を受信する２個
の集積回路チップを示す図である。
ートするために共通の単相クロック信号を受信する２個
の集積回路チップを示す図である。
【図２】図２のクロック信号分配ツリーで実行される従
来技術の電圧制御位相遅延回路を示す図である。
来技術の電圧制御位相遅延回路を示す図である。
【図３】各集積回路チップクロック・ツリーによって発
生されるクロック信号を比較するためのコンパレータ回
路と、図３の電圧制御位相遅延回路に対する制御信号の
発生とを示す図である。
生されるクロック信号を比較するためのコンパレータ回
路と、図３の電圧制御位相遅延回路に対する制御信号の
発生とを示す図である。
【図４】データ経路の概略ブロック図である。
【図５】集積回路チップの局部エリア上の各レジスタに
対するロード・イネーブルゲート化信号と、アウトプッ
ト・イネーブルゲート化信号とを発生するためのクロッ
キング回路を示す図である。
対するロード・イネーブルゲート化信号と、アウトプッ
ト・イネーブルゲート化信号とを発生するためのクロッ
キング回路を示す図である。
【図６】図５の回路によって発生されるクロック波形を
示す図である。
示す図である。
７、８、９ 集積回路チップ １５ ゲート回路 １６ クロック分配ツリー １７、２２ インバータ回路 １９、２０ ドライバインバータ回路 ２４ 遅延回路 ２５ 位相検出器 ２９、３０ クロックドライバ回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 フェン−シエン ウォーレン シー アメリカ合衆国10598、ニューヨーク州ヨ ークタウン ハイツ、マーク ロード 2271 (56)参考文献 特開 平２−105910（ＪＰ，Ａ) 特開 平４−76610（ＪＰ，Ａ)
Claims (2)
- 【請求項１】データ・レジスタに対してクロックされた
ロード・イネーブル信号及びアウトプット・イネーブル
信号を供給する回路を有する集積回路において、 共通クロック信号を発生するクロック信号源と、 上記クロック信号を受け取り、該クロック信号を分配す
る複数組のクロック分配ツリー回路と、 少なくとも２つの組のクロック分配ツリー回路の各々の
同じ枝分かれ点からのクロック信号の位相を比較して、
位相のずれを表す出力信号を発生する比較回路と、 上記クロック信号源及び上記クロック分配ツリー回路の
間に接続され、上記比較回路からの出力信号を受け、上
記クロック信号の位相を調整する遅延回路と、 上記クロック分配ツリー回路に接続されてクロック信号
を制御信号として受け取り、制御記憶装置からのロード
信号及びアウトプット信号を入力信号として受け取り、
クロックされたロード・イネーブル信号及びアウトプッ
ト・イネーブル信号を発生するゲート回路と、 該ゲート回路から上記クロックされたロード・イネーブ
ル信号及びアウトプット・イネーブル信号を制御信号と
して受け取り、データを入力として受け取る上記データ
・レジスタとを備え、 上記ゲート回路は、 上記クロック分配ツリー回路からのクロック信号を受け
取り、第１の遅延されたクロック信号、第２の遅延され
たクロック信号及び第３の遅延されたクロック信号を発
生する、直列接続された第１、第２及び第３のインバー
タ回路と、 第１及び第２のラッチ、該第１ラッチ及び上記制御記憶
装置の間に接続され上記第３の遅延されたクロック信号
に応答して上記ロード信号を上記第１ラッチに送る第１
トランジスタ、並びに上記第１及び第２ラッチ相互間に
接続され上記第２の遅延されたクロック信号に応答して
導通する第２トランジスタを有するレジスタと、 単一ラッチ並びに該単一ラッチ及び上記制御記憶装置の
間に接続され上記第３の遅延されたクロック信号に応答
して上記アウトプット信号を上記単一ラッチに送る第３
トランジスタと、 上記第２ラッチの出力に接続され、上記第１の遅延され
たクロック信号に応答して上記第２ラッチの出力を受け
取り、該出力を表す真信号及び補信号を発生する回路
と、 上記単一ラッチの出力に接続され、該出力を表す真信号
及び補信号を発生する回路とを有することを特徴とする
上記集積回路。 - 【請求項２】データ・レジスタに対してクロックされた
ロード・イネーブル信号及びアウトプット・イネーブル
信号を供給するゲート回路を有する集積回路において、 上記ゲート回路は、 クロック供給回路からのクロック信号を受け取り、第１
の遅延されたクロック信号、第２の遅延されたクロック
信号及び第３の遅延されたクロック信号を発生する、直
列接続された第１、第２及び第３のインバータ回路と、 第１及び第２のラッチ、該第１ラッチ及び制御記憶装置
の間に接続され上記第３の遅延されたクロック信号に応
答して上記制御記憶装置からのロード信号を上記第１ラ
ッチに送る第１トランジスタ、並びに上記第１及び第２
ラッチ相互間に接続され上記第２の遅延されたクロック
信号に応答して導通する第２トランジスタを有するレジ
スタと、 単一ラッチ並びに該単一ラッチ及び上記制御記憶装置の
間に接続され上記第３の遅延されたクロック信号に応答
して上記制御記憶装置からのアウトプット信号を上記単
一ラッチに送る第３トランジスタと、 上記第２ラッチの出力に接続され、上記第１の遅延され
たクロック信号に応答して上記第２ラッチの出力を受け
取り、該出力を表す真信号及び補信号を発生する回路
と、 上記単一ラッチの出力に接続され、該出力を表す真信号
及び補信号を発生する回路とを有することを特徴とする
上記集積回路。
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|---|---|
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