JPH0752374B2 - 自動校正式クロック同期装置 - Google Patents
自動校正式クロック同期装置Info
- Publication number
- JPH0752374B2 JPH0752374B2 JP3009089A JP908991A JPH0752374B2 JP H0752374 B2 JPH0752374 B2 JP H0752374B2 JP 3009089 A JP3009089 A JP 3009089A JP 908991 A JP908991 A JP 908991A JP H0752374 B2 JPH0752374 B2 JP H0752374B2
- Authority
- JP
- Japan
- Prior art keywords
- clock
- signal
- clock signals
- signals
- phase
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/10—Distribution of clock signals, e.g. skew
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】本発明は、概略的には、ディジタル装置に
関し、一層詳しく言えば、基準信号に同期させたクロッ
ク信号を発生するクロック同期装置に関する。
関し、一層詳しく言えば、基準信号に同期させたクロッ
ク信号を発生するクロック同期装置に関する。
【０００２】今日の演算システムの全部ではないとはい
えほとんどは同期機械、すなわち、周期的なクロック信
号の変換に応答して決定がなされ、事象が起こされ、活
動が生じる機械である。したがって、システム全体に設
置された多数の刻時装置（たとえば、カウンタ、ラッ
チ、フリップフロップ等）に１つの周期的なクロック信
号を種々分布させるということがしばしば必要である。
そして、演算システムのサイズが大きくなるにつれて、
システム要素への単一のクロック信号の分布が問題とな
る。これらの問題はシステムの作動周波数が大きくなる
につれて悪化する。
えほとんどは同期機械、すなわち、周期的なクロック信
号の変換に応答して決定がなされ、事象が起こされ、活
動が生じる機械である。したがって、システム全体に設
置された多数の刻時装置（たとえば、カウンタ、ラッ
チ、フリップフロップ等）に１つの周期的なクロック信
号を種々分布させるということがしばしば必要である。
そして、演算システムのサイズが大きくなるにつれて、
システム要素への単一のクロック信号の分布が問題とな
る。これらの問題はシステムの作動周波数が大きくなる
につれて悪化する。
【０００３】１つの解決法は多数のドライバ要素を使用
し、これらのドライバ要素のすべてがクロック信号を受
け取って複数のクロック信号を発生し、次いで、システ
ムを通じてシステム・クロックとして分布させることで
あった。この解決法はシステム速度が低いときには充分
に作動する。しかしながら、高性能システムで使用する
ときには厳しい制限がある。システムの作動周波数が２
０〜４０ＭＨｚに近づくか、それ以上となると、クロッ
ク・スキューが重大な意味を持ってくる。上記のような
従来の分布概念では、ディジタル・システムが作動する
速度に限りがある。転送先ローディング、リード長およ
び寄生ファクタが伝幡遅延、エッジ劣化等を招くことに
なり、最終的には、最終的な転送先に到達したときに分
布信号が当初の信号に対して遅れたり、「スキュー」し
たりすることになる。このスキューは設計および作動中
に発生してシステム速度を制限するはずである。
し、これらのドライバ要素のすべてがクロック信号を受
け取って複数のクロック信号を発生し、次いで、システ
ムを通じてシステム・クロックとして分布させることで
あった。この解決法はシステム速度が低いときには充分
に作動する。しかしながら、高性能システムで使用する
ときには厳しい制限がある。システムの作動周波数が２
０〜４０ＭＨｚに近づくか、それ以上となると、クロッ
ク・スキューが重大な意味を持ってくる。上記のような
従来の分布概念では、ディジタル・システムが作動する
速度に限りがある。転送先ローディング、リード長およ
び寄生ファクタが伝幡遅延、エッジ劣化等を招くことに
なり、最終的には、最終的な転送先に到達したときに分
布信号が当初の信号に対して遅れたり、「スキュー」し
たりすることになる。このスキューは設計および作動中
に発生してシステム速度を制限するはずである。
【０００４】或る種のクロック分布機構が、個別形態あ
るいは集積形態において、市販の部品で実現されている
が、その成功率は限られたものである。これらのクロッ
ク分布機構は、個別の要素として意図された場合（たと
えば、個別のトランジスタと抵抗器）、普通、許容でき
ないほどの（そして、不均等な）伝幡遅延と出力スキュ
ーを与える。集積形態の要素を使用するクロック分布機
構が、異なった処理条件の下で製作されることの多い回
路要素を使用するのはもちろんであり、たいていの要素
が異なった作動特性（すなわち、最大、最小の遅延差
等）を示しがちである。さらに、分布回路をクロック信
号を発生し、それを使用するものとは異なった回路部品
に組み込んだとき、温度や電圧の変動による変化が部品
毎に異なることになる。
るいは集積形態において、市販の部品で実現されている
が、その成功率は限られたものである。これらのクロッ
ク分布機構は、個別の要素として意図された場合（たと
えば、個別のトランジスタと抵抗器）、普通、許容でき
ないほどの（そして、不均等な）伝幡遅延と出力スキュ
ーを与える。集積形態の要素を使用するクロック分布機
構が、異なった処理条件の下で製作されることの多い回
路要素を使用するのはもちろんであり、たいていの要素
が異なった作動特性（すなわち、最大、最小の遅延差
等）を示しがちである。さらに、分布回路をクロック信
号を発生し、それを使用するものとは異なった回路部品
に組み込んだとき、温度や電圧の変動による変化が部品
毎に異なることになる。
【０００５】さらにまた、単一の集積回路チップ上に必
要数のクロック分布バッファ／ドライバを形成すること
は、主として、アースにつながる寄生誘導路によって重
大なノイズ問題（たとえば、デルタＩあるいはアース・
バウンス）を招くことになる。このタイプの問題はより
大きなクロック分布回路網を必要とするより大きなシス
テムでは悪化する。
要数のクロック分布バッファ／ドライバを形成すること
は、主として、アースにつながる寄生誘導路によって重
大なノイズ問題（たとえば、デルタＩあるいはアース・
バウンス）を招くことになる。このタイプの問題はより
大きなクロック分布回路網を必要とするより大きなシス
テムでは悪化する。
【０００６】他の風変わりなクロック分布機構として、
光ファイバ分布を行うＧａＡｓレーザ・ダイオードを使
用するものも提案されている。しかしながら、この非標
準的なクロック回路を組み込むコストは到底受け入れる
ことができないものであり、しばしばかなりの技術的な
リスクを伴う。
光ファイバ分布を行うＧａＡｓレーザ・ダイオードを使
用するものも提案されている。しかしながら、この非標
準的なクロック回路を組み込むコストは到底受け入れる
ことができないものであり、しばしばかなりの技術的な
リスクを伴う。
【０００７】現在利用できるクロック分布の最終結果
は、演算システムにおいて同期動作を実施すべく分布さ
せられる種々のクロック信号が互いに同期することがな
いということである。すなわち、上記のような公知の分
布機構における種々の望ましくない電気特性が現今の演
算システムの動作速度を制限することになる。システム
を通じて分布させられる種々のクロック信号は互いの許
容範囲内での変換（すなわち、低レベルから高レベル、
あるいは、高レベルから低レベルへの変換）を行わなけ
ればならない。システムの刻時回路要素が受信クロック
信号に命令されるなどして同時に確実に変化するように
もっと多くの時間が与えられなければならない。もし或
る特定の刻時要素の受信したクロック信号が別の刻時要
素の受信したクロック信号を進んでいるかあるいは遅れ
ている場合、レース状態や予測不可能な結果が生じる可
能性がある。
は、演算システムにおいて同期動作を実施すべく分布さ
せられる種々のクロック信号が互いに同期することがな
いということである。すなわち、上記のような公知の分
布機構における種々の望ましくない電気特性が現今の演
算システムの動作速度を制限することになる。システム
を通じて分布させられる種々のクロック信号は互いの許
容範囲内での変換（すなわち、低レベルから高レベル、
あるいは、高レベルから低レベルへの変換）を行わなけ
ればならない。システムの刻時回路要素が受信クロック
信号に命令されるなどして同時に確実に変化するように
もっと多くの時間が与えられなければならない。もし或
る特定の刻時要素の受信したクロック信号が別の刻時要
素の受信したクロック信号を進んでいるかあるいは遅れ
ている場合、レース状態や予測不可能な結果が生じる可
能性がある。
【０００８】したがって、互いにならびに基準（システ
ム）クロックに同期した複数のクロック信号を発生する
ことができ、かつ、長時間にわたってこの同期状態を維
持することができるクロック同期機構を必要とすること
がわかる。
ム）クロックに同期した複数のクロック信号を発生する
ことができ、かつ、長時間にわたってこの同期状態を維
持することができるクロック同期機構を必要とすること
がわかる。
【０００９】本発明によれば、温度、電圧およびプロセ
ス変動と無関係に基準信号を追跡するディジタル・シス
テムを通じて分布のためのクロック信号を発生するクロ
ック同期装置が提供される。
ス変動と無関係に基準信号を追跡するディジタル・シス
テムを通じて分布のためのクロック信号を発生するクロ
ック同期装置が提供される。
【００１０】最も広義の形態では、本発明は、フリーラ
ンニング・クロックを受け取り、それから複数のフリー
ランニング・クロック・レプリカを作り、互いにのみ所
定の位相関係に異ならせる多段遅延ライン回路を包含す
る。状態機械の制御の下に、マルチプレクサ回路が複数
の位相関係のクロック信号の１つを選び、それを基準
（すなわち、追跡されるべきクロック信号）と比較す
る。この比較により、選定された位相関係のクロック信
号が基準よりも進んでいるのか、遅れているのか、ある
いは、基準の許容同期範囲内にあるのかの表示が行われ
る。この表示は状態機械に送られ、状態機械は、２つの
比較された信号が許容同期範囲内にあるとして示されな
かった場合には、位相関係のクロック信号の別のものを
選ぶことによって応答する。この比較、選定は、基準ク
ロック信号の所定同期範囲内にある選定位相関係クロッ
ク信号が見出されるまで継続する。この選定された位相
関係クロックが次に分布システム・クロックとして用い
られる。
ンニング・クロックを受け取り、それから複数のフリー
ランニング・クロック・レプリカを作り、互いにのみ所
定の位相関係に異ならせる多段遅延ライン回路を包含す
る。状態機械の制御の下に、マルチプレクサ回路が複数
の位相関係のクロック信号の１つを選び、それを基準
（すなわち、追跡されるべきクロック信号）と比較す
る。この比較により、選定された位相関係のクロック信
号が基準よりも進んでいるのか、遅れているのか、ある
いは、基準の許容同期範囲内にあるのかの表示が行われ
る。この表示は状態機械に送られ、状態機械は、２つの
比較された信号が許容同期範囲内にあるとして示されな
かった場合には、位相関係のクロック信号の別のものを
選ぶことによって応答する。この比較、選定は、基準ク
ロック信号の所定同期範囲内にある選定位相関係クロッ
ク信号が見出されるまで継続する。この選定された位相
関係クロックが次に分布システム・クロックとして用い
られる。
【００１１】本発明の好ましい実施例では、２つの別個
の多段遅延ラインがあり、各多段遅延ラインはマルチプ
レクサ回路に送信し、これらのマルチプレクサ回路がア
ップ／ダウン・カウンタ構成を通じての状態機械による
制御の下に多数の位相関係クロック信号の１つを選ぶよ
うに作動する。第１の多段遅延ラインはフリーランニン
グ・クロックを受け取り、第１の粗い量分だけ互いに位
相の異なる第１群の位相関係クロック信号を発生する。
第１のマルチプレクサ回路がこれら位相関係クロック信
号の１つを第１粗クロックとして選び、この位相関係ク
ロック信号は次いで第２多段遅延ラインに送られ、この
第２多段遅延ラインはより少ない量だけ互いに位相の異
なるクロック信号を第１粗クロックから作る。これか
ら、第２マルチプレクサ回路が基準信号と比較され、分
布システム・クロックとなる信号を選ぶ。
の多段遅延ラインがあり、各多段遅延ラインはマルチプ
レクサ回路に送信し、これらのマルチプレクサ回路がア
ップ／ダウン・カウンタ構成を通じての状態機械による
制御の下に多数の位相関係クロック信号の１つを選ぶよ
うに作動する。第１の多段遅延ラインはフリーランニン
グ・クロックを受け取り、第１の粗い量分だけ互いに位
相の異なる第１群の位相関係クロック信号を発生する。
第１のマルチプレクサ回路がこれら位相関係クロック信
号の１つを第１粗クロックとして選び、この位相関係ク
ロック信号は次いで第２多段遅延ラインに送られ、この
第２多段遅延ラインはより少ない量だけ互いに位相の異
なるクロック信号を第１粗クロックから作る。これか
ら、第２マルチプレクサ回路が基準信号と比較され、分
布システム・クロックとなる信号を選ぶ。
【００１２】本発明の付加的な特徴は、１つのクロック
から別のクロックへの選択からの変換中にマルチプレク
サ回路によってしばしばディジタル「スライバ」または
「グリッチ」のマスク発生が行われ得るタイム・ウィン
ドウ回路を含む。
から別のクロックへの選択からの変換中にマルチプレク
サ回路によってしばしばディジタル「スライバ」または
「グリッチ」のマスク発生が行われ得るタイム・ウィン
ドウ回路を含む。
【００１３】選定されたクロック信号は、次に、多数の
バッファ・ドライバ回路（好ましくは、本発明と同じ集
積回路上に形成されている）を経て複製され、ディジタ
ル・システムを通じて分布させるための複数のシステム
・クロック信号を発生することができる。
バッファ・ドライバ回路（好ましくは、本発明と同じ集
積回路上に形成されている）を経て複製され、ディジタ
ル・システムを通じて分布させるための複数のシステム
・クロック信号を発生することができる。
【００１４】本発明によれば、多数の利点を得ることが
できる。まず、クロック同期装置は温度や電圧の変動を
凌駕して動的に基準クロックを追跡できるシステム・ク
ロックを発生する。
できる。まず、クロック同期装置は温度や電圧の変動を
凌駕して動的に基準クロックを追跡できるシステム・ク
ロックを発生する。
【００１５】さらに、システムを通じて分布させられる
ことになるクロックはそれを基準クロックと比較するこ
とによって調節されるので、種々の構成要素を作成する
際のぷろせす変動、ならびに、温度および電圧の変化に
よる変動が本発明の同期動作に与える影響は最小とな
る。これはこれらの変動が同期のポイント以前に生じる
からである。すなわち、この回路は分布させられたクロ
ック信号と基準信号を比較するのに用いられるのであ
る。
ことになるクロックはそれを基準クロックと比較するこ
とによって調節されるので、種々の構成要素を作成する
際のぷろせす変動、ならびに、温度および電圧の変化に
よる変動が本発明の同期動作に与える影響は最小とな
る。これはこれらの変動が同期のポイント以前に生じる
からである。すなわち、この回路は分布させられたクロ
ック信号と基準信号を比較するのに用いられるのであ
る。
【００１６】これらおよび他の利点は、添付図面を参照
して行われる本発明についての以下の詳しい説明を読む
ことによって当業者には明らかとなろう。
して行われる本発明についての以下の詳しい説明を読む
ことによって当業者には明らかとなろう。
【００１７】次に図面、特に図１を参照して、ここに
は、本発明のクロック同期装置を組み込んだディジタル
・システムが参照符号１０で全体的に示してある。図示
したように、このディジタル・システム１０は、クロッ
ク発生器１４によって与えられるクロック信号（２ＸＣ
ＬＫ）に応答して作動するプロセッサ・ユニット１２を
包含する。このプロセッサ・ユニット１２は、制御・被
制御ロジック１８に多重信号ライン・バス１６を通して
送られる種々の制御信号を発生するように作動する。一
般的には、制御・被制御ロジック１８は種々の状態要素
（たとえば、ラッチ、フリップフロップ、カウンタ、メ
モリ等）を包含し、これらの状態要素は制御信号および
１つの分布システム・クロックで同期作動する。プロセ
ッサ・ユニット１２は、基準システム・クロックとし
て、周期的クロック信号（ＳＹＳＯＵＴ）を発生し、こ
のＳＹＳＯＵＴは２ＸＣＬＫから発生させられてバス１
６を通して送られる種々の同期制御信号を発生する。
は、本発明のクロック同期装置を組み込んだディジタル
・システムが参照符号１０で全体的に示してある。図示
したように、このディジタル・システム１０は、クロッ
ク発生器１４によって与えられるクロック信号（２ＸＣ
ＬＫ）に応答して作動するプロセッサ・ユニット１２を
包含する。このプロセッサ・ユニット１２は、制御・被
制御ロジック１８に多重信号ライン・バス１６を通して
送られる種々の制御信号を発生するように作動する。一
般的には、制御・被制御ロジック１８は種々の状態要素
（たとえば、ラッチ、フリップフロップ、カウンタ、メ
モリ等）を包含し、これらの状態要素は制御信号および
１つの分布システム・クロックで同期作動する。プロセ
ッサ・ユニット１２は、基準システム・クロックとし
て、周期的クロック信号（ＳＹＳＯＵＴ）を発生し、こ
のＳＹＳＯＵＴは２ＸＣＬＫから発生させられてバス１
６を通して送られる種々の同期制御信号を発生する。
【００１８】ＳＹＳＯＵＴは、本発明の教示に従って構
成されたクロック同期装置２０に送られる。これは以下
により充分に説明する。クロック同期装置２０は２ＸＣ
ＬＫを受け取ってそれから多数（Ｎ）のクロック信号
（ＳＹＳＣＬＫ＿ＯＵＴ）を作り出す。これらのＳＹＳ
ＣＬＫ＿ＯＵＴはＳＹＳＯＵＴ信号の同期レプリカであ
る（すなわち、ＳＹＳＣＬＫ＿ＯＵＴ信号の各々がＳＹ
ＳＯＵＴ信号の許容同期範囲内にある）。こうして与え
られたＮ個のＳＹＳＣＬＫ＿ＯＵＴ信号は制御・被制御
ロジック１８を通じて送られて分布させられ、そこに含
まれる回路の刻時機能および同期動作を果たす。
成されたクロック同期装置２０に送られる。これは以下
により充分に説明する。クロック同期装置２０は２ＸＣ
ＬＫを受け取ってそれから多数（Ｎ）のクロック信号
（ＳＹＳＣＬＫ＿ＯＵＴ）を作り出す。これらのＳＹＳ
ＣＬＫ＿ＯＵＴはＳＹＳＯＵＴ信号の同期レプリカであ
る（すなわち、ＳＹＳＣＬＫ＿ＯＵＴ信号の各々がＳＹ
ＳＯＵＴ信号の許容同期範囲内にある）。こうして与え
られたＮ個のＳＹＳＣＬＫ＿ＯＵＴ信号は制御・被制御
ロジック１８を通じて送られて分布させられ、そこに含
まれる回路の刻時機能および同期動作を果たす。
【００１９】好ましくは クロック同期装置２０は集積
回路形態で組み込まれる。しかしながら、ここに説明す
る発明の実施例では、１つの要素、すなわち、多段遅延
ライン３４（図２）は、各タップ間に８ｎｓ遅延を持つ
個別の要素、標準受動分布ＬＣラインである。このよう
な装置はカリフォルニア州（９２６４９）ハンチントン
ビーチ市ケミカルレーン１５８０１番地所在のＲｈｏｍ
ｂｕｓ Ｃｏｒｐｏｒａｔｉｏｎが製造、販売する、部
品番号ＤＳＰ１０５６として知られているものである。
回路形態で組み込まれる。しかしながら、ここに説明す
る発明の実施例では、１つの要素、すなわち、多段遅延
ライン３４（図２）は、各タップ間に８ｎｓ遅延を持つ
個別の要素、標準受動分布ＬＣラインである。このよう
な装置はカリフォルニア州（９２６４９）ハンチントン
ビーチ市ケミカルレーン１５８０１番地所在のＲｈｏｍ
ｂｕｓ Ｃｏｒｐｏｒａｔｉｏｎが製造、販売する、部
品番号ＤＳＰ１０５６として知られているものである。
【００２０】次に図２を参照して、ここにはクロック同
期装置２０がより詳しく示してある。図示のように、こ
のクロック同期装置２０は制御状態機械２２を包含す
る。この制御状態機械２２は、位相検出ロジック２４か
らのシグナリングに応答して、１つの９ビット・カウン
タを形成している一対のアップ／ダウン・カウンタ２
６、２８を制御する。アップ／ダウン・カウンタ２６
は、３ビット・カウンタであり、８対１マルチプレクサ
３２の制御入力部へマルチプレクサ３０を経て送られる
選択信号を発生する。
期装置２０がより詳しく示してある。図示のように、こ
のクロック同期装置２０は制御状態機械２２を包含す
る。この制御状態機械２２は、位相検出ロジック２４か
らのシグナリングに応答して、１つの９ビット・カウン
タを形成している一対のアップ／ダウン・カウンタ２
６、２８を制御する。アップ／ダウン・カウンタ２６
は、３ビット・カウンタであり、８対１マルチプレクサ
３２の制御入力部へマルチプレクサ３０を経て送られる
選択信号を発生する。
【００２１】マルチプレクサ３２は、そのデータ入力部
（Ｄ０−Ｄ６）で、多段遅延ライン回路３４の出力を受
け取る。この多段遅延ライン回路３４はクロック発生器
１４（図１）から２ＸＣＬＫを受け、それから７つの位
相関係信号を作る。各位相関係信号は２ＸＣＬＫのレプ
リカであるが、８ナノ秒（ｎｓ）の倍数だけ時間遅延し
ている。したがって、多段遅延ライン回路３４によって
与えられたクロック信号ｆ1 −ｆ7 の各々は直前のクロ
ック信号に対して８ｎｓだけ遅れている。たとえば、第
１信号（ｆ1 ）は２ＸＣＬＫであるが、第２信号（ｆ2
）は８ナノ秒だけ遅れた２ＸＣＬＫであり、順次この
ように遅れて、最終的に、７番目の信号（ｆ7 ）は４８
ｎｓ遅れた２ＸＣＬＫとなる。
（Ｄ０−Ｄ６）で、多段遅延ライン回路３４の出力を受
け取る。この多段遅延ライン回路３４はクロック発生器
１４（図１）から２ＸＣＬＫを受け、それから７つの位
相関係信号を作る。各位相関係信号は２ＸＣＬＫのレプ
リカであるが、８ナノ秒（ｎｓ）の倍数だけ時間遅延し
ている。したがって、多段遅延ライン回路３４によって
与えられたクロック信号ｆ1 −ｆ7 の各々は直前のクロ
ック信号に対して８ｎｓだけ遅れている。たとえば、第
１信号（ｆ1 ）は２ＸＣＬＫであるが、第２信号（ｆ2
）は８ナノ秒だけ遅れた２ＸＣＬＫであり、順次この
ように遅れて、最終的に、７番目の信号（ｆ7 ）は４８
ｎｓ遅れた２ＸＣＬＫとなる。
【００２２】アップ／ダウン・カウンタ２６の内容は、
タイム・ウィンドウ回路３６に送るために、マルチプレ
クサ３２を経て信号ｆ1 −ｆ7 の１つの選択を行う。タ
イム・ウィンドウ回路３６は、マルチプレクサ３２が指
令を受けて位相関係周波数ｆ1 −ｆ7 の別のものを選択
するように切り換えたときに生じる可能性のあるディジ
タル・スライバまたはグリッチを禁止するように作動す
る。選定された信号はタイム・ウィンドウ回路３６によ
ってＳＹＳＣＬＫＡとしてプログラマブル遅延回路３８
に送られる。このプログラマブル遅延回路３８は、アッ
プ／ダウン・カウンタ２８からの制御信号に応答して、
マルチプレクサ４０を経て６ビット・カウンタを作動さ
せてクロック（ＳＹＳＣＬＫＢ）を発生させる。ＳＹＳ
ＣＬＫＢクロック信号はクロック同期装置２０を通じて
システム・クロックとして用いられる。こうして、たと
えば、ＳＹＳＣＬＫＢは状態機械２２の同期動作のため
に用いられるクロックとなる。後に明らかになるよう
に、プログラマブル遅延回路３８はＳＹＳＣＬＫＡ信号
を発生するのに用いられる回路、すなわち、多段遅延ラ
イン／マルチプレクサ・コンビネーションと同じ基本構
造のものである。プログラマブル遅延回路３８は、ＳＹ
ＳＣＬＫＡから多数の位相関係クロックを発生し、その
なかの１つを選択するように作動する。
タイム・ウィンドウ回路３６に送るために、マルチプレ
クサ３２を経て信号ｆ1 −ｆ7 の１つの選択を行う。タ
イム・ウィンドウ回路３６は、マルチプレクサ３２が指
令を受けて位相関係周波数ｆ1 −ｆ7 の別のものを選択
するように切り換えたときに生じる可能性のあるディジ
タル・スライバまたはグリッチを禁止するように作動す
る。選定された信号はタイム・ウィンドウ回路３６によ
ってＳＹＳＣＬＫＡとしてプログラマブル遅延回路３８
に送られる。このプログラマブル遅延回路３８は、アッ
プ／ダウン・カウンタ２８からの制御信号に応答して、
マルチプレクサ４０を経て６ビット・カウンタを作動さ
せてクロック（ＳＹＳＣＬＫＢ）を発生させる。ＳＹＳ
ＣＬＫＢクロック信号はクロック同期装置２０を通じて
システム・クロックとして用いられる。こうして、たと
えば、ＳＹＳＣＬＫＢは状態機械２２の同期動作のため
に用いられるクロックとなる。後に明らかになるよう
に、プログラマブル遅延回路３８はＳＹＳＣＬＫＡ信号
を発生するのに用いられる回路、すなわち、多段遅延ラ
イン／マルチプレクサ・コンビネーションと同じ基本構
造のものである。プログラマブル遅延回路３８は、ＳＹ
ＳＣＬＫＡから多数の位相関係クロックを発生し、その
なかの１つを選択するように作動する。
【００２３】プログラマブル遅延回路３８によって発生
させられ、選ばれたクロック信号は、第２タイム・ウィ
ンドウ回路５０を経て２の除算回路５２にＳＹＳＣＬＫ
Ｂとして送られる。２の除算回路５２の出力は出力ドラ
イバ５４に送られ、これらの出力ドライバは、システム
・クロックとして制御・被制御ロジック１８（図１）に
分布させられるＳＹＳＣＬＫ＿ＯＵＴのＮ個のバージョ
ンを発生する。
させられ、選ばれたクロック信号は、第２タイム・ウィ
ンドウ回路５０を経て２の除算回路５２にＳＹＳＣＬＫ
Ｂとして送られる。２の除算回路５２の出力は出力ドラ
イバ５４に送られ、これらの出力ドライバは、システム
・クロックとして制御・被制御ロジック１８（図１）に
分布させられるＳＹＳＣＬＫ＿ＯＵＴのＮ個のバージョ
ンを発生する。
【００２４】図２に示すように、ＳＹＳＣＬＫ＿ＯＵＴ
信号の１つは位相検出ロジック２４の入力部へＳＹＳＣ
ＬＫ’として送られる。位相検出ロジック２４の他方の
入力部は、ＳＹＳＯＵＴ’として、５ｎｓ遅延ライン２
４を経て、プロセッサ・ユニット１２（図１）からＳＹ
ＳＯＵＴ信号を受け取る。与えられた５ｎｓ遅延は制御
・被制御ロジック１８に送られたクロック信号の変換
（ＳＹＳＣＬＫ＿ＯＵＴのＮ個のバージョン）が、バス
１６を通して送られた制御信号が落ち着いた後に生じる
ことになる。
信号の１つは位相検出ロジック２４の入力部へＳＹＳＣ
ＬＫ’として送られる。位相検出ロジック２４の他方の
入力部は、ＳＹＳＯＵＴ’として、５ｎｓ遅延ライン２
４を経て、プロセッサ・ユニット１２（図１）からＳＹ
ＳＯＵＴ信号を受け取る。与えられた５ｎｓ遅延は制御
・被制御ロジック１８に送られたクロック信号の変換
（ＳＹＳＣＬＫ＿ＯＵＴのＮ個のバージョン）が、バス
１６を通して送られた制御信号が落ち着いた後に生じる
ことになる。
【００２５】２つの信号、ＳＹＳＣＬＫ’およびＳＹＳ
ＯＵＴ’は位相検出ロジック２４によって互いに比較さ
れ、ＳＹＳＯＵＴ’がＳＹＳＣＬＫ’より（１）進んで
いるか、（２）遅れているか、（３）その所定の許容範
囲内にあるかどうかが決定される。比較の結果は、信号
ライン２５を通して制御状態機械２２へ、上述したよう
にＳＹＳＯＵＴ’、ＳＹＳＣＬＫ’の位相関係を示すシ
グナリングを与える。制御状態機械は信号ライン２５上
のシグナリングに応答して必要に応じてＣＴＬＡ、ＣＴ
ＬＢ制御信号を発生し、ＳＹＳＣＬＫ’（すなわち、Ｓ
ＹＳＣＬＫＢ）がＳＹＳＯＵＴの５ｎｓ遅延バージョン
と同期（すなわち、整合）するまでアップ／ダウン・カ
ウンタ２６、２８を操作する（すなわち、カウントアッ
プあるいはカウントダウンを行う）。
ＯＵＴ’は位相検出ロジック２４によって互いに比較さ
れ、ＳＹＳＯＵＴ’がＳＹＳＣＬＫ’より（１）進んで
いるか、（２）遅れているか、（３）その所定の許容範
囲内にあるかどうかが決定される。比較の結果は、信号
ライン２５を通して制御状態機械２２へ、上述したよう
にＳＹＳＯＵＴ’、ＳＹＳＣＬＫ’の位相関係を示すシ
グナリングを与える。制御状態機械は信号ライン２５上
のシグナリングに応答して必要に応じてＣＴＬＡ、ＣＴ
ＬＢ制御信号を発生し、ＳＹＳＣＬＫ’（すなわち、Ｓ
ＹＳＣＬＫＢ）がＳＹＳＯＵＴの５ｎｓ遅延バージョン
と同期（すなわち、整合）するまでアップ／ダウン・カ
ウンタ２６、２８を操作する（すなわち、カウントアッ
プあるいはカウントダウンを行う）。
【００２６】図３はプログラマブル遅延回路３８の構造
を示している。明らかなように、プログラマブル遅延回
路３８はディジタル遅延ライン６０とマルチプレクサ回
路６６とからなる。ディジタル遅延ライン６０はハーフ
スイング式作動ＥＣＬロジックに組み込まれて入力変換
の立ち上がり縁、立ち下がり縁の遅延変動を最小限に抑
える直列ストリングのバッファ６２を包含する。各非反
転バッファ６２は０．４ｎｓの伝搬遅延を与えるように
構成される。上述したように、プログラマブルディジタ
ル遅延ライン６０はタイム・ウィンドウ回路３６（図
２）からＳＹＳＣＬＫＡクロック信号を受け取り、そこ
からＳＹＳＣＬＫＡの６４個の位相遅延バージョンを作
る。ＳＹＳＣＬＫＡの各位相遅延バージョンは非反転バ
ッファ６２の対応するものの出力部に現れ、次いで、こ
の非反転バッファがタップ６４の１つにＳＹＳＣＬＫＡ
の対応する位相遅延バージョンを与える。
を示している。明らかなように、プログラマブル遅延回
路３８はディジタル遅延ライン６０とマルチプレクサ回
路６６とからなる。ディジタル遅延ライン６０はハーフ
スイング式作動ＥＣＬロジックに組み込まれて入力変換
の立ち上がり縁、立ち下がり縁の遅延変動を最小限に抑
える直列ストリングのバッファ６２を包含する。各非反
転バッファ６２は０．４ｎｓの伝搬遅延を与えるように
構成される。上述したように、プログラマブルディジタ
ル遅延ライン６０はタイム・ウィンドウ回路３６（図
２）からＳＹＳＣＬＫＡクロック信号を受け取り、そこ
からＳＹＳＣＬＫＡの６４個の位相遅延バージョンを作
る。ＳＹＳＣＬＫＡの各位相遅延バージョンは非反転バ
ッファ６２の対応するものの出力部に現れ、次いで、こ
の非反転バッファがタップ６４の１つにＳＹＳＣＬＫＡ
の対応する位相遅延バージョンを与える。
【００２７】タップ６４に現れたＳＹＳＣＬＫＡのバー
ジョンは３バンク（６８、７０、７２）のマルチプレク
サからなるマルチプレクサ回路６６に送られる。図３に
示すように、第１バンク６８のマルチプレクサはディジ
タル遅延ライン６０のタップ６４を受け入れるように配
置した１６個の４入力マルチプレクサからなり、第２バ
ンク７０はマルチプレクサ・バンク６８の出力を受け取
るように配置した４個の４入力マルチプレクサからな
り、第３バンク７２は第２マルチプレクサ・バンク７０
の出力を受け取るように構成した単一の４入力マルチプ
レクサを包含する。
ジョンは３バンク（６８、７０、７２）のマルチプレク
サからなるマルチプレクサ回路６６に送られる。図３に
示すように、第１バンク６８のマルチプレクサはディジ
タル遅延ライン６０のタップ６４を受け入れるように配
置した１６個の４入力マルチプレクサからなり、第２バ
ンク７０はマルチプレクサ・バンク６８の出力を受け取
るように配置した４個の４入力マルチプレクサからな
り、第３バンク７２は第２マルチプレクサ・バンク７０
の出力を受け取るように構成した単一の４入力マルチプ
レクサを包含する。
【００２８】第１、第２、第３のバンク６８、７０、７
２の個々の４入力マルチプレクサは、それぞれ、一対の
制御入力部Ａ、Ｂを有する。これらの制御入力部は、マ
ルチプレクサ４０（図２）を経て、アップ／ダウン・カ
ウンタ２８からの６本の信号ラインのうち対応する対に
よって運ばれる制御信号ＣＴＬＢを受け取る。マルチプ
レクサ回路６６は、アップ／ダウン・カウンタ２８によ
って発生させられた制御信号ＣＴＬＢの制御の下に、Ｓ
ＹＳＣＬＫＡの位相関係バージョンのうちの１つをＳＹ
ＳＣＬＫＢとして選ぶように作動する。こうして、制御
状態機械２２はＳＹＳＣＬＫＡの位相遅延バージョンの
うちの１つを最終的にはＳＹＳＣＬＫ＿ＯＵＴとして選
ぶ能力を持つ。
２の個々の４入力マルチプレクサは、それぞれ、一対の
制御入力部Ａ、Ｂを有する。これらの制御入力部は、マ
ルチプレクサ４０（図２）を経て、アップ／ダウン・カ
ウンタ２８からの６本の信号ラインのうち対応する対に
よって運ばれる制御信号ＣＴＬＢを受け取る。マルチプ
レクサ回路６６は、アップ／ダウン・カウンタ２８によ
って発生させられた制御信号ＣＴＬＢの制御の下に、Ｓ
ＹＳＣＬＫＡの位相関係バージョンのうちの１つをＳＹ
ＳＣＬＫＢとして選ぶように作動する。こうして、制御
状態機械２２はＳＹＳＣＬＫＡの位相遅延バージョンの
うちの１つを最終的にはＳＹＳＣＬＫ＿ＯＵＴとして選
ぶ能力を持つ。
【００２９】次に図４に目を転じて、ここには、図２の
タイム・ウィンドウ回路３６の概略が示してある。タイ
ム・ウィンドウ回路５０はタイム・ウィンドウ回路３６
とほぼ同じ設計である。したがって、以下のタイム・ウ
ィンドウ回路３６についての説明がタイム・ウィンドウ
回路５０にも当てはまることは了解されたい。
タイム・ウィンドウ回路３６の概略が示してある。タイ
ム・ウィンドウ回路５０はタイム・ウィンドウ回路３６
とほぼ同じ設計である。したがって、以下のタイム・ウ
ィンドウ回路３６についての説明がタイム・ウィンドウ
回路５０にも当てはまることは了解されたい。
【００３０】図４に示すように、タイム・ウィンドウ回
路３６はラッチ８０を包含し、これはそのデータ（Ｄ）
入力部のところでマルチプレクサ３２の出力（Ｏ）を受
け取る。タイム・ウィンドウ回路５０の場合、もちろ
ん、対応するラッチ８０は、Ｄ入力部のところで、プロ
グラマブル遅延回路３８の発生した信号、すなわち、マ
ルチプレクサの第３バンク７２を構成するマルチプレク
サ（図３）の出力を受け取ることになる。
路３６はラッチ８０を包含し、これはそのデータ（Ｄ）
入力部のところでマルチプレクサ３２の出力（Ｏ）を受
け取る。タイム・ウィンドウ回路５０の場合、もちろ
ん、対応するラッチ８０は、Ｄ入力部のところで、プロ
グラマブル遅延回路３８の発生した信号、すなわち、マ
ルチプレクサの第３バンク７２を構成するマルチプレク
サ（図３）の出力を受け取ることになる。
【００３１】ラッチ８０のイネーブル（ＥＮＢ）入力部
は２入力ＡＮＤゲート８８の出力を受け取る。このＡＮ
Ｄゲートの一方の入力部はＳＹＳＣＬＫＢ信号を受け取
る。ＡＮＤゲート８８の他の入力部は、遅延回路９０に
よって約５ｎｓ遅らされた（タイム・ウィンドウ回路３
６の場合）ＳＹＳＣＬＫＢ信号の１バージョンを受け取
る。遅延回路９０によって与えられる遅延量は、マルチ
プレクサ３２が選択変更後にセットルダウンするのにか
かるより悪い状態の時間に依存する。したがって、マル
チプレクサ６６およびタイム・プログラマブル遅延回路
３８（図３）の場合、遅延回路９０は、マルチプレクサ
・バンク６８、７０、７２によって与えられる付加的な
ロードにより、約９ｎｓの遅延を有するように構成され
ることになる。
は２入力ＡＮＤゲート８８の出力を受け取る。このＡＮ
Ｄゲートの一方の入力部はＳＹＳＣＬＫＢ信号を受け取
る。ＡＮＤゲート８８の他の入力部は、遅延回路９０に
よって約５ｎｓ遅らされた（タイム・ウィンドウ回路３
６の場合）ＳＹＳＣＬＫＢ信号の１バージョンを受け取
る。遅延回路９０によって与えられる遅延量は、マルチ
プレクサ３２が選択変更後にセットルダウンするのにか
かるより悪い状態の時間に依存する。したがって、マル
チプレクサ６６およびタイム・プログラマブル遅延回路
３８（図３）の場合、遅延回路９０は、マルチプレクサ
・バンク６８、７０、７２によって与えられる付加的な
ロードにより、約９ｎｓの遅延を有するように構成され
ることになる。
【００３２】タイム・ウィンドウ回路３６は、マルチプ
レクサ３２からプログラマブル遅延回路３８へＳＹＳＣ
ＬＫＡ信号のディスイネーブル通信を行うように作動す
る。この遅延は、マルチプレクサ３２が指令を受けて受
信信号ｆ1 −ｆ7 のうちの１つから別のものへ選択を変
更したときに生じる可能性のある任意のディジタル・ス
ライバまたはグリッチを濾し除く。状態機械２２の状態
変換を生じさせ、マルチプレクサ３２の任意の選択変更
を生じさせるのは、ＳＹＳＣＬＫＢの低−高変換であ
る。したがって、ＳＹＳＣＬＫＢの低−高変換で始ま
り、遅延回路９０によって定められた期間で終わる短い
時間で、ラッチ８０のＥＮＢ入力部に与えられる信号は
高レベルとなる。この期間中、ＳＹＳＣＬＫＢの低−高
変換で存在するようなマルチプレクサ３２の出力状態は
ラッチされ、ラッチ８０のＤ入力部でのいかなる信号変
化もそのラッチのＱ出力部に影響を与えることはない。
レクサ３２からプログラマブル遅延回路３８へＳＹＳＣ
ＬＫＡ信号のディスイネーブル通信を行うように作動す
る。この遅延は、マルチプレクサ３２が指令を受けて受
信信号ｆ1 −ｆ7 のうちの１つから別のものへ選択を変
更したときに生じる可能性のある任意のディジタル・ス
ライバまたはグリッチを濾し除く。状態機械２２の状態
変換を生じさせ、マルチプレクサ３２の任意の選択変更
を生じさせるのは、ＳＹＳＣＬＫＢの低−高変換であ
る。したがって、ＳＹＳＣＬＫＢの低−高変換で始ま
り、遅延回路９０によって定められた期間で終わる短い
時間で、ラッチ８０のＥＮＢ入力部に与えられる信号は
高レベルとなる。この期間中、ＳＹＳＣＬＫＢの低−高
変換で存在するようなマルチプレクサ３２の出力状態は
ラッチされ、ラッチ８０のＤ入力部でのいかなる信号変
化もそのラッチのＱ出力部に影響を与えることはない。
【００３３】遅延期間の終わりで、遅延バージョンは低
レベルとなる。ＡＮＤゲート８８の出力は低レベルとな
り、ラッチ８０を使用可能とする。こうなると、ラッチ
８０のＱ出力部がＤ入力部に追従することになり、こう
して、マルチプレクサ３２によって選ばれた２ＸＣＬＫ
の遅延バージョンがプログラマブル遅延回路３８に送ら
れる。マルチプレクサ３２の選択変換を経てマルチプレ
クサ３２によって信号に与えられる可能性のあるスパイ
クまたはグリッチはプログラマブル遅延回路３８に送ら
れるのを禁止され、そして、最終的には、制御・被制御
ロジック１８（図１）に送られるのを禁止される。この
ようなスパイク／グリッチが禁止されなければ厳しい波
及効果を生じさせる可能性があることは当業者であれば
容易に理解できよう。
レベルとなる。ＡＮＤゲート８８の出力は低レベルとな
り、ラッチ８０を使用可能とする。こうなると、ラッチ
８０のＱ出力部がＤ入力部に追従することになり、こう
して、マルチプレクサ３２によって選ばれた２ＸＣＬＫ
の遅延バージョンがプログラマブル遅延回路３８に送ら
れる。マルチプレクサ３２の選択変換を経てマルチプレ
クサ３２によって信号に与えられる可能性のあるスパイ
クまたはグリッチはプログラマブル遅延回路３８に送ら
れるのを禁止され、そして、最終的には、制御・被制御
ロジック１８（図１）に送られるのを禁止される。この
ようなスパイク／グリッチが禁止されなければ厳しい波
及効果を生じさせる可能性があることは当業者であれば
容易に理解できよう。
【００３４】次に図５を参照して、ここには、位相検出
ロジック２４の構造がより詳しく示してあり、これは２
ランクのフリップフロップ対から構成した場合のもので
ある。第１ランクはフリップフロップ１００、１０２か
らなり、これらのフリップフロップそれぞれの出力部
（Ｑ）は第２ランクのフリップフロップ１０４、１０６
のデータ（Ｄ）入力部に接続してある。
ロジック２４の構造がより詳しく示してあり、これは２
ランクのフリップフロップ対から構成した場合のもので
ある。第１ランクはフリップフロップ１００、１０２か
らなり、これらのフリップフロップそれぞれの出力部
（Ｑ）は第２ランクのフリップフロップ１０４、１０６
のデータ（Ｄ）入力部に接続してある。
【００３５】フリップフロップ１００、１０２はＳＹＳ
ＯＵＴ’、ＳＹＳＣＬＫ’信号をサンプル抽出し、その
位相を比較する。第２ランクのフリップフロップ１０
４、１０６はフリップフロップ１００、１０２によって
行われた比較の結果を記憶するように作動する。図５に
示すように、ＳＹＳＯＵＴ’信号（プロセッサ１２によ
って発生、図１、図２参照）はフリップフロップ１０
０、１０２のデータ（Ｄ）入力部に受け取られる。フリ
ップフロップ１０２は、クロック（ＣＫ）入力部のとこ
ろでクロック同期装置２０によって発生させられたＳＹ
ＳＣＬＫ’信号を受け取り（図２参照）、フリップフロ
ップ１００は遅延回路１０８を経てＳＹＳＣＬＫ’信号
の遅延バージョンを受け取る。
ＯＵＴ’、ＳＹＳＣＬＫ’信号をサンプル抽出し、その
位相を比較する。第２ランクのフリップフロップ１０
４、１０６はフリップフロップ１００、１０２によって
行われた比較の結果を記憶するように作動する。図５に
示すように、ＳＹＳＯＵＴ’信号（プロセッサ１２によ
って発生、図１、図２参照）はフリップフロップ１０
０、１０２のデータ（Ｄ）入力部に受け取られる。フリ
ップフロップ１０２は、クロック（ＣＫ）入力部のとこ
ろでクロック同期装置２０によって発生させられたＳＹ
ＳＣＬＫ’信号を受け取り（図２参照）、フリップフロ
ップ１００は遅延回路１０８を経てＳＹＳＣＬＫ’信号
の遅延バージョンを受け取る。
【００３６】フリップフロップ１００、１０２はＳＹＳ
ＣＬＫ’がＳＹＳＯＵＴ’より進んでいるか、遅れてい
るか、その所定範囲内にあるかどうかを決定するように
作動する。図６に示す位相検出ロジック２４のタイミン
グ図を参照して、ここには、ＳＹＳＯＵＴ’波形Ａ３上
にろおま数字Ｉ、ＩＩ、ＩＩＩで示す、ＳＹＳＯＵＴ’
とＳＹＳＣＬＫ’の間の３つの個別の位相関係が示して
ある。ＳＹＳＣＬＫ’波形Ａ１はＳＹＳＯＵＴ’より、
波形Ａ３のローマ数字ＩＩＩによって示す許容量よりも
多く進んでいるＳＹＳＣＬＫ’の状況を示している。Ｓ
ＹＳＣＬＫ’とＳＹＳＯＵＴ’のこの位相関係はフリッ
プフロップ１００、１０２（そして、最終的には、フリ
ップフロップ１０４、１０６）をこの関係を示す状態
（それぞれ、ＺＥＲＯ、ＺＥＲＯ）にセットさせること
になる。一方、波形Ａ２はＳＹＳＣＬＫ’がＳＹＳＯＵ
Ｔ’信号よりも遅れている場合を示す。この場合、フリ
ップフロップ１００、１０２（最終的には、フリップフ
ロップ１０４、１０６）は波形Ａ３の状態Ｉを示す状態
ＯＮＥ、ＯＮＥにセットされることになる。
ＣＬＫ’がＳＹＳＯＵＴ’より進んでいるか、遅れてい
るか、その所定範囲内にあるかどうかを決定するように
作動する。図６に示す位相検出ロジック２４のタイミン
グ図を参照して、ここには、ＳＹＳＯＵＴ’波形Ａ３上
にろおま数字Ｉ、ＩＩ、ＩＩＩで示す、ＳＹＳＯＵＴ’
とＳＹＳＣＬＫ’の間の３つの個別の位相関係が示して
ある。ＳＹＳＣＬＫ’波形Ａ１はＳＹＳＯＵＴ’より、
波形Ａ３のローマ数字ＩＩＩによって示す許容量よりも
多く進んでいるＳＹＳＣＬＫ’の状況を示している。Ｓ
ＹＳＣＬＫ’とＳＹＳＯＵＴ’のこの位相関係はフリッ
プフロップ１００、１０２（そして、最終的には、フリ
ップフロップ１０４、１０６）をこの関係を示す状態
（それぞれ、ＺＥＲＯ、ＺＥＲＯ）にセットさせること
になる。一方、波形Ａ２はＳＹＳＣＬＫ’がＳＹＳＯＵ
Ｔ’信号よりも遅れている場合を示す。この場合、フリ
ップフロップ１００、１０２（最終的には、フリップフ
ロップ１０４、１０６）は波形Ａ３の状態Ｉを示す状態
ＯＮＥ、ＯＮＥにセットされることになる。
【００３７】しかしながら、状態ＩＩが見出される場合
（すなわち、ＳＹＳＣＬＫ’、ＳＹＳＯＵＴ’の低−高
変換が遅延回路１０８によって定められた期間内にある
場合）、２つの信号は互いの所望範囲内にあり、したが
って、「同期」している。この位相関係はフリップフロ
ップ１００／１０２および１０４／１０６をそれぞれＯ
ＮＥ／ＺＥＲＯ状態にセットさせることになる。
（すなわち、ＳＹＳＣＬＫ’、ＳＹＳＯＵＴ’の低−高
変換が遅延回路１０８によって定められた期間内にある
場合）、２つの信号は互いの所望範囲内にあり、したが
って、「同期」している。この位相関係はフリップフロ
ップ１００／１０２および１０４／１０６をそれぞれＯ
ＮＥ／ＺＥＲＯ状態にセットさせることになる。
【００３８】位相検出ロジック２４によってなされた比
較の結果は、信号ライン２５を経て、制御状態機械２２
に報告される。後に明らかになるように、もし比較され
た信号が好ましい同期化範囲内にない場合には、制御状
態機械は位相検出ロジック２４の報告を受けてから、多
段遅延ライン回路３４によって発生させられた利用可能
な信号の１つあるいはＳＹＳＯＵＴ’と整合するものと
見出そうとする努力においてディジタル遅延ライン６０
によって発生させられるものを選定することによって作
用する。
較の結果は、信号ライン２５を経て、制御状態機械２２
に報告される。後に明らかになるように、もし比較され
た信号が好ましい同期化範囲内にない場合には、制御状
態機械は位相検出ロジック２４の報告を受けてから、多
段遅延ライン回路３４によって発生させられた利用可能
な信号の１つあるいはＳＹＳＯＵＴ’と整合するものと
見出そうとする努力においてディジタル遅延ライン６０
によって発生させられるものを選定することによって作
用する。
【００３９】プロセッサ・ユニット１２（図１）によっ
て発生させられたＳＹＳＯＵＴクロック信号をロックオ
ンし、追跡するクロック同期装置の動作が図７に示して
ある。しかしながら、最初は、図２に示すように、制御
状態機械２２が２つの外部発生信号を受け取ることは了
解されたい。最初のパワーオン時、パワーオン（ＰＯ
Ｎ）信号は、すべてのパワー変換がセットルダウンさ
れ、システム・パワーが完全にオンとなったことが確認
された後にのみ主張される。したがって、所定の期間
後、ＰＯＮ信号が主張される。しかしながら、ＰＯＮ信
号の主張前、制御状態機械２２は初期化状態にあり、こ
の間、クロック同期装置２０はフリーランニング状態で
ある。すなわち、ＰＯＮ信号が主張されないときには、
ＳＹＳＣＬＫ＿ＯＵＴ信号をＳＹＳＯＵＴ信号に同期さ
せる試みはなんら行われないのである。
て発生させられたＳＹＳＯＵＴクロック信号をロックオ
ンし、追跡するクロック同期装置の動作が図７に示して
ある。しかしながら、最初は、図２に示すように、制御
状態機械２２が２つの外部発生信号を受け取ることは了
解されたい。最初のパワーオン時、パワーオン（ＰＯ
Ｎ）信号は、すべてのパワー変換がセットルダウンさ
れ、システム・パワーが完全にオンとなったことが確認
された後にのみ主張される。したがって、所定の期間
後、ＰＯＮ信号が主張される。しかしながら、ＰＯＮ信
号の主張前、制御状態機械２２は初期化状態にあり、こ
の間、クロック同期装置２０はフリーランニング状態で
ある。すなわち、ＰＯＮ信号が主張されないときには、
ＳＹＳＣＬＫ＿ＯＵＴ信号をＳＹＳＯＵＴ信号に同期さ
せる試みはなんら行われないのである。
【００４０】しかしながら、ＰＯＮ信号が主張されたと
き、なお、サーチ・イネーブル（ＳＥＡＲＣＨ）信号が
主張される必要がある。
き、なお、サーチ・イネーブル（ＳＥＡＲＣＨ）信号が
主張される必要がある。
【００４１】こうして、図２、図７を参照して、ＰＯＮ
またはＳＥＡＲＣＨ信号のいずれかが主張されないと
き、クロック同期装置２０はループ状態１１０にある。
すなわち、フリーランニング状態にある。クロック同期
装置２０は、ＰＯＮ、ＳＥＡＲＣＨ信号が共に主張され
るまで、状態１１０のループにあり続ける。ＰＯＮ、Ｓ
ＥＡＲＣＨ信号が共に主張されたとき、制御状態機械２
２は状態１１０から状態１１２へ移行してアップ／ダウ
ン・カウンタ２６、２８をプリセットする。好ましく
は、アップ／ダウン・カウンタ２６がＺＥＲＯにセット
され、アップ／ダウン・カウンタ２８は１５（デシマ
ル）にセットされる。
またはＳＥＡＲＣＨ信号のいずれかが主張されないと
き、クロック同期装置２０はループ状態１１０にある。
すなわち、フリーランニング状態にある。クロック同期
装置２０は、ＰＯＮ、ＳＥＡＲＣＨ信号が共に主張され
るまで、状態１１０のループにあり続ける。ＰＯＮ、Ｓ
ＥＡＲＣＨ信号が共に主張されたとき、制御状態機械２
２は状態１１０から状態１１２へ移行してアップ／ダウ
ン・カウンタ２６、２８をプリセットする。好ましく
は、アップ／ダウン・カウンタ２６がＺＥＲＯにセット
され、アップ／ダウン・カウンタ２８は１５（デシマ
ル）にセットされる。
【００４２】このようにセットされると、アップ／ダウ
ン・カウンタ２６、２８はマルチプレクサ３２をして多
段遅延ライン回路３４からＳＹＳＣＬＫＡとして送られ
てきた２ＸＣＬＫの非位相遅延バージョンであるクロッ
ク信号ｆ1 を選ばせる。ＳＹＳＣＬＫＡはプログラマブ
ル遅延回路３８に与えられ、このプログラマブル遅延回
路３８はアップ／ダウン・カウンタ２８によってＳＹＳ
ＣＬＫＡを６ｎｓ（１５×０．４ｎｓ）だけ遅延させる
ようにプログラムされる。その結果、２の除算回路５２
によって２で割られたＳＹＳＣＬＫＢを生じさせ、最終
的には、ＳＹＳＯＵＴ’と比較されるＳＹＳＣＬＫ’と
なる。
ン・カウンタ２６、２８はマルチプレクサ３２をして多
段遅延ライン回路３４からＳＹＳＣＬＫＡとして送られ
てきた２ＸＣＬＫの非位相遅延バージョンであるクロッ
ク信号ｆ1 を選ばせる。ＳＹＳＣＬＫＡはプログラマブ
ル遅延回路３８に与えられ、このプログラマブル遅延回
路３８はアップ／ダウン・カウンタ２８によってＳＹＳ
ＣＬＫＡを６ｎｓ（１５×０．４ｎｓ）だけ遅延させる
ようにプログラムされる。その結果、２の除算回路５２
によって２で割られたＳＹＳＣＬＫＢを生じさせ、最終
的には、ＳＹＳＯＵＴ’と比較されるＳＹＳＣＬＫ’と
なる。
【００４３】状態１１４において、制御状態機械２２は
最初にＳＹＳＯＵＴ’がＳＹＳＣＬＫ’よりも進んでい
るかどうかを決定すべくチェックを行う。このチェック
は、位相検出ロジック２４がフリップフロップ１０４／
１０６からのシグナリングがそれぞれＺＥＲＯ／ＯＮＥ
にあることを示すどうかを決定することによって行われ
る。もしそうであれば、２つの信号は１８０度の位相ず
れにあると仮定され、制御状態機械は状態１１６へ移動
する。ここにおいて、制御信号（ＩＮＨＩＢＩＴ）が制
御状態機械２２によって発行されて１つの２ＸＣＬＫク
ロック期間（状態１１６）にわたって２の除算回路５２
を禁止する。これは２の除算回路５２をして２ＸＣＬＫ
の１期間だけＳＹＳＣＬＫＢ信号をシフトし、実際にＳ
ＹＳＣＬＫＢ（そして、ＳＹＳＣＬＫ’）信号の移相を
生じさせることになる。
最初にＳＹＳＯＵＴ’がＳＹＳＣＬＫ’よりも進んでい
るかどうかを決定すべくチェックを行う。このチェック
は、位相検出ロジック２４がフリップフロップ１０４／
１０６からのシグナリングがそれぞれＺＥＲＯ／ＯＮＥ
にあることを示すどうかを決定することによって行われ
る。もしそうであれば、２つの信号は１８０度の位相ず
れにあると仮定され、制御状態機械は状態１１６へ移動
する。ここにおいて、制御信号（ＩＮＨＩＢＩＴ）が制
御状態機械２２によって発行されて１つの２ＸＣＬＫク
ロック期間（状態１１６）にわたって２の除算回路５２
を禁止する。これは２の除算回路５２をして２ＸＣＬＫ
の１期間だけＳＹＳＣＬＫＢ信号をシフトし、実際にＳ
ＹＳＣＬＫＢ（そして、ＳＹＳＣＬＫ’）信号の移相を
生じさせることになる。
【００４４】あるいは、フリップフロップ１０４／１０
６の状態がＺＥＲＯ／ＺＥＲＯとなり、ＳＹＳＣＬＫ’
がＳＹＳＯＵＴ’より進んでいることを示すかも知れな
い。この初期の位相関係（ＳＹＳＣＬＫ’がＳＹＳＯＵ
Ｔ’よりも進んでいる状態）は、２つの信号が幾分同期
に近い（すなわち、信号ＳＹＳＣＬＫ’、ＳＹＳＯＵ
Ｔ’の立ち上がり縁が互いに１８０度以内にある）こと
を推測する。この場合、制御状態機械は、状態１１６に
頼らずに、状態１１４から状態１１６へ直接移動する。
６の状態がＺＥＲＯ／ＺＥＲＯとなり、ＳＹＳＣＬＫ’
がＳＹＳＯＵＴ’より進んでいることを示すかも知れな
い。この初期の位相関係（ＳＹＳＣＬＫ’がＳＹＳＯＵ
Ｔ’よりも進んでいる状態）は、２つの信号が幾分同期
に近い（すなわち、信号ＳＹＳＣＬＫ’、ＳＹＳＯＵ
Ｔ’の立ち上がり縁が互いに１８０度以内にある）こと
を推測する。この場合、制御状態機械は、状態１１６に
頼らずに、状態１１４から状態１１６へ直接移動する。
【００４５】ひとたび２つの信号ＳＹＳＣＬＫ’、ＳＹ
ＳＯＵＴ’がほぼ同相にあると考えられたならば、制御
状態機械２２は状態１１８、１２０、１２２によって形
成される粗調節シーケンスに移動し、まず、状態１１８
に入る。ここで、アップ／ダウン・カウンタ２６が１だ
け増分されて順次に次のタップを選定する。すなわち、
多段遅延ライン回路３４からクロック信号ｆ2 を選定す
る。次に、制御状態機械２２は状態１２０に移動して位
相検出ロジック２４からのシグナリングをチェックす
る。このシグナリングがＳＹＳＣＬＫ’がＳＹＳＯＵ
Ｔ’よりも進んでいることを示している場合には、制御
状態機械２２は状態１１８に戻り、アップ／ダウン・カ
ウンタ２６を増分し、多段遅延ライン回路３４の次のタ
ップを選ぶ。制御状態機械２２による状態１１８、１２
０を通るこのシーケンス動作は、状態１２０において、
ＳＹＳＣＬＫ’がもはやＳＹＳＯＵＴ’より進んでおら
ず、むしろ遅れていることが決定されるまで継続する。
この決定がなされたとき、制御状態機械２２は状態１２
２に移動し、アップ／ダウン・カウンタ２６が１だけ減
分され、多段遅延ライン回路３４の１つのタップ分だけ
後退する。
ＳＯＵＴ’がほぼ同相にあると考えられたならば、制御
状態機械２２は状態１１８、１２０、１２２によって形
成される粗調節シーケンスに移動し、まず、状態１１８
に入る。ここで、アップ／ダウン・カウンタ２６が１だ
け増分されて順次に次のタップを選定する。すなわち、
多段遅延ライン回路３４からクロック信号ｆ2 を選定す
る。次に、制御状態機械２２は状態１２０に移動して位
相検出ロジック２４からのシグナリングをチェックす
る。このシグナリングがＳＹＳＣＬＫ’がＳＹＳＯＵ
Ｔ’よりも進んでいることを示している場合には、制御
状態機械２２は状態１１８に戻り、アップ／ダウン・カ
ウンタ２６を増分し、多段遅延ライン回路３４の次のタ
ップを選ぶ。制御状態機械２２による状態１１８、１２
０を通るこのシーケンス動作は、状態１２０において、
ＳＹＳＣＬＫ’がもはやＳＹＳＯＵＴ’より進んでおら
ず、むしろ遅れていることが決定されるまで継続する。
この決定がなされたとき、制御状態機械２２は状態１２
２に移動し、アップ／ダウン・カウンタ２６が１だけ減
分され、多段遅延ライン回路３４の１つのタップ分だけ
後退する。
【００４６】制御状態機械２２は、次に、状態１２２か
ら一群の状態１２４−１３４に移動する。これらの状態
は微調整シーケンスを定めるものであり、この制御中、
プログラマブル遅延回路３８がＳＹＳＯＵＴの同期レプ
リカとしてＳＹＳＣＬＫ＿ＯＵＴを選ぶ。このシーケン
スでは、上述した、ＳＹＳＣＬＫ’とＳＹＳＯＵＴ’の
状態ＩＩの位相関係についてサーチがなされる。
ら一群の状態１２４−１３４に移動する。これらの状態
は微調整シーケンスを定めるものであり、この制御中、
プログラマブル遅延回路３８がＳＹＳＯＵＴの同期レプ
リカとしてＳＹＳＣＬＫ＿ＯＵＴを選ぶ。このシーケン
スでは、上述した、ＳＹＳＣＬＫ’とＳＹＳＯＵＴ’の
状態ＩＩの位相関係についてサーチがなされる。
【００４７】こうして、状態１２４では、制御状態機械
２２は、位相検出ロジック２４の発生するシグナリング
から、ＳＹＳＣＬＫ’がＳＹＳＯＵＴ’より進んでいる
か、遅れているか（図６の状態Ｉ、ＩＩＩ）あるいは互
いに所定の範囲内にあるかどうかを判断する。後者でな
いと仮定すると、状態１２２から状態１２４に入ったば
かりなので、ＳＹＳＣＬＫＡ’がＳＹＳＯＵＴ’より進
んでいることはわかっている。したがって、制御状態機
械２２は状態１２６に移動し、そこにおいて、アップ／
ダウン・カウンタ２８が１だけ増分される。これは、順
次、プログラマブル遅延回路３８のマルチプレクサ・セ
クション６６（図３）をタップ６４の次のものに移動さ
せ、すぐ前の選定からさらに０．４ｎｓ遅れたＳＹＳＣ
ＬＫＡ信号の１バージョンを選定する。制御状態機械２
２は、次に、状態１２８に移動し、ここで、アップ／ダ
ウン・カウンタ２８がオーバーフロー信号を発行したか
どうかを決定するチェックが行われる。オーバーフロー
信号は、アップ／ダウン・カウンタが状態ＩＩ（図６）
同期状況を見出すことなく６４個のタップのすべてを通
じて移動し、したがって、エラー状況が発生したことを
示す。したがって、オーバーフローが検出されたなら
ば、制御状態機械２２は微調整シーケンスを出る。これ
については後に一層詳しく説明する。
２２は、位相検出ロジック２４の発生するシグナリング
から、ＳＹＳＣＬＫ’がＳＹＳＯＵＴ’より進んでいる
か、遅れているか（図６の状態Ｉ、ＩＩＩ）あるいは互
いに所定の範囲内にあるかどうかを判断する。後者でな
いと仮定すると、状態１２２から状態１２４に入ったば
かりなので、ＳＹＳＣＬＫＡ’がＳＹＳＯＵＴ’より進
んでいることはわかっている。したがって、制御状態機
械２２は状態１２６に移動し、そこにおいて、アップ／
ダウン・カウンタ２８が１だけ増分される。これは、順
次、プログラマブル遅延回路３８のマルチプレクサ・セ
クション６６（図３）をタップ６４の次のものに移動さ
せ、すぐ前の選定からさらに０．４ｎｓ遅れたＳＹＳＣ
ＬＫＡ信号の１バージョンを選定する。制御状態機械２
２は、次に、状態１２８に移動し、ここで、アップ／ダ
ウン・カウンタ２８がオーバーフロー信号を発行したか
どうかを決定するチェックが行われる。オーバーフロー
信号は、アップ／ダウン・カウンタが状態ＩＩ（図６）
同期状況を見出すことなく６４個のタップのすべてを通
じて移動し、したがって、エラー状況が発生したことを
示す。したがって、オーバーフローが検出されたなら
ば、制御状態機械２２は微調整シーケンスを出る。これ
については後に一層詳しく説明する。
【００４８】しかしながら、もしオーバーフローが状態
１２８で検出されなかったならば、制御状態機械２２は
状態１２４に戻り、位相検出ロジック２４からのシグナ
リングを再びチェックする。位相検出ロジック２４がＳ
ＹＳＣＬＫ’がＳＹＳＯＵＴ’よりも進んでいることを
再度示したならば、制御状態機械２２は再び状態１２
６、１２８へ移動し、（オーバーフロー状況が検出され
ない限り）、ＳＹＳＣＬＫ’がＳＹＳＯＵＴ’よりも遅
れていること、あるいは、２つの信号が互いに許容範囲
内にあることを示すまで状態１２４に戻る。
１２８で検出されなかったならば、制御状態機械２２は
状態１２４に戻り、位相検出ロジック２４からのシグナ
リングを再びチェックする。位相検出ロジック２４がＳ
ＹＳＣＬＫ’がＳＹＳＯＵＴ’よりも進んでいることを
再度示したならば、制御状態機械２２は再び状態１２
６、１２８へ移動し、（オーバーフロー状況が検出され
ない限り）、ＳＹＳＣＬＫ’がＳＹＳＯＵＴ’よりも遅
れていること、あるいは、２つの信号が互いに許容範囲
内にあることを示すまで状態１２４に戻る。
【００４９】前者と仮定すると、制御状態機械２２は状
態１３０に移動し、ここで、アップ／ダウン・カウンタ
２８が１だけ増分され、プログラマブル遅延回路３８の
マルチプレクサ・セクション６６をして、ＳＹＳＣＬＫ
Ｂとして、直前に選ばれた信号の前０．４ｎｓにあるＳ
ＹＳＣＬＫＡの遅延バージョンを選ばせる。状態１３２
へ移動すると、制御状態機械２２は、アンダーフロー信
号（状態１２８で検出されるオーバーフロー信号と同様
に、エラー状態を示す）をアップ／ダウン・カウンタ２
８が発行したかどうかを判断すべくチェックを行い、微
調整シーケンスが制御状態機械２２から出る。もしアン
ダーフローが検出されなかったならば、制御状態機械２
２は状態１２４に戻ることになる。
態１３０に移動し、ここで、アップ／ダウン・カウンタ
２８が１だけ増分され、プログラマブル遅延回路３８の
マルチプレクサ・セクション６６をして、ＳＹＳＣＬＫ
Ｂとして、直前に選ばれた信号の前０．４ｎｓにあるＳ
ＹＳＣＬＫＡの遅延バージョンを選ばせる。状態１３２
へ移動すると、制御状態機械２２は、アンダーフロー信
号（状態１２８で検出されるオーバーフロー信号と同様
に、エラー状態を示す）をアップ／ダウン・カウンタ２
８が発行したかどうかを判断すべくチェックを行い、微
調整シーケンスが制御状態機械２２から出る。もしアン
ダーフローが検出されなかったならば、制御状態機械２
２は状態１２４に戻ることになる。
【００５０】状態１２８、１３２のそれぞれでオーバー
フローまたはアンダーフロー状態が検出されない限り、
ＳＹＳＣＬＫ’、ＳＹＳＯＵＴ’信号は同期範囲（図６
の状態ＩＩ）に持って行かれる。この時点で、制御状態
機械２２は状態１３４へ移動し、ＳＹＳＣＬＫＡ＿ＯＵ
Ｔ信号がクロック同期装置２０によって発生させられ、
ＳＹＳＯＵＴと同期化されることを示すＬＯＣＫ信号を
主張する。
フローまたはアンダーフロー状態が検出されない限り、
ＳＹＳＣＬＫ’、ＳＹＳＯＵＴ’信号は同期範囲（図６
の状態ＩＩ）に持って行かれる。この時点で、制御状態
機械２２は状態１３４へ移動し、ＳＹＳＣＬＫＡ＿ＯＵ
Ｔ信号がクロック同期装置２０によって発生させられ、
ＳＹＳＯＵＴと同期化されることを示すＬＯＣＫ信号を
主張する。
【００５１】状態１３４は所定期間にわたって制御状態
機械２２によって維持され、その後、制御状態機械２２
はそれ自身で状態１２４へ戻って同期化をチェックす
る。次いで、状態ＩＩがもはや有効でないと判断された
ならば、経路１２６／１２８または１３０．１３２のう
ちの一方がＳＹＳＣＬＫＡ＿ＯＵＴをＳＹＳＯＵＴと同
期させるように使用される。こうして、クロック同期装
置２０は、温度、電圧等の変動によって生じる可能性の
あるＳＹＳＯＵＴの任意小変動を追跡するＳＹＳＯＵＴ
の同期クロック表示を生成することができる。
機械２２によって維持され、その後、制御状態機械２２
はそれ自身で状態１２４へ戻って同期化をチェックす
る。次いで、状態ＩＩがもはや有効でないと判断された
ならば、経路１２６／１２８または１３０．１３２のう
ちの一方がＳＹＳＣＬＫＡ＿ＯＵＴをＳＹＳＯＵＴと同
期させるように使用される。こうして、クロック同期装
置２０は、温度、電圧等の変動によって生じる可能性の
あるＳＹＳＯＵＴの任意小変動を追跡するＳＹＳＯＵＴ
の同期クロック表示を生成することができる。
【００５２】要約すると、ここには、ディジタル・シス
テムにおいて１つのシステム・クロックを分布させるた
めに基準信号に同期化したクロック信号の複数の位相遅
延バージョンの１つを選ぶように作動するクロック同期
装置が開示されている。本発明の１つの好ましい実施例
を開示したが、上記の開示を読んだときに当業者であれ
ば多くの修正、変更が可能である。たとえば、制御・被
制御ロジックは少なくとも２種類の回路技術（たとえ
ば、ＴＴＬ、ＣＭＯＳ）で実現できる。これは使用され
る技術の必要性に合わせるためにＳＹＳＣＬＫ＿ＯＵＴ
の種々のブァアジョンを生成することを必要とするかも
知れない。したがって、ＳＹＳＣＬＫ＿ＯＵＴ信号の或
る種のバージョンは、どの技術で信号を用いているかに
依存して、ＳＹＳＣＬＫ＿ＯＵＴ信号の他のバージョン
より進んでいるかも知れないし、遅れているかも知れな
い。この遅延は、固定遅延あるいはプログラマブル遅延
いずれかの或る種の形によってクロック同期装置の出力
部で導入され得る。ここで、このような修正が発明の真
の範囲、精神から逸脱することはないことは了承された
い。
テムにおいて１つのシステム・クロックを分布させるた
めに基準信号に同期化したクロック信号の複数の位相遅
延バージョンの１つを選ぶように作動するクロック同期
装置が開示されている。本発明の１つの好ましい実施例
を開示したが、上記の開示を読んだときに当業者であれ
ば多くの修正、変更が可能である。たとえば、制御・被
制御ロジックは少なくとも２種類の回路技術（たとえ
ば、ＴＴＬ、ＣＭＯＳ）で実現できる。これは使用され
る技術の必要性に合わせるためにＳＹＳＣＬＫ＿ＯＵＴ
の種々のブァアジョンを生成することを必要とするかも
知れない。したがって、ＳＹＳＣＬＫ＿ＯＵＴ信号の或
る種のバージョンは、どの技術で信号を用いているかに
依存して、ＳＹＳＣＬＫ＿ＯＵＴ信号の他のバージョン
より進んでいるかも知れないし、遅れているかも知れな
い。この遅延は、固定遅延あるいはプログラマブル遅延
いずれかの或る種の形によってクロック同期装置の出力
部で導入され得る。ここで、このような修正が発明の真
の範囲、精神から逸脱することはないことは了承された
い。
【図１】本発明のクロック同期装置を組み込んだディジ
タル・システムのブロック図である。
タル・システムのブロック図である。
【図２】本発明のクロック同期装置の概略ブロック図で
ある。
ある。
【図３】図２に示すクロック同期装置と一緒に使用する
多段遅延ライン回路の１つおよびそれに組み合わせたマ
ルチプレクサ回路の概略図である。
多段遅延ライン回路の１つおよびそれに組み合わせたマ
ルチプレクサ回路の概略図である。
【図４】図２のクロック同期装置で使用するタイム・ウ
ィンドウ回路の概略図である。
ィンドウ回路の概略図である。
【図５】図２のクロック同期装置で発生させ、同期化し
たクロックと基準クロックとを比較するのに用いる位相
検出ロジックの概略図である。
たクロックと基準クロックとを比較するのに用いる位相
検出ロジックの概略図である。
【図６】図５に示す位相検出ロジックの動作を説明する
タイミング図である。
タイミング図である。
【図７】図２のクロック同期装置の動作を示すフローチ
ャート図である。
ャート図である。
１０ ディジタル・システム １２ プロセッサ・ユニット １４ クロック発生器 １６ 多重信号ライン・バス １８ 制御・被制御ロジック ２０ クロック同期装置 ２２ 制御状態機械 ２４ 位相検出ロジック ２６ アップ／ダウン・カウンタ ２８ アップ／ダウン・カウンタ ３０ マルチプレクサ ３２ ８対１マルチプレクサ ３４ 多段遅延ライン回路 ３６ タイム・ウィンドウ回路 ３８ プログラマブル遅延回路 ４０ マルチプレクサ ５０ タイム・ウィンドウ回路 ６０ ディジタル遅延ライン ６２ バッファ ６６ マルチプレクサ回路 ６８ 第１マルチプレクサ・ランク ７０ 第２マルチプレクサ・ランク ７２ 第３マルチプレクサ・ランク ８０ ラッチ ８８ ２入力ＡＮＤゲート ９０ 遅延回路 １００ フリップフロップ １０２ フリップフロップ １０４ フリップフロップ １０６ フリップフロップ １０８ 遅延回路
フロントページの続き (72)発明者 ダック エヌ リー アメリカ合衆国 カリフォルニア州 95051 サンタ クララ ゴンザガ プレ イス 3371 (72)発明者 ロードソン エル ユー アメリカ合衆国 カリフォルニア州 94086 サニーヴェイル コーンフラワー コート 1072 (72)発明者 アウラングゼブ ケイ カーン アメリカ合衆国 カリフォルニア州 95014 クーパーティノ サスーン ドラ イヴ 20041 (56)参考文献 特開 昭61−70831（ＪＰ，Ａ) 特開 昭54−87447（ＪＰ，Ａ)
Claims (7)
- 【請求項１】 基準クロック信号に同期したシステム・
クロック信号を供給するクロック同期システムであっ
て、第１クロック信号を受け取る入力手段と、前記第１
クロック信号を受け取るべく前記入力手段に結合され、
そこから各々が前記第１クロック信号の周波数と実質的
に同じ周波数を有している複数の位相関係の第２クロッ
ク信号を発生する第１回路手段と、前記複数の第２クロ
ック信号を受け取るべく結合され、制御信号に応じて該
第２クロック信号の一つを選定する第１マルチプレクサ
手段と、前記第２クロック信号の前記選定された一つを
受け取るべく結合され、そこから各々が前記第１クロッ
ク信号の周波数と実質的に同じ周波数を有する複数の位
相関係の第３クロック信号を発生する第２回路手段と、
複数の第３クロック信号を受け取るべく結合され、選定
されたものがシステムクロック信号を形成するように前
記制御信号に応じて第３クロック信号の一つを選定する
第２マルチプレクサ手段と、前記基準信号が前記第３ク
ロック信号の選定されたものより進んでいるかどうかを
示す位相信号をそれから発生すべく該第３クロック信号
の選定されたものと該基準信号を受け取ってそれらを比
較するように接続された第３回路手段と、前記第３回路
手段に結合され、前記位相信号に応じて第２、第３の信
号の選定されたものの選定をもたらす制御信号を発生す
る制御手段とを備えていることを特徴とするクロック同
期システム。 - 【請求項２】 前記制御手段は、前記位相信号に応答す
る状態機械手段と、前記制御信号を生成すべくカウント
アップまたはカウンドダウンするための該状態機械手段
によって制御可能な双方向カウンタとを含むことを特徴
とする請求項１に記載のクロック同期システム。 - 【請求項３】 前記第１マルチプレクサ手段に結合さ
れ、前記複数の第２クロック信号の前記選定されたもの
を受け取り、該第１マルチプレクサ手段による選定のあ
らゆる変更で開始する所定期間に対する該複数の第２ク
ロック信号の該選定されたものの伝達を禁止するタイム
・ウィドウ手段を含んでいることを特徴とする請求項１
に記載のクロック同期システム。 - 【請求項４】 基準クロック信号に同期したシステムク
ロック信号を供給するクロック同期システムであって、
第１クロック信号を発生する手段と、前記第１クロック
信号に応答し、それぞれが該第１クロック信号の周波数
と実質的に等しい周波数を有しかつ該第１クロック信号
からの積分量に相当する位相遅れである複数のクロック
信号をそれから発生する手段と、制御信号に応じて前記
システムクロック信号として前記複数のクロック信号の
一つを受け取りかつ選定すべく結合されたマルチプレク
サ手段と、前記基準信号と前記複数のクロック信号の前
記選定されたものの間の位相関係を示す位相信号をそれ
から発生すべく該複数のクロック信号の該選定されたも
のと該基準クロック信号を受け取って比較する手段と、
前記位相信号に応答する状態機械手段と、前記制御信号
をカウントアップまたはカウントダウンすべく前記状態
機械手段により制御可能なカウンタ手段とを備えている
ことを特徴とするクロック同期システム。 - 【請求項５】 所定の位相信号指示に応じて前記複数の
クロック信号の前記選定されたものの前記位相をシフト
する手段を含んでいることを特徴とする請求項４に記載
のクロック同期システム。 - 【請求項６】 前記複数のクロック信号を発生する手段
は、それぞれが該複数の信号の対応するものを発生する
ための出力を有する複数の直列接続された非反転式差動
バッファ回路手段を備えていることを特徴とする請求項
４に記載のクロック同期システム。 - 【請求項７】 前記カウンタ手段は、カウンティングア
ップ及びカウンティングダウンするための双方向カウン
タ手段と含んでいることを特徴とする請求項４に記載の
クロック同期システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US471915 | 1983-03-03 | ||
| US07/471,915 US5036528A (en) | 1990-01-29 | 1990-01-29 | Self-calibrating clock synchronization system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0695757A JPH0695757A (ja) | 1994-04-08 |
| JPH0752374B2 true JPH0752374B2 (ja) | 1995-06-05 |
Family
ID=23873485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3009089A Expired - Lifetime JPH0752374B2 (ja) | 1990-01-29 | 1991-01-29 | 自動校正式クロック同期装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5036528A (ja) |
| EP (1) | EP0440357A2 (ja) |
| JP (1) | JPH0752374B2 (ja) |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| WO1992007316A1 (en) * | 1990-10-12 | 1992-04-30 | Intel Corporation | Dynamically switchable multi-frequency clock generator |
| US5295257A (en) * | 1991-05-24 | 1994-03-15 | Alliedsignal Inc. | Distributed multiple clock system and a method for the synchronization of a distributed multiple system |
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| JPH0773598A (ja) * | 1993-06-29 | 1995-03-17 | Hitachi Ltd | タイミング抽出回路とこれを用いた記録再生装置 |
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| CN113767340A (zh) * | 2021-08-02 | 2021-12-07 | 华为技术有限公司 | 控制装置、电子控制系统及车辆 |
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- 1991-01-29 JP JP3009089A patent/JPH0752374B2/ja not_active Expired - Lifetime
Also Published As
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| EP0440357A2 (en) | 1991-08-07 |
| US5036528A (en) | 1991-07-30 |
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