JPH0752396B2 - 優先処理方式 - Google Patents
優先処理方式Info
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- JPH0752396B2 JPH0752396B2 JP63299424A JP29942488A JPH0752396B2 JP H0752396 B2 JPH0752396 B2 JP H0752396B2 JP 63299424 A JP63299424 A JP 63299424A JP 29942488 A JP29942488 A JP 29942488A JP H0752396 B2 JPH0752396 B2 JP H0752396B2
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- 238000003672 processing method Methods 0.000 title description 7
- 238000000034 method Methods 0.000 claims 1
- 230000001174 ascending effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は優先処理方式に関し、特に複数のリクエスト受
付ポートを持つ装置におけるリクエスト受付ポート優先
処理方式に関する。
付ポートを持つ装置におけるリクエスト受付ポート優先
処理方式に関する。
［従来の技術］ 従来、この種の優先処理方式は、例えば、第２図に示す
様に、リクエストポートP0に入力してくるリクエスト10
0のバッファレジスタ10と、リクエストポートP1に入力
してくるリクエスト101のバッファレジスタ11と、バッ
ファレジスタ10と、バッファレジスタ11にリクエストが
同時に入力された時、バッファレジスタ11の出力を打ち
消すためのゲート20,21と、またバッファレジスタ10の
出力を打ち消すためのゲート22,23と、ゲート20,22の出
力を選択しリクエストポートP0に入力したリクエスト10
0の受付け信号P0GO200を出力するセレクタ50と、ゲート
21,23の出力を選択し、リクエストポートP1に入力した
リクエスト101の受付け信号P1GO201を出力するセレクタ
51と、バッファレジスタ10,11両方にリクエストが入力
されている場合、Ｊ−Ｋフリップフロップ40に反転信号
110を出力し、セレクタ50,51のセレクト信号120を切換
えるリクエスト数判別回路30とから構成されている。
様に、リクエストポートP0に入力してくるリクエスト10
0のバッファレジスタ10と、リクエストポートP1に入力
してくるリクエスト101のバッファレジスタ11と、バッ
ファレジスタ10と、バッファレジスタ11にリクエストが
同時に入力された時、バッファレジスタ11の出力を打ち
消すためのゲート20,21と、またバッファレジスタ10の
出力を打ち消すためのゲート22,23と、ゲート20,22の出
力を選択しリクエストポートP0に入力したリクエスト10
0の受付け信号P0GO200を出力するセレクタ50と、ゲート
21,23の出力を選択し、リクエストポートP1に入力した
リクエスト101の受付け信号P1GO201を出力するセレクタ
51と、バッファレジスタ10,11両方にリクエストが入力
されている場合、Ｊ−Ｋフリップフロップ40に反転信号
110を出力し、セレクタ50,51のセレクト信号120を切換
えるリクエスト数判別回路30とから構成されている。
以下に動作を説明する。リクエスト100,101のうち片方
のみ入力されるとそれに対応する、受付け信号200,201
が出力される。リクエスト100,101が両方同時に入力さ
れると、Ｊ−Ｋフリップフロップ40の状態によって、受
付け信号200,201の内の一方が出力される。またＪ−Ｋ
フリップフロップ40の状態はリクエスト100,101が同時
に入力される毎に反転し、ポートP0およびポートP1の受
付け優先順位が等分になる様になっている。
のみ入力されるとそれに対応する、受付け信号200,201
が出力される。リクエスト100,101が両方同時に入力さ
れると、Ｊ−Ｋフリップフロップ40の状態によって、受
付け信号200,201の内の一方が出力される。またＪ−Ｋ
フリップフロップ40の状態はリクエスト100,101が同時
に入力される毎に反転し、ポートP0およびポートP1の受
付け優先順位が等分になる様になっている。
次にポートを４つ持つ場合を第３図に示す。この場合
は、ゲート60〜63によってポートP0からP3に向かって優
先順位が設定されておりまたゲート64〜67によってポー
トP3からP0に向かって優先順位が設定されているため、
第２図の様にポートが２つしかない時に比べポート受付
け優先順位が等分にはなりにくい。
は、ゲート60〜63によってポートP0からP3に向かって優
先順位が設定されておりまたゲート64〜67によってポー
トP3からP0に向かって優先順位が設定されているため、
第２図の様にポートが２つしかない時に比べポート受付
け優先順位が等分にはなりにくい。
［発明が解決しようとする課題］ このため、上述した従来の優先処理方式では、リクエス
トポート数が３コを越えた場合、ポート受付け優先順位
が等分になりにくいという欠点がある。例えば第３図
で、常にポートP0〜P3にリクエストが同時に入力してき
た場合、ポートP0,P3のリクエストのみが受付けられる
だけで、ポート1,2のリクエストはいつまでたっても受
付けられないという欠点がある。
トポート数が３コを越えた場合、ポート受付け優先順位
が等分になりにくいという欠点がある。例えば第３図
で、常にポートP0〜P3にリクエストが同時に入力してき
た場合、ポートP0,P3のリクエストのみが受付けられる
だけで、ポート1,2のリクエストはいつまでたっても受
付けられないという欠点がある。
そこで、本発明の技術的課題は、上述欠点に鑑み、リク
エストポート数が３個を越えた場合においても、装置の
大きさを抑え、ポート間の優先処理を等分に行える優先
処理方式を提供することである。
エストポート数が３個を越えた場合においても、装置の
大きさを抑え、ポート間の優先処理を等分に行える優先
処理方式を提供することである。
［課題を解決するための手段］ 本発明は、複数のリクエスト受付けポートを持ち、該複
数のリクエスト受付けポートに２つ以上のリクエストが
同時に入力される装置において、前記リクエスト受付け
ポート数に対応するビット数の数値を出力するポインタ
と、該ポインタの出力を受け、該ポインタの出力に“0"
から正の整数を順次加算して前記リクエスト受付けポー
ト数に対応する数の数値を出力する加算器と、予め定め
られた優先順序を該加算器の出力により回転させ、受付
けた複数のリクエストの内から１つを択一的に選択する
優先処理手段と、該優先処理手段の出力により前記加算
器の出力の一つを所定の優先順序で選択するセレクタ
と、該セレクタの出力による受付けたリクエストから１
つのリクエストを決定する処理決定手段とを有している
ことを特徴とする優先処理方式が得られる。
数のリクエスト受付けポートに２つ以上のリクエストが
同時に入力される装置において、前記リクエスト受付け
ポート数に対応するビット数の数値を出力するポインタ
と、該ポインタの出力を受け、該ポインタの出力に“0"
から正の整数を順次加算して前記リクエスト受付けポー
ト数に対応する数の数値を出力する加算器と、予め定め
られた優先順序を該加算器の出力により回転させ、受付
けた複数のリクエストの内から１つを択一的に選択する
優先処理手段と、該優先処理手段の出力により前記加算
器の出力の一つを所定の優先順序で選択するセレクタ
と、該セレクタの出力による受付けたリクエストから１
つのリクエストを決定する処理決定手段とを有している
ことを特徴とする優先処理方式が得られる。
［実施例］ 次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は４つのリクエストポートP0〜P3を持つ場合の本
発明の一実施例であり、リクエストバッファレジスタ12
〜15と、２ビットのカウンタで或いは乱数発生器とで構
成されるクロック入力毎にカウント・アップする或いは
乱数を発生する優先ポートポインタ300と、優先ポート
ポインタ300の出力に＋0,＋1,＋2,＋３をそれぞれ加算
する加算器310〜313と、加算器310〜313の出力をデコー
ドするデコーダ320〜323と、ゲート400,410,420〜423と
ゲート420〜423の出力をエンコードするエンコーダ330
とエンコーダ330の出力で加算器310〜313の内一つが選
択されるセレクタ331と、セレクタ331の出力をデコード
するデコーダ324と、リクエストポートの受付け信号P0G
O〜P3GOを出力するゲート410とから構成される。
発明の一実施例であり、リクエストバッファレジスタ12
〜15と、２ビットのカウンタで或いは乱数発生器とで構
成されるクロック入力毎にカウント・アップする或いは
乱数を発生する優先ポートポインタ300と、優先ポート
ポインタ300の出力に＋0,＋1,＋2,＋３をそれぞれ加算
する加算器310〜313と、加算器310〜313の出力をデコー
ドするデコーダ320〜323と、ゲート400,410,420〜423と
ゲート420〜423の出力をエンコードするエンコーダ330
とエンコーダ330の出力で加算器310〜313の内一つが選
択されるセレクタ331と、セレクタ331の出力をデコード
するデコーダ324と、リクエストポートの受付け信号P0G
O〜P3GOを出力するゲート410とから構成される。
以下に動作を説明する。まず、リクエストポートP0〜P3
の内１つに、例えば、リクエスト104が入力してきた場
合、優先ポートポインタ300は、“0"から“3"の内のあ
る数を示しているが、デコーダ320〜324、エンコーダ33
0、ゲート400,420〜423,410、セレクタ331により、リク
エストポート２の受付け信号P2GO204が出力される。
の内１つに、例えば、リクエスト104が入力してきた場
合、優先ポートポインタ300は、“0"から“3"の内のあ
る数を示しているが、デコーダ320〜324、エンコーダ33
0、ゲート400,420〜423,410、セレクタ331により、リク
エストポート２の受付け信号P2GO204が出力される。
次にリクエストポートP1,P3の２か所にリクエスト103,1
05が入力してきた場合、この時も、優先ポートポインタ
300は“0"から“3"の内のある数を示しており、例えば
優先ポートポインタ300の値が“0"の場合はリクエスト
ポートP1の受付け信号P1GO203が“1"の場合は、同様に
受付け信号P1GO203が、“2"の場合は、受付け信号P3GO2
05が“3"の場合は、受付け信号P3GO205が出力される。
05が入力してきた場合、この時も、優先ポートポインタ
300は“0"から“3"の内のある数を示しており、例えば
優先ポートポインタ300の値が“0"の場合はリクエスト
ポートP1の受付け信号P1GO203が“1"の場合は、同様に
受付け信号P1GO203が、“2"の場合は、受付け信号P3GO2
05が“3"の場合は、受付け信号P3GO205が出力される。
つまり優先ポートポインタ300が示す値から昇順に接
し、一番近いポートのリクエストが受付けられる。優先
ポートポインタ300の値は常に更新されており、リクエ
スト102〜105に２つ以上のリクエストが入力していて
も、どのポートリクエストも等分に（ランダムに近く）
受付けられる様になっている。
し、一番近いポートのリクエストが受付けられる。優先
ポートポインタ300の値は常に更新されており、リクエ
スト102〜105に２つ以上のリクエストが入力していて
も、どのポートリクエストも等分に（ランダムに近く）
受付けられる様になっている。
［発明の効果］ 以上説明したように本発明は、カウンタで、或いは、乱
数発生器で構成される優先ポートポインタを使用し、そ
れによってポート間の優先順位を決める事により、３つ
以上のリクエストポートを持つ場合、ポート間の優先処
理を等分に行なうことができると共に、ゲートの論理回
路を一組の単純なツリー構造とすることにより、装置の
大きさを抑えることができるという効果がある。
数発生器で構成される優先ポートポインタを使用し、そ
れによってポート間の優先順位を決める事により、３つ
以上のリクエストポートを持つ場合、ポート間の優先処
理を等分に行なうことができると共に、ゲートの論理回
路を一組の単純なツリー構造とすることにより、装置の
大きさを抑えることができるという効果がある。
第１図は本発明の一実施例、第２、３図は従来の技術の
説明図である。 10〜15……バッファレジスタ、100〜105……リクエス
ト、20〜23,60〜67,400,410,420〜423……ゲート、30,3
1……リクエスト数判別回路、40……Ｊ−Ｋフリップフ
ロップ、50,51,331……セレクタ、320〜324……デコー
ダ、330……エンコーダ、100〜105……リクエスト、11
0,111……反転信号、200〜205……リクエスト受付け信
号、51……選択信号、300……優先ポートポインタ、310
〜313……加算器。
説明図である。 10〜15……バッファレジスタ、100〜105……リクエス
ト、20〜23,60〜67,400,410,420〜423……ゲート、30,3
1……リクエスト数判別回路、40……Ｊ−Ｋフリップフ
ロップ、50,51,331……セレクタ、320〜324……デコー
ダ、330……エンコーダ、100〜105……リクエスト、11
0,111……反転信号、200〜205……リクエスト受付け信
号、51……選択信号、300……優先ポートポインタ、310
〜313……加算器。
Claims (1)
- 【請求項１】複数のリクエスト受付けポートを持ち、該
複数のリクエスト受付けポートに２つ以上のリクエスト
が同時に入力される装置において、前記リクエスト受付
けポート数に対応するビット数の数値を出力するポイン
タと、該ポインタの出力を受け、該ポインタの出力に
“0"から正の整数を順次加算して前記リクエスト受付け
ポート数に対応する数の数値を出力する加算器と、予め
定められた優先順序を該加算器の出力により回転させ、
受付けた複数のリクエストの内から１つを択一的に選択
する第１の優先処理手段と、該第１の優先処理手段の出
力により前記加算器の出力の一つを所定の優先順序で選
択するセレクタと、該セレクタの出力による受付けた１
つのリクエストを決定する処理決定手段とを有すること
を特徴とする優先処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63299424A JPH0752396B2 (ja) | 1988-11-29 | 1988-11-29 | 優先処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63299424A JPH0752396B2 (ja) | 1988-11-29 | 1988-11-29 | 優先処理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02146658A JPH02146658A (ja) | 1990-06-05 |
| JPH0752396B2 true JPH0752396B2 (ja) | 1995-06-05 |
Family
ID=17872390
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63299424A Expired - Fee Related JPH0752396B2 (ja) | 1988-11-29 | 1988-11-29 | 優先処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0752396B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS522127A (en) * | 1975-06-24 | 1977-01-08 | Hitachi Ltd | Memory access control circuit |
| JPS54146552A (en) * | 1978-05-09 | 1979-11-15 | Mitsubishi Electric Corp | Interruption control system |
| JPS5790738A (en) * | 1980-11-28 | 1982-06-05 | Nec Corp | Priority controlling circuit |
-
1988
- 1988-11-29 JP JP63299424A patent/JPH0752396B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02146658A (ja) | 1990-06-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |