JPH0752419B2 - デ−タ転送制御方式 - Google Patents
デ−タ転送制御方式Info
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- JPH0752419B2 JPH0752419B2 JP62207959A JP20795987A JPH0752419B2 JP H0752419 B2 JPH0752419 B2 JP H0752419B2 JP 62207959 A JP62207959 A JP 62207959A JP 20795987 A JP20795987 A JP 20795987A JP H0752419 B2 JPH0752419 B2 JP H0752419B2
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- read data
- channel
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】 〔概要〕 入出力装置と主記憶装置との間のデータ転送を制御する
データ転送制御方式に関し、 データ読み込み動作の総合時間を短縮できるデータ転送
方式を提供することを目的とし、 入出力装置からの読み出しデータを通信路に送出した直
後に最後の読み出しデータの送出を意味するラストデー
タ・コマンドを入出力制御装置より送出し、中央入出力
処理装置で該通信路より受信した読み出しデータを所定
バイト数のバウンダリー単位で主記憶装置に書き込みデ
ータ転送を行なうデータ転送制御方式において、該中央
入出力処理装置は該ラストデータ・コマンドを受信した
とき受信した最後の読み出しデータが該バウンダリーに
達しているかどうかに拘らず該主記憶装置に書き込むよ
う構成する。
データ転送制御方式に関し、 データ読み込み動作の総合時間を短縮できるデータ転送
方式を提供することを目的とし、 入出力装置からの読み出しデータを通信路に送出した直
後に最後の読み出しデータの送出を意味するラストデー
タ・コマンドを入出力制御装置より送出し、中央入出力
処理装置で該通信路より受信した読み出しデータを所定
バイト数のバウンダリー単位で主記憶装置に書き込みデ
ータ転送を行なうデータ転送制御方式において、該中央
入出力処理装置は該ラストデータ・コマンドを受信した
とき受信した最後の読み出しデータが該バウンダリーに
達しているかどうかに拘らず該主記憶装置に書き込むよ
う構成する。
〔産業上の利用分野〕 本発明はデータ転送制御方式に関し、入出力装置と主記
憶装置との間のデータ転送を制御するデータ転送制御方
式に関する。
憶装置との間のデータ転送を制御するデータ転送制御方
式に関する。
入出力処理を中央処理装置（CPU）と独立に行なう場
合、中央装置側にCPUを共通に主記憶装置をアクセスす
る中央入出力処理装置（チャネル）を設け、また入出力
装置（I/O）側に入出力制御装置（1OC）を設け、チャネ
ル装置をIOCとの間を伝送器で結合してデータ転送を行
なうチャネル制御が従来より行なわれている。
合、中央装置側にCPUを共通に主記憶装置をアクセスす
る中央入出力処理装置（チャネル）を設け、また入出力
装置（I/O）側に入出力制御装置（1OC）を設け、チャネ
ル装置をIOCとの間を伝送器で結合してデータ転送を行
なうチャネル制御が従来より行なわれている。
上記のチャネルとIOCとの間のデータ転送は高速に行な
うことが要望されている。
うことが要望されている。
従来、IOCからチャネルへのデータ読み込み動作につい
て説明する。
て説明する。
IOCはI/Oからの読み出しデータを順次、チャネルに
送出する。
送出する。
チャネルは受信したデータを例えば16バイトのバウ
ンダリー単位で主記憶装置に書き込む。
ンダリー単位で主記憶装置に書き込む。
IOCはI/Oから最後の読み出しデータを受信した後LD
T（ラストデータ）コマンドをチャネルに対し送出し、
終了状態を解析して終了状態のステータスをチャネルに
送出する。
T（ラストデータ）コマンドをチャネルに対し送出し、
終了状態を解析して終了状態のステータスをチャネルに
送出する。
チャネルは終了状態のステータスを受信し、全ての
受信したデータを主記憶装置に書き込んだ後、上記終了
状態のステータス及び主記憶装置よりのコンプリート信
号の解析を行ない、その解析結果をCPUに通知しデータ
転送を終了する。
受信したデータを主記憶装置に書き込んだ後、上記終了
状態のステータス及び主記憶装置よりのコンプリート信
号の解析を行ない、その解析結果をCPUに通知しデータ
転送を終了する。
従来の方式では、最後にIOCからの受け取った読み取り
データがバウンダリーに達していない場合、チャネルは
終了状態のステータスの受信を持って読み取りデータを
主記憶装置に書き込む。
データがバウンダリーに達していない場合、チャネルは
終了状態のステータスの受信を持って読み取りデータを
主記憶装置に書き込む。
一般的に1OCが最後の読み出しデータを送出してから終
了状態のステータスを送出するまで長時間を要する。
了状態のステータスを送出するまで長時間を要する。
このため、データ読み込み動作の総合時間を考えると、
かなりの時間損失が生じるという問題点があった。
かなりの時間損失が生じるという問題点があった。
本発明は上記の点に鑑みてなされたものであり、データ
読み込み動作の総合時間を短縮できるデータ転送方式を
提供することを目的とする。
読み込み動作の総合時間を短縮できるデータ転送方式を
提供することを目的とする。
本発明のデータ転送制御方式は、入出力装置（17）から
の読み出しデータを通信路（15）に送出した直後に最後
の読み出しデータの送出を意味するラストデータ・コマ
ンドを入出力制御装置（16）より送出し、中央入出力処
理装置（13）で通信路（15）より受信した読み出しデー
タを所定バイト数のバウンダリー単位で主記憶装置（1
2）に書き込みデータ転送を行なう。
の読み出しデータを通信路（15）に送出した直後に最後
の読み出しデータの送出を意味するラストデータ・コマ
ンドを入出力制御装置（16）より送出し、中央入出力処
理装置（13）で通信路（15）より受信した読み出しデー
タを所定バイト数のバウンダリー単位で主記憶装置（1
2）に書き込みデータ転送を行なう。
更に、中央入出力処理装置（13）はラストデータ・コマ
ンドを受信したとき受信した最後の読み出しデータがバ
ウンダリーに達しているかどうかに拘らず主記憶装置
（12）に書き込む。
ンドを受信したとき受信した最後の読み出しデータがバ
ウンダリーに達しているかどうかに拘らず主記憶装置
（12）に書き込む。
本発明方式においては、中央入出力処理装置（13）は入
出力制御装置（16）から最後の読み出しデータを送出し
たことを意味するラストデータ・コマンドを受け取る
と、最後の読み出しデータがバウンダリーに達していな
い場合にも入出力制御装置（16）の終了状態の解析を待
つことなく、上記最後の読み出しデータを含む読み出し
データを主記憶装置（12）に書き込む。
出力制御装置（16）から最後の読み出しデータを送出し
たことを意味するラストデータ・コマンドを受け取る
と、最後の読み出しデータがバウンダリーに達していな
い場合にも入出力制御装置（16）の終了状態の解析を待
つことなく、上記最後の読み出しデータを含む読み出し
データを主記憶装置（12）に書き込む。
このため、バウンダリーに達していない最後の読み出し
データの書き込みに要する時間を短縮できる。
データの書き込みに要する時間を短縮できる。
第１図は本発明のデータ転送方式を適用したシステムの
一実施例のブロック図を示す。
一実施例のブロック図を示す。
同図中、10は中央装置であり、CPU11、主記憶装置12、
チャネル13で構成されている。
チャネル13で構成されている。
CPU11及びチャネル13夫々は主記憶装置12をアクセス
し、かつCPU11はチャネル13を制御している。
し、かつCPU11はチャネル13を制御している。
チャネル13はシリアルの光通信路14,15によってIOC16と
双方向に接続されている。IOC16はディスク装置等のI/O
17の入出力制御を行なう。
双方向に接続されている。IOC16はディスク装置等のI/O
17の入出力制御を行なう。
ここで、IOC16からチャネル13へのデータ読み込み動作
を行なうとき、IOC16の動作は従来と同一である。IOC16
はI/O17からのリードデータを順次シリアルの光信号に
変調して光通信路15よりチャネル13に送出し、最後のリ
ードデータを送出した後にLDTコマンドを送出する。
を行なうとき、IOC16の動作は従来と同一である。IOC16
はI/O17からのリードデータを順次シリアルの光信号に
変調して光通信路15よりチャネル13に送出し、最後のリ
ードデータを送出した後にLDTコマンドを送出する。
この光信号は第２図に示す如くデータフレーム単位で送
信される。同図中、データフレームの先頭には同期用の
２ブロックのフレーム・ヘッダー（FH）20aが設けら
れ、この後に例えば64ブロックのデータが続く、このデ
ータはリード・データ20b、コマンド20c、ダミーデータ
20dであり、データフレームの最後には２ブロックのサ
イクリック・リダンダンシィ・チェック（CRC）コード2
0eが設けられている。ここでブロックのデータ20b,20d
及びコマンド20cにはリードデータかコマンドかを判別
するビットが付加されている。
信される。同図中、データフレームの先頭には同期用の
２ブロックのフレーム・ヘッダー（FH）20aが設けら
れ、この後に例えば64ブロックのデータが続く、このデ
ータはリード・データ20b、コマンド20c、ダミーデータ
20dであり、データフレームの最後には２ブロックのサ
イクリック・リダンダンシィ・チェック（CRC）コード2
0eが設けられている。ここでブロックのデータ20b,20d
及びコマンド20cにはリードデータかコマンドかを判別
するビットが付加されている。
第３図はチャネル13の要部のブロック図を示す。
同図中、端子には光通信路15よりの光信号が入来する。
この光信号は光電変換部31で電気信号に変換され、かつ
復調された後シリアル／パラレル変換部32でバイト単位
のパラレルの信号に変換される。
この光信号は光電変換部31で電気信号に変換され、かつ
復調された後シリアル／パラレル変換部32でバイト単位
のパラレルの信号に変換される。
このパラレルの信号はデータパターン解析部33及びCRC
チェック部34に供給される。CRCチェック部34は各デー
タフレームのCRCコード20eのチェックを行なってデータ
フレームの誤りの有無を検出し、その検出結果はチャネ
ル13の制御部（図示せず）に通知される。
チェック部34に供給される。CRCチェック部34は各デー
タフレームのCRCコード20eのチェックを行なってデータ
フレームの誤りの有無を検出し、その検出結果はチャネ
ル13の制御部（図示せず）に通知される。
データパターン解析部33は第２図のブロックのデータ20
b,20d及びコマンド20c内の判別用のビットから、リード
データ、コマンドの判別を行ない、コマンドをデコーダ
35に供給する。また、データパターンからダミーデータ
とリードデータとを判別し、リードデータをバッファ36
に供給し、リードデータの１バイト毎に１ビットの値
‘1'のバイトマークを発生してバッファ37に供給する。
b,20d及びコマンド20c内の判別用のビットから、リード
データ、コマンドの判別を行ない、コマンドをデコーダ
35に供給する。また、データパターンからダミーデータ
とリードデータとを判別し、リードデータをバッファ36
に供給し、リードデータの１バイト毎に１ビットの値
‘1'のバイトマークを発生してバッファ37に供給する。
バッファ36はリードデータを４バイトまで蓄積する。バ
ッファ37はバイトマークを４ビットまで蓄積して蓄積さ
れた各ビットをナンド回路39に供給する。
ッファ37はバイトマークを４ビットまで蓄積して蓄積さ
れた各ビットをナンド回路39に供給する。
また、デコーダ35は各種コマンドをデコードしてチャネ
ル13の制御部（図示せず）に通知すると共に、LDTコマ
ンドをデコードしたとき値‘1'のLDTマークを生成して
ラッチ回路40に供給する。ラッチ回路40は格納したLDT
マークをオア回路41及びデータストレージ・コントロー
ル部43に供給する。また、アンド回路39の出力がオア回
路41に供給されており、オア回路41はバッファ36に４バ
イトのリードデータが蓄積されたとき、及びLDTコマン
ドが入来したとき値‘1'のストアリクエスト信号を生成
してバッファコントロール部42及びデータストレージ・
コントロール部43に供給する。
ル13の制御部（図示せず）に通知すると共に、LDTコマ
ンドをデコードしたとき値‘1'のLDTマークを生成して
ラッチ回路40に供給する。ラッチ回路40は格納したLDT
マークをオア回路41及びデータストレージ・コントロー
ル部43に供給する。また、アンド回路39の出力がオア回
路41に供給されており、オア回路41はバッファ36に４バ
イトのリードデータが蓄積されたとき、及びLDTコマン
ドが入来したとき値‘1'のストアリクエスト信号を生成
してバッファコントロール部42及びデータストレージ・
コントロール部43に供給する。
バッファコントロール部42はストアリクエスト信号の供
給によりバッファ36の蓄積リードデータをデータストレ
ージ44に供給し、これと共にバッファ37の全ビットをク
リアする。
給によりバッファ36の蓄積リードデータをデータストレ
ージ44に供給し、これと共にバッファ37の全ビットをク
リアする。
データストレージ・コントロール部43はラッチ回路40よ
りのLDTマークが供給されてない場合には、ストアリク
エスト信号が４回入来する毎にメモリリクエスト信号を
生成し、LDTマークが供給されたときにもメモリリクエ
スト信号を生成する。このメモリリクエスト信号は端子
45より主記憶装置12へ供給される。
りのLDTマークが供給されてない場合には、ストアリク
エスト信号が４回入来する毎にメモリリクエスト信号を
生成し、LDTマークが供給されたときにもメモリリクエ
スト信号を生成する。このメモリリクエスト信号は端子
45より主記憶装置12へ供給される。
主記憶装置12より端子46を介してメモリリクエストに対
するコンプリート信号が返ってくると、データストレー
ジ・コントロール部43はデータストレージ44に通常16バ
イトバウンダリー単位でリードデータを出力させ、この
リードデータは端子47より主記憶装置12に供給されて書
き込まれる。
するコンプリート信号が返ってくると、データストレー
ジ・コントロール部43はデータストレージ44に通常16バ
イトバウンダリー単位でリードデータを出力させ、この
リードデータは端子47より主記憶装置12に供給されて書
き込まれる。
勿論LDTマークによるメモリリクエスト信号が生成され
た場合には、データストレージ44に16バイトバウンダリ
ーのリードデータがなくても、あるだけのリードデータ
が主記憶装置12に供給される。
た場合には、データストレージ44に16バイトバウンダリ
ーのリードデータがなくても、あるだけのリードデータ
が主記憶装置12に供給される。
このようにチャネル13にIOC16よりのLDTコマンドが供給
されたときに最後のリードデータを含むデータを主記憶
装置２に書き込まれ、それに対する主記憶装置12からの
コンプリート信号がチャネル13に供給される。
されたときに最後のリードデータを含むデータを主記憶
装置２に書き込まれ、それに対する主記憶装置12からの
コンプリート信号がチャネル13に供給される。
従って、IOC16がLDTコマンドを送出後、終了状態の解析
を行なって終了状態のステータスを送出したとき、チャ
ネル13は終了状態のステータスを受け取ると同時に上記
終了状態のステータス及び主記憶装置12よりのコプリー
ト信号の解析を行なうことができる。これによって、従
来バウンダリーに達していない最後の読み出しデータの
書き込みに要していた時間を短縮できデータ読み込み動
作の総合時間が短縮される。
を行なって終了状態のステータスを送出したとき、チャ
ネル13は終了状態のステータスを受け取ると同時に上記
終了状態のステータス及び主記憶装置12よりのコプリー
ト信号の解析を行なうことができる。これによって、従
来バウンダリーに達していない最後の読み出しデータの
書き込みに要していた時間を短縮できデータ読み込み動
作の総合時間が短縮される。
特に、データの読み込み動作後、次のデータの読み込み
動作を連続させるコマンド・チェイニングを行なう場合
には、チャネル13は終了状態の解析及び解析結果のCPU1
1への通知後、主記憶装置12より次に実行するチャネル
コマンドを取り出して、これをIOC16に転送しなければ
ならず、I/O17におけるデータの読み込み動作の終了か
ら次のデータの読み込み動作の開始までの時間は限定さ
れているため、上記のデータ読み込み動作の総合時間の
短縮は極めて重要である。
動作を連続させるコマンド・チェイニングを行なう場合
には、チャネル13は終了状態の解析及び解析結果のCPU1
1への通知後、主記憶装置12より次に実行するチャネル
コマンドを取り出して、これをIOC16に転送しなければ
ならず、I/O17におけるデータの読み込み動作の終了か
ら次のデータの読み込み動作の開始までの時間は限定さ
れているため、上記のデータ読み込み動作の総合時間の
短縮は極めて重要である。
上述の如く、本発明のデータ転送制御方式によれば、デ
ータの読み込み動作の総合時間を短縮でき、特にコマン
ド・チェイニングを行なう場合に好適であり、実用上き
わめて有用である。
ータの読み込み動作の総合時間を短縮でき、特にコマン
ド・チェイニングを行なう場合に好適であり、実用上き
わめて有用である。
第１図は本発明のデータ転送制御方式を適用したシステ
ムの一実施例のブロック図、第２図は本発明方式のデー
タフレーム構成を説明するための図、 第３図は第１図のチャネルの要部の一実施例のブロック
図である。 図において、 10は中央装置、 11は中央処理装置（CPU）、 12は主記憶装置、 13……中央入出力処理装置（チャネル）、 14,15は光通信路、 16は入出力制御装置（IOC）、 17は入出力装置（I/O） を示す。
ムの一実施例のブロック図、第２図は本発明方式のデー
タフレーム構成を説明するための図、 第３図は第１図のチャネルの要部の一実施例のブロック
図である。 図において、 10は中央装置、 11は中央処理装置（CPU）、 12は主記憶装置、 13……中央入出力処理装置（チャネル）、 14,15は光通信路、 16は入出力制御装置（IOC）、 17は入出力装置（I/O） を示す。
Claims (1)
- 【請求項１】入出力装置（17）からの読み出しデータを
通信路（15）に送出した直後に最後の読み出しデータの
送出を意味するラストデータ・コマンドを入出力制御装
置（16）より送出し、中央入出力処理装置（13）で該通
信路（15）より受信した読み出しデータを所定バイト数
のバウンダリー単位で主記憶装置（12）に書き込みデー
タ転送を行なうデータ転送制御方式において、 該中央入出力処理装置（13）は該ラストデータ・コマン
ドを受信したとき受信した最後の読み出しデータが該バ
ウンダリーに達しているかどうかに拘らず該主記憶装置
（12）に書き込むことを特徴とするデータ転送制御方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62207959A JPH0752419B2 (ja) | 1987-08-21 | 1987-08-21 | デ−タ転送制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62207959A JPH0752419B2 (ja) | 1987-08-21 | 1987-08-21 | デ−タ転送制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6451554A JPS6451554A (en) | 1989-02-27 |
| JPH0752419B2 true JPH0752419B2 (ja) | 1995-06-05 |
Family
ID=16548361
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62207959A Expired - Fee Related JPH0752419B2 (ja) | 1987-08-21 | 1987-08-21 | デ−タ転送制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0752419B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60136848A (ja) * | 1983-12-26 | 1985-07-20 | Hitachi Ltd | デ−タ処理装置 |
-
1987
- 1987-08-21 JP JP62207959A patent/JPH0752419B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6451554A (en) | 1989-02-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |