JPH0752842B2 - フェイズロックル−プ集積回路 - Google Patents
フェイズロックル−プ集積回路Info
- Publication number
- JPH0752842B2 JPH0752842B2 JP62167253A JP16725387A JPH0752842B2 JP H0752842 B2 JPH0752842 B2 JP H0752842B2 JP 62167253 A JP62167253 A JP 62167253A JP 16725387 A JP16725387 A JP 16725387A JP H0752842 B2 JPH0752842 B2 JP H0752842B2
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- Japan
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- output
- inverter
- switch
- integrated circuit
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- 239000013078 crystal Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000010355 oscillation Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は周波数シンセサイザ用PLL ICに関し、特に電源
電圧を印加したまま機能を停止するための制御回路を備
えたPLL ICに関する。
電圧を印加したまま機能を停止するための制御回路を備
えたPLL ICに関する。
従来、この種のPLL ICは第２図のように水晶発振回路用
の内部バイアスのかかったインバータ24、基準分周器2
5、電圧制御発振器からの信号を入力する。内部バイア
スのかかったインバータ28、可変分周器29、位相検波器
31、インバータ32とＰチャネルトランジスタ33とＮチャ
ネルトランジスタ34より成るチャージポンプがCMOS技術
を使用して構成されていた。
の内部バイアスのかかったインバータ24、基準分周器2
5、電圧制御発振器からの信号を入力する。内部バイア
スのかかったインバータ28、可変分周器29、位相検波器
31、インバータ32とＰチャネルトランジスタ33とＮチャ
ネルトランジスタ34より成るチャージポンプがCMOS技術
を使用して構成されていた。
上述した従来のPLL ICは電源電圧を印加したまま機能を
停止させることを考慮していないため、内部で抵抗23,2
7により帰還のかかったCMOSインバータ24,28では、入力
がオープンとなると、入力が電源電圧の約半分にバイア
スされ、インバータを構成するＰチャネル・Ｎチャネル
の両トランジスタともに導通し大きな貫通電流が流れて
しまい低消費電流の要求を満足できないという欠点があ
る。
停止させることを考慮していないため、内部で抵抗23,2
7により帰還のかかったCMOSインバータ24,28では、入力
がオープンとなると、入力が電源電圧の約半分にバイア
スされ、インバータを構成するＰチャネル・Ｎチャネル
の両トランジスタともに導通し大きな貫通電流が流れて
しまい低消費電流の要求を満足できないという欠点があ
る。
この対策として第３図のように動作停止時にスイッチ44
により帰還抵抗43を切りはなし、同時にインバータ45の
入力を抵抗41を介してスイッチ42で最低電位にプルダウ
ンするよう構成した例もある。この例においては入力信
号を同時に停止させないと、入力振幅が大きいときはイ
ンバータとしては動作してしまうこと、プルダウン抵抗
が41が負荷となり外部の信号源からみると負荷が重くな
ることという不具合点があり、高精度水晶発振器を使用
した場合入力を停止させるため外部にゲート回路が必要
であるという欠点があった。またチャージポンプの出力
がハイインピーダンスとならないため、動作の停止のた
びに外部のローパスフィルタの出力電圧が保持されず動
作開始時、毎回出力電圧の立上りに時定数分だけの時間
を要し、間ケツ的な動作時に起動が遅いという欠点があ
る。
により帰還抵抗43を切りはなし、同時にインバータ45の
入力を抵抗41を介してスイッチ42で最低電位にプルダウ
ンするよう構成した例もある。この例においては入力信
号を同時に停止させないと、入力振幅が大きいときはイ
ンバータとしては動作してしまうこと、プルダウン抵抗
が41が負荷となり外部の信号源からみると負荷が重くな
ることという不具合点があり、高精度水晶発振器を使用
した場合入力を停止させるため外部にゲート回路が必要
であるという欠点があった。またチャージポンプの出力
がハイインピーダンスとならないため、動作の停止のた
びに外部のローパスフィルタの出力電圧が保持されず動
作開始時、毎回出力電圧の立上りに時定数分だけの時間
を要し、間ケツ的な動作時に起動が遅いという欠点があ
る。
本発明のPLL ICは、動作を停止させるための入力端子
と、チャージポンプの出力をハイインピーダンスにする
ためのゲート回路と、基準信号および可変周波数信号の
入力の初段のインバータの電源に直列に挿入されたスイ
ッチと、このインバータの入力出力間に設けられた帰還
抵抗に直列に挿入されたスイッチと、初段と２段目のイ
ンバータの間と、グラウンド間に設けられたスイッチを
有している。
と、チャージポンプの出力をハイインピーダンスにする
ためのゲート回路と、基準信号および可変周波数信号の
入力の初段のインバータの電源に直列に挿入されたスイ
ッチと、このインバータの入力出力間に設けられた帰還
抵抗に直列に挿入されたスイッチと、初段と２段目のイ
ンバータの間と、グラウンド間に設けられたスイッチを
有している。
次に本発明について図面を参照して説明する。第１図は
本発明の一実施例である。
本発明の一実施例である。
制御入力124が低レベルのときスイッチ110と112はオフ
となりかつ、スイッチ113はオンするよう構成されてい
る。このため、可変周波数入力109の入力レベルに関係
なく初段インバータ111の電源は切れており、出力はス
イッチ113により低レベルに固定されている。すなわち
入力での動作電流はほとんど流れず、入力インピーダン
スは無限大に近く完全に入力はカットされ次段は伝わら
ないようになっている。逆に制御入力124が高レベルで
はスイッチ110と112がオンし初段インバータは抵抗帰還
によりバイアスされており入力に直列にキャパシタを入
れることにより交流増幅器を構成する。またスイッチ11
3はオフであり信号は問題なく次段へ伝えられる。
となりかつ、スイッチ113はオンするよう構成されてい
る。このため、可変周波数入力109の入力レベルに関係
なく初段インバータ111の電源は切れており、出力はス
イッチ113により低レベルに固定されている。すなわち
入力での動作電流はほとんど流れず、入力インピーダン
スは無限大に近く完全に入力はカットされ次段は伝わら
ないようになっている。逆に制御入力124が高レベルで
はスイッチ110と112がオンし初段インバータは抵抗帰還
によりバイアスされており入力に直列にキャパシタを入
れることにより交流増幅器を構成する。またスイッチ11
3はオフであり信号は問題なく次段へ伝えられる。
同様に基準入力101も動作するのは明らかである。102の
インバータ出力が追加されているため、101−102間に水
晶発振子を接続することにより水晶発振器が構成でき
る。124制御入力により発振または増幅と動作停止を切
換えることができる。
インバータ出力が追加されているため、101−102間に水
晶発振子を接続することにより水晶発振器が構成でき
る。124制御入力により発振または増幅と動作停止を切
換えることができる。
位相検波器119の出力は二つの入力の位相が一致したと
き二出力とともにハイレベルとなるよう構成されてい
る。制御入力124がハイレベルであれば位相検波器の出
力はＰチャネルトランジスタ122、Ｎチャネルトランジ
スタ123に伝えられ位相一致では両方のトランジスタ共
にオフとなっている。位相差に応じてどちらか一方のト
ランジスタがオンし誤差出力端子126に接続されるロー
パスフィルタに対して充電または放電し、平滑化された
直流化された出力により電圧制御発振器の周波数がコン
トロールされ、PLLが構成されている。
き二出力とともにハイレベルとなるよう構成されてい
る。制御入力124がハイレベルであれば位相検波器の出
力はＰチャネルトランジスタ122、Ｎチャネルトランジ
スタ123に伝えられ位相一致では両方のトランジスタ共
にオフとなっている。位相差に応じてどちらか一方のト
ランジスタがオンし誤差出力端子126に接続されるロー
パスフィルタに対して充電または放電し、平滑化された
直流化された出力により電圧制御発振器の周波数がコン
トロールされ、PLLが構成されている。
制御入力124が低レベルではゲート120,121により位相検
波器の出力にかかわらず両トランジスタ122,123共にオ
フとなる。これにより出力端子126に接続される回路に
かかわらずICの消費電流は無視できる。またローパスフ
ィルタに対して充電も放電もしないため、ローパスフィ
ルタの出力電圧は、その構成にもよるがある程度長い時
間保持されるため、ICの動作が再開されたとき初期的な
充電が不要でありループの動作が通常状態に復帰するた
めの時間が短縮できる。
波器の出力にかかわらず両トランジスタ122,123共にオ
フとなる。これにより出力端子126に接続される回路に
かかわらずICの消費電流は無視できる。またローパスフ
ィルタに対して充電も放電もしないため、ローパスフィ
ルタの出力電圧は、その構成にもよるがある程度長い時
間保持されるため、ICの動作が再開されたとき初期的な
充電が不要でありループの動作が通常状態に復帰するた
めの時間が短縮できる。
以上説明したように本発明はPLL ICの基準入力と可変入
力、チャージポンプ出力を制御端子のコントロールによ
り動作を停止させることにより、外部の信号の有無・負
荷の状態にかかわらず消費電流を極小におさえるととも
に、短時間ののち動作を再開する、いわゆる間ケツ動作
時の立上り時間が短くできるという効果がある。
力、チャージポンプ出力を制御端子のコントロールによ
り動作を停止させることにより、外部の信号の有無・負
荷の状態にかかわらず消費電流を極小におさえるととも
に、短時間ののち動作を再開する、いわゆる間ケツ動作
時の立上り時間が短くできるという効果がある。
第１図は本発明の一実施例のPLL ICの内部構成図、第２
図は従来のPLL ICの構成図、第３図は従来のPLL ICで入
力部の動作を停止させるよう構成した場合の入力部の構
成図である。
図は従来のPLL ICの構成図、第３図は従来のPLL ICで入
力部の動作を停止させるよう構成した場合の入力部の構
成図である。
Claims (1)
- 【請求項１】基準分周器、可変分周器および位相検波器
を含み、位相検波器の出力は制御入力によりハイインピ
ーダンスにできるよう構成され、基準分周器および可変
分周器の入力側にはそれぞれインバータが設けられ、各
インバータにおいては電源回路に直列に設けられた第１
のスイッチと帰還抵抗に直列に設けられた第２のスイッ
チと出力とグラウンド間に設けられた第３のスイッチと
を備え、前記制御入力により第１および第２のスイッチ
がオンし第３のスイッチはオフし、制御入力がないとき
は第１および第２のスイッチがオフし第３のスイッチが
オンするよう構成されたフェイズロックループ集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62167253A JPH0752842B2 (ja) | 1987-07-03 | 1987-07-03 | フェイズロックル−プ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62167253A JPH0752842B2 (ja) | 1987-07-03 | 1987-07-03 | フェイズロックル−プ集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6411420A JPS6411420A (en) | 1989-01-17 |
| JPH0752842B2 true JPH0752842B2 (ja) | 1995-06-05 |
Family
ID=15846301
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62167253A Expired - Fee Related JPH0752842B2 (ja) | 1987-07-03 | 1987-07-03 | フェイズロックル−プ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0752842B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03247018A (ja) * | 1990-02-23 | 1991-11-05 | Japan Radio Co Ltd | 局部発振回路 |
| WO1998016005A1 (en) * | 1996-10-07 | 1998-04-16 | Peregrine Semiconductor Corporation | Phase detector with explicit asynchronous reset |
| JP3499766B2 (ja) * | 1998-12-21 | 2004-02-23 | Ｎｅｃエレクトロニクス株式会社 | Ｐｌｌのロック判定回路 |
| JP4864619B2 (ja) * | 2006-09-25 | 2012-02-01 | 共英製鋼株式会社 | ねじ鉄筋の接続方法 |
-
1987
- 1987-07-03 JP JP62167253A patent/JPH0752842B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6411420A (en) | 1989-01-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |