JPH0752918B2 - 水平位相同期回路 - Google Patents

Description

【発明の詳細な説明】 （イ） 産業上の利用分野 本発明は、水平同期技術に関し、特にLCD−TV（液晶テ
レビジョン受信機）、VTR（ビデオテープレコーダ）等
の水平同期回路（水平AFC回路）に関する。

（ロ） 従来の技術 小型かつ薄型の低消費電力の映像表示装置として液晶パ
ネルがある。まず、この液晶パネルを用いたテレビジョ
ン受像機（LCD−TV）の全体の概略構成を示す。この第
１図に示す構成は、特開昭57−41078号公報（H04N5/1
2）に開示されている。

第１図において、（101）は液晶パネルである。この液
晶パネル（101）はｍ行×ｎ列に配列された複数の液晶
画素（100）よりなる。この液晶画素（100）は、スイッ
チングトランジスタ（102）と、電荷保持用のキャパシ
タ（103）と、液晶素子（104）とからなる。

（G1）〜（Gm）はゲート線であり、このゲート線（G1）
〜（Gm）は液晶画素の１行を選択するために設けられて
いる。

（S1）〜（Sn）はソース線であり、このソース線（S1）
〜（Sn）は液晶画素の１列を選択するために設けられて
いる。

（102）はスイッチング素子であり、このスイッチング
素子（102）はそのゲートがゲート線Gi（ｉ＝１〜ｍ）
に接続され、その一方導通端子（ソース）がソース線Sj
（ｊ＝１〜ｎ）に接続される。

（105）は行ドライバ、（106）は列ドライバである。

これらのドライバ（105）（106）は液晶パネル（101）
を駆動する。行ドライバ（105）は、コントロール信号
発生回路（117）からの制御信号に応答してゲート線（G
i）を順次１本づつ選択する。列ドライバ（106）は、シ
フトレジスタ（107）、サンプルアンドホールド回路（1
08）及び増幅器（109）を含む。

このシフトレジスタ（107）はｎ段の単位シフトレジス
タから構成されており、コントロール信号発生回路（11
7）から制御信号に応答してサンプルアンドホールド回
路（108）の動作タイミングを規定する信号を発生す
る。

このサンプルアンドホールド回路（108）は、シフトレ
ジスタ（107）からのクロック信号に応答して映像検波
回路（114）からのビデオ信号（Ｒ、Ｇ、Ｂ）をサンプ
リングしかつ保持する。このサンプルアンドホールド回
路（108）は各ソース線（Sj）に設けられたｎ個の単位
サンプルアンドホールド回路を備える。増幅回路（10
9）は、サンプルアンドホールド回路（108）に保持され
た映像情報を増幅して対応のソース線（Sj）上に伝達す
る。

（110）はアンテナ、（112）はチューナ、（113）は中
間周波増幅器、（114）は映像検波回路、（115）は音声
回路、（116）はスピーカである。

チューナ（112）はアンテナ（110）で受信された映像信
号のうち所望のチャンネルの周波数帯域を選択する。中
間周波増幅器（113）は、チューナ（112）で選択された
映像信号を中間周波数の信号に変換しかつ増幅して映像
検波回路（114）へ与える。映像検波回路（114）はこの
中間周波数に変換された映像信号を検波すると共に、音
声信号を分離して音声回路（115）へ与える。音声回路
（115）はこの音声信号を検波再生してスピーカ（116）
へ与える。映像検波回路（114）からのビデオ信号はサ
ンプルアンドホールド回路（108）へ与えられる。

まず、第２図を参照して行ドライバ（105）の動作につ
いて説明する。映像検波回路（114）からは第２図
（Ａ）に示す映像信号が与えられる。ここで映像信号
は、垂直同期信号区間（T1）、垂直帰線期間（T2）及び
映像信号区間（T3）を有する。この映像信号区間（T3）
には水平同期信号が含まれている。コントロール信号発
生回路（117）は、垂直帰線期間（T2）終了後の最初の
水平同期信号に応答して１フィールドの開始を示す信号
（第２図（Ｂ））を発生する。これにより、１フィール
ドの開始が検出される。続いて制御信号発生回路（11
7）は周期1H（H:1水平走査期間）の信号（第２図
（ｃ））を発生する。このクロック信号（スキャンクロ
ック信号）に応答して、行ドライバ（105）からはゲー
ト線Gjを順次立上げる信号（第２図（Ｄ）〜（Ｆ））が
発生される。これにより、１水平走査期間において１本
のゲート線（Gi）のみが選択される。水平帰線区間にお
いてこの１行（ゲート線Gi）に接続されるスイッチング
トランジスタ（102）がオン状態となりソース線（S1）
〜（Sn）上に伝達された画素情報が液晶素子（104）上
へ伝達される。

一方、列ドライバ（106）の動作波形図は第３図に示す
ようになる。列ドライバ（106）は、1H区間ごとに同一
の動作を繰返す。1H区間の映像信号は第３図（Ａ）に示
すように、水平同期信号区間及び水平帰線区間（T4）
と、映像情報が伝達される区間（T5）とを含む。シフト
レジスタ（107）に対し、まず第３図（Ｂ）に示すよう
な映像信号の水平同期信号に対応する信号を与え、かつ
転送クロックパルスとして第３図（Ｃ）に示すような周
期Ｔ＝T5/n′＝（T5＋T4）/n（尚、ｎ′は１行に接続さ
れる画素数）の周波数を有するクロックパルスを与え
る。これにより、シフトレジスタ（107）の各段の出力
から第３図（Ｄ）〜（Ｆ）に示すように順次Ｔずつ位相
のずれたクロック信号が出力される。このシフトレジス
タ（107）からのクロック信号（第３図（Ｄ）〜
（Ｆ））がサンプルアンドホールド回路（108）へ与え
られる。サンプルアンドホールド回路（108）は、この
クロック信号に応答して、映像検波回路（114）から導
出された映像信号をサンプルし、かつ1Hの期間ホールド
する。これにより、サンプルアンドホールド回路（10
8）には、１行の画素に対応する情報が保持される。こ
のサンプルアンドホールド回路（108）で保持される画
像情報は増幅器（109）を介してソース線（S1）〜（S
n）上へ並列に伝達される。

上述のように１行の画素情報をサンプルアンドホールド
回路（108）に保持するために、受信周期信号に位相同
期したf_H（f_H＝1/H）のｎ倍のクロック信号を発生する
必要がある。

液晶パネル（101）の１行の画素数が一定である場合に
は、コントロール信号発生回路（117）が発生する各ク
ロック信号は、この画素数に合わせて選択的に発生する
構成とすればよい。しかしながら、種々の画素数を有す
る液晶パネルに適用させる汎用のコントロール信号発生
回路を構成するためには、この１行の画素数ｎが変化す
るため、この変化を見込んだ回路を用いる必要がある。

このクロック発生のための回路は、特公昭63−46636号
公報（H04N5/66）にも示されるように、入力映像信号の
水平同期信号にPLLループにより位相同期する水平AFC回
路が使用される。そして、前述のように画素数ｎが変化
しても対応できるように、この水平AFC回路の発振周波
数の可変範囲（例えば6MHz〜12MHz）を大きく設定しな
くてはならない。

このような複数種類の液晶パネルに適用することのでき
る水平同期用のクロック信号を発生する回路構成を第４
図に示す。

（10）は水平位相同期用のICμPD6109G（日本電気株
製）である。（12）はビデオ信号入力端子（14）は同期
分離回路、（16）は位相比較器、（18）はローパスフィ
ルタ、（20）は電圧制御型発振器の発振位相を調整する
ための調整回路、（22）は正常時に２倍の水平走査周波
数（31.5KHz）で発振する第１電圧制御型発振器（VC
O₁）である。（24）は疑似水平同期信号を出力する1/2
分周回路である。

（26）は位相周波数比較器である。（28）はローパスフ
ィルタ、（30）は第２電圧制御型発振器（VCO₂）であ
り、水平走査周波数のｎ倍（例えば6MHz〜12MHz）で発
振する。（32）はプログラマブルカウンタ（分周器）で
あり、第２電圧制御型発振器（30）からの信号を1/n分
周して水平走査周波数の信号を出力する。

上記の回路（16）（18）（20）（22）（24）は第１のPL
Lループ（34）を形成し、上記回路（26）（28）（30）
（32）は第２のPLLループ（36）を形成している。

ところで、位相比較器（16）はノイズに強く、位相のみ
の比較を行うパルス幅検波型である。従って、第５図に
示すように複数の傾斜（Ｓカーブ）を持つ出力特性を示
すことは良く知られている。

つまり、入力周波数が基準信号（水平同期信号）の２
倍、３倍となった時にも、発振が安定する。言い換えれ
ば、第４図の第１電圧制御型発振器（22）が正常時の２
倍、３倍の周波数で発振して安定することがある。

このため、IC製作時に、第１電圧制御型発振器（22）が
２倍、３倍の発振周波数に引き込まれて安定しないよう
に、この第１電圧制御型発振器（22）の発振周波数の範
囲を第３図のf₁−f₀（実際には31.5KHz±1KHz）に設定
している。

第２のPLLループ（36）位相周波数型比較器（26）は、
第６図に示すように１個の傾斜（Ｓカーブ）を持つ出力
特性を示す。つまり、この位相周波数型比較器（26）は
周波数誤差検出器としても作用するために、第２電圧制
御型発振回路（30）が、正常値の２倍、３倍の周波数で
発振することはない。

（ハ） 発明が解決しょうとする課題 このように、従来においては、可変発振器（22）（30）
が２個必要であった。

このため、同期分離回路（14）の出力を位相周波数型比
較器（26）に直接入力することも考えられる。しかし、
第７図（ａ）に示すように、強電界受信時に同期分離回
路（14）で分離された水平同期信号であればよいが、第
７図（ｂ）に示すような弱電界受信時に同期分離回路
（14）で分離されたノイズを含む水平同期信号が入力さ
れると、電圧制御型発振器の周波数はこのノイズ成分も
周波数成分であると判定するため、上限の周波数で発振
する（上限値に固定される）。

このため、誤動作の原因であるノイズを取り除くことが
考えられる。つまり、同期分離回路（14）からの水平同
期信号をバンドパスフィルタに通して、ノイズを除去し
た第７図（ｃ）の水平同期信号を位相周波数型比較器に
入力すればよい。しかし、このようにすれば、当然第７
図（ｃ）に示すズレ（△Ｔ）が発生する。つまり、発振
回路の位相がこの△Ｔ分だけずれる。従って、画面の水
平位置もズレてしまう。このため、このズレ（△Ｔ）の
値を予測又は算出してこの水平位置のズレを補正するこ
とも考えられるがこの予測は厄介であり、バンドパスフ
ィルタでの遅延時間（△Ｔ）のバラツキ、及び受信水平
同期信号幅等のバラツキにも対応しなくてはならず厄介
である。

又、他の方法として、調整回路（20）の出力を、直接発
振回路（30）に入力する方法も考えられるがこのように
すると、発振回路（30）が２倍、３倍の発振周波数で発
振しないように、その周波数可変範囲を狭めなくてはな
らず、可変範囲の広い水平AFC回路を提供する目的に反
することとなる。

本発明は、上記の点に鑑みてなされたものであり、電圧
制御型発振器が２個必要でなく、また、時間的ズレ（△
Ｔ）もあまり発生しない水平AFC回路を提供するもので
ある。

（ニ） 課題を解決するための手段 本発明は、少なくとも水平同期信号を取り出す同期分離
回路（14）と、複数個のＳカーブ出力特性を備え前記水
平同期信号と電圧制御型発振器（46）（46′）の分周信
号とを比較する第１位相比較器（16）と、１個のＳカー
ブ出力特性を備え、ノイズ除去用フィルタ（40）（4
0′）を通した前記水平同期信号と前記分周信号とを比
較する第２位相比較器（26）と、この第１第２位相比較
器（16）（26）の出力を選択的に、前記電圧制御型発振
器（46）（46′）に供給するスイッチ手段（42）と、前
記電圧制御型発振器（46）の同期状態を検出して前記ス
イッチ手段（42）を切り換え制御する同期検出手段（4
8）とを備えることを特徴とする。

又、本発明は少なくとも水平同期信号を取り出す同期分
離回路（14）と、複数個のＳカーブ出力特性を持ち、前
記水平同期信号と電圧制御型発振器（46）の分周信号と
を比較する第１位相比較器（16）と、ノイズ除去用フィ
ルタ（40）を通した前記水平同期信号と前記分周信号と
を比較する周波数比較器と、この第１位相比較器（16）
と周波数比較器との出力を選択的に、前記電圧制御型発
振器（46）に供給するスイッチ手段（42）と、前記電圧
制御型発振器（46）の発振周波数を検出して前記スイッ
チ手段（42）を切り換える周波数検出手段とを備えるこ
とを特徴とする。

又、本発明は少なくとも水平同期信号を取り出す同期分
離回路（14）と、複数個のＳカーブ出力特性を備え、前
記水平同期信号と電圧制御型発振器（46）の分周信号と
を比較するパルス幅検波型の第１位相比較器（16）と、
１個のＳカーブ出力特性を備え、ノイズ除去用フィルタ
（40）を通した前記水平同期信号と前記分周信号とを比
較するエッジトリガー型の第２位相比較器（26）と、こ
の第１第２位相比較器（16）（26）の出力を選択的に、
前記電圧制御型発振器（46）に供給するスイッチ手段
（42）と、前記水平同期信号と前記電圧制御型発振器
（46）の分周出力を入力して同期状態を検出して前記ス
イッチ手段（42）を切り換え制御する同期検出手段（4
8）と、を備えることを特徴とする。

又、本発明は、少なくとも水平同期信号を取り出す同期
分離回路（14）と、複数個のＳカーブ出力特性を備え、
前記水平同期信号と電圧制御型発振器（46）の分周信号
とを比較する第１位相比較器（16）と、１個のＳカーブ
出力特性を備え、ノイズ除去用フィルタ（40）を通した
前記水平同期信号と前記分周信号とを比較する第２位相
比較器（26）と、この第１第２位相比較器（16）（26）
の出力を選択的に、前記電圧制御型発振器（46）に供給
する第１スイッチ手段（42）と、水平同期信号の周波数
と略等しい周波数の疑似水平同期信号を発生する疑似水
平同期信号発生手段と、前記水平同期信号と前記疑似水
平同期信号発生手段からの疑似水平同期信号を選択的
に、前記第２位相比較器（26）に供給する第２スイッチ
手段（54）と、前記電圧制御型発振器（46）の同期状態
を検出して前記第１第２スイッチ手段（42）（54）を切
り換え制御する同期検出手段（48）とを備えることを特
徴とする。

（ホ） 作用 本発明では上記のようにノイズを除去した時間遅れのあ
る水平同期信号で電圧制御型発振器をコントロールした
後に、ノイズを含む水平同期信号（時間遅れがない）で
電圧制御型発振器をコントロールする。

又、本発明では非同期時（特に無信号入力時）に周期的
に発生する疑似同期信号で電圧制御型発振器をコントロ
ールすることにより電圧制御型発振器の周波数及び位相
を水平同期信号に精度よく合わす。

（ヘ） 実 施 例 第８図を参照して本発明の一実施例を説明する。第８図
において、（12）はビデオ信号入力端子（C5）はカップ
リングコンデンサ、（14）は同期分離回路、（16）は第
５図の特性の位相比較器、（40）は水平同期信号を通
し、ノイズ成分を除去するバンドパスフィルタである。
（26）は位相周波数比較器、（42）は第１スイッチ、
（44）はローパスフィルタ、（46）は電圧制御型発振器
である。尚、分周回路は電圧制御型発振器（46）内に収
められているものとして、図示省略した。この電圧制御
型発振器（46）は回路（16）（26）（48）に信号を出力
する。

電圧制御型発振器（46）は図示しないが1/n分周回路を
内蔵しており、この電圧制御型発振器（46）からは周波
数15.73KHzの水平周波数信号f_Hと、画素数に対応した水
平駆動パルスを発生するための周波数ｎ・f_Hが出力され
る。周波数ｎ・f_Hの信号がプログラマブルロジックアレ
イPLAへ伝達され、水平駆動パルスがオンで作成され
る。

（48）は同期検出回路であり、電圧制御型発振器（46）
からの出力信号が、正規の水平同期周波数になったこと
を検出する回路である。本実施例では水平周波数が異な
るテレビジョン信号を入力しても、正確に検出するため
に、入力したテレビジョン信号から分離した水平同期信
号と、この電圧制御型発振器（46）からの出力信号と
を、比較して同期状態と非同期状態とを検出している。

そして、同期検出回路（48）は、同期・非同期に応じて
第１スイッチ（42）を切り換えている。

尚、この同期検出回路（48）はバンドパスフィルタ（4
0）の出力を入力しているが、これは実際に採用する同
期検出回路用のICがノイズ成分を除去する機能を備えい
れば、同期分離回路（14）からの水平同期回路を入力す
るようにしてもよい。又、この回路（48）は位相を比較
する動作をしているので、その一部を回路（26）と兼用
してもよい。

上記動作を説明する。

まず、動作開始時は、非同期状態なので同期検出回路
（48）はローレベルを出力し、第１スイッチ（42）はｆ
側に接続されている。従って、位相周波数型比較器（2
6）、ローパスフィルタ（44）、電圧制御型発振器（4
6）で形成されてる第２のPLLループが動作する。

そして、電圧制御型発振器（46）の発振周波数は入力さ
れた水平同期信号の周波数に引き込まれる。さらに、本
実施例では、周波数比較器として位相周波数型比較器
（26）を用いているので位相もある程度引き込まれる。

そして、この第２のPLLループにより、電圧制御型発振
器（46）の発振周波数及び位相が入力されている水平同
期信号のものに近づく（一致する）と、これを同期検出
回路（48）が検出してハイレベルの信号を出力し、第１
スイッチ（42）をｅ側に切り換える。

よって、位相比較器（16）、ローパスフィルタ（44）、
電圧制御型発振器（46）で形成される第１のPLLループ
が動作して位相制御がなされる。

上記の如く、本実施例では、少なくとも第１のPLLルー
プによる電圧制御型発振器（46）の正規の発振周波数へ
の引き込みが可能になるまで、第２のPLLループでこの
電圧制御型発振器（46）を制御しているため、この電圧
制御型発振器（46）が正規の２倍、３倍の周波数で誤っ
て安定することはない。又、第１のPLLループでは同期
分離回路（14）からの水平同期信号をバンドパスフィル
タ（40）を介することなく入力して、時間ズレ（△Ｔ）
の発生を防止している。

尚、第２のPLLループでは位相周波数型比較器を用いた
が、これを第６図の特性を示す比較器（エッジトリガー
型位相比較器、周波数比較器）であればよい。又、この
比較器を単に周波数比較器とした場合は、同期検出回路
（48）を周波数一致検出回路（周波数検出手段の一種）
に置き換えなくてはならない。要は、第１のPLLループ
で正規の周波数に引き込まれる状態になるまで、この第
２のPLLループ（単なる周波数比較の場合はAFCループで
ある）で電圧制御型発振器（46）の発振周波数を引き込
めばよい。

尚、第１スイッチ（42）をｆ側よりｅ側に接続した場合
には、電圧制御型発振器（46）の位相が変わる。しか
し、この変化は少しであり、同期検出回路（48）は同期
検出を示すハイレベル信号を出力し続ける。又、位相周
波数型比較器（26）として、PLLアンロック時は周波数
比較器として作用し、ロック時に位相比較器として働く
ものを使用してもよい。

さらに、本実施例ではローパスフィルタ（44）の前段に
第１スイッチ（42）を設けて、ローパスフィルタを１個
としたが、これは２つのループ用のローパスフィルタを
夫々設けて、この出力をスイッチにより選択的に電圧制
御型発振器に供給するようにしてもよい。

尚、第２のPLLループにおいては、位相・周波数型比較
器を用いているが、これは、第６図に示す出力特性を有
する比較器であればよく、例えばエッジトリガ型位相比
較器、周波数比較器などをもちいることもできる。

更に、位相・周波数比較器（26）として、PLLアンロッ
ク時には周波数比較器として作用し、ロック時には位相
比較器として、例えばモトローラ社製のMC4044、CD74HC
4046AのPC2、CD4046AのPC2などがある。

第９図に本発明の一実施例である水平位相同期回路の具
体例の構成を概略的に示す。第９図において、第８図に
示す回路と対応する部分には同一の参照番号が付されて
いる。

第８図の同期分離回路（14）は、同期分離回路（20
1）、Ｈゲート（203）及びＨフィルタ（202）に対応す
る。第８図のバンドパスフィルタ（40）はＨウインドウ
（40）′に対応する。第８図の電圧制御型発振回路（4
6）は、電圧制御型発振回路（46）′及びプログラマブ
ルカウンタ（204）に対応する。位相比較器（16）はパ
ルス幅型位相検波器である。比較器（26）はエッジトリ
ガ型位相検波器である。

Ｈフィルタ（202）は、同期分離回路（201）から分離さ
れた同期信号（水平及び垂直同期信号）CSYNCに含まれ
るノイズ成分を除去し、Ｈウインドウ（40）′へ与え
る。Ｈゲート（203）は、Ｈゲートパルス発生器（206）
と同期検出回路（48）からの信号に応答して、同期分離
回路（201）からの受信水平同期信号を通過させる。

即ち、このＨゲート（203）は、同期検出回路（48）が
非同期状態を検出している場合には同期分離回路（20
1）の出力をすべて通過させ、一方、同期検出回路（4
8）が同期状態を検出している場合には、Ｈゲートパル
ス発生器（206）からのパルス信号が与えられている期
間のみ、同期分離回路（201）出力を通過させる。

Ｈゲートパルス発生器（206）は、プログラマブルカウ
ンタ（204）からの出力信号に応答して、正規の水平同
期信号HSYNCよりも幅の広いかつ同一周波数の信号を発
生する。このＨゲートパルス発生器（206）はたとえばP
LA（プログラマブルロジックアレイ）を用いて構成され
る。

プログラマブルカウンタ（204）は、電圧制御型発振器
（40）′出力の分周比を与える回路であり、この回路に
より、この水平位相同期回路が適用される液晶表示パネ
ルの画素数に応じた分周比ｎが設定される。プログラマ
ブルカウンタ（204）からの出力がＨ・PLA（205）へ与
えられ、そこで所定の論理処理が施され、受信水平同期
信号に位相同期した水平駆動パルス（HCLOCK）が発生さ
れる。

Ｈウインドウ（40）′は、水平同期信号周波数を中心周
波数とするバンドパスフィルタであるが、回路構成を集
積化するために、デジタルフィルタを用いて構成され
る。

この第９図に示す回路の動作は第８図に示す回路構成と
同様であるが、以下に簡単にその動作について説明す
る。

動作開始時点においてはこの非同期状態にある。従っ
て、同期検出期（48）からの同期状態を示す信号はＨ・
KILLERは“L"レベルである。

従ってこの場合Ｈゲート（203）は同期分離回路（201）
から与えられた同期信号をすべて通過させる。次いで同
期分離回路（201）からの同期信号がＨフィルタ（202）
及びウインドウ（40）′でノイズ成分が除去され、これ
により水平同期信号に対応する周波数成分がエッジトリ
ガ型の位相・周波数型比較器（26）へ与えられる。

スイッチ回路（42）はその接点がｆに接続されている。
従って、第２のPLLループが動作し、電圧制御型発振器
（46）′の発振周波数がｎ・f_Hに引き込まれる。

プログラマブルカウンタ（204）はこの電圧制御型発振
器（46）′からの発振信号を1/n分周して疑似水平同期
信号f_Hとして出力する。

この第２のPLLループの動作により、電圧制御型発振器
（46）′の出力信号が所定の周波数（及び位相）に引き
込まれた後、同期検出器（48）出力が反転すると、その
出力信号HKILLERが“H"レベルに立上がる。これによ
り、スイッチ回路（42）はその接点をｅに切換えるとと
もに、Ｈゲート（203）がＨゲートパルス発生器（206）
からのＨゲート信号（HGATE）の期間のみ与えられた信
号を通過させる。このＨゲート（203）の機能により、
受信水平同期信号がノイズ成分を除去して伝達され、位
相比較器（16）へ与えられる。これにより、第１のPLL
ループが機能し、電圧制御型発振器（46）′の発振信号
を正規の発振周波数及び位相に引き込み、安定な発振を
持続する。

尚、第９図に示す構成において、Ｈフィルタ（202）
は、同期分離回路（201）出力のうち、不要のノイズ成
分を除去するものであるが、これは次段のＨウインドウ
（40）′、同期検出器（48）などがノイズ成分に強い構
成であれば、特に設ける必要はない。

又、第９図に示す構成においては、ローパスフィルタ
（44）がスイッチ回路（42）と電圧制御型発振器（4
6）′との間に設けられている。しかしながら、これに
換えて、ローパスフィルタを位相比較器（16）の次段及
び位相・周波数比較器（26）の次段にそれぞれ設け、こ
の２つのローパスフィルタ出力をスイッチ回路（42）で
選択して電圧制御型発振器（46）′へ与える構成として
もよい。

第10図にＨウインドウ（40）′の具体的構成の一例を示
す。Ｈウインドウ（40）′は外部から与えられるクロッ
ク信号CLK（例えば周波数3.58MHz）の信号をカウントす
る、５段に縦続接続されたＴ型フリップ・フロップ（32
9）（330）（331）（332）（333）を含む。このＴ−FF
（329）〜（332）のそれぞれの出力が次段のＴ−FF
（330）〜（333）のそれぞれのＴ入力へ伝達される。

従って、Ｔ−FF（332）の出力からは、クロック信号C
LKを1/16分周した信号が出力される（但し水平同期信号
CSYNCにより各Ｔ−FF（329）〜（333）がリセットされ
ない場合）。

Ｔ−FF（329）〜（332）の出力はそれぞれORゲート
（OG1）〜（OG3）へ伝達される。

ORゲート（OG1）はＴ−FF（329）〜（332）のそれぞれ
の出力を受ける。

ORゲート（OG2）は、Ｔ−FF（329）〜（330）（332）出
力を受ける。

ORゲート（OG3）は、Ｔ−FF（329）のＱ出力と、Ｔ−FF
（332）の出力をインバータ（IV1）を介して信号とを
受ける。

カウンタ（Ｔ−FF329〜333）のリセットタイミング及び
水平同期信号（HSYNC）を次段の比較器（26）へ与える
ために、ORゲート（OG4）、セット／リセットフリップ
フロップ（334）、（335）及び（336）、ANDゲート（AG
1）、（AG）２及びNANDゲート（NG1）が設けられる。

ORゲート（OG4）は、ORゲート（OG1）出力のインバータ
（IV2）を介した信号と、Ｈフィルタ（202）からの同期
信号（CSYNC）（水平及び垂直同期信号）とを受ける。
セット／リセットフリップフロップ（334）〜（336）は
それぞれＤ型フリップ・フロップ（Ｄ−FF）により構成
される。セット／リセットフリップフロップ（以下、単
にSR−FFと称す）のＤ入力及びＣ入力が電源単位（Vc
c）に接続されて、そのセット入力にORゲート（OG2）
出力を受け、そのリセット入力にSR−FF（335）のＱ
出力を受ける。SR−FF（335）はそのＤ入力及びＣ入力
が電源電位（Vcc）に接続され、そのセット入力がSR
−FF（334）のＱ出力に接続され、そのリセット入力
がNANDゲート（NG1）出力に接続される。

SR−FF（336）は、そのＤ入力及びＣ入力が電源電位（V
cc）に接続され、そのセット入力（）がORゲート（OG
2）出力に接続され、そのリセット入力がORゲート（O
G3）出力に接続される。SR−FF（336）のＱ出力はNAND
ゲート（AG2）へ与えられる。

ANDゲート（AG1）は、SR−FF（334）のＱ出力とSR−FF
（335）の出力とを受ける。NANDゲート（NG1）は、AN
Dゲート（AG1）出力とORゲート（OG4）出力とを受け
る。ANDゲート（AG2）はSR−FF（336）のＱ出力とＨフ
ィルタ（202）からの同期信号（CSYNC）とを受ける。AN
Dゲート（AG2）出力が比較器（26）及び同期検出器（4
8）へ与えられる。

次に動作についてその動作波型図である第11図を参照し
て説明する。

Ｔ−FF（329）〜（333）はそれぞれＴ入力へクロック信
号（CLK）が与えるたびごとにその出力の状態を反転
すると共に、リセット端子にリセット信号が与えられ
たときその出力より“1"の信号を出力する。従って、
このＴ−FF（329）〜（333）はクロック信号（CLK）を
リセット信号が与えられない限り32個カウントするカウ
ンタを構成する。

ORゲートは、少なくとも１個の入力信号が“H"となる
と、“H"の信号を出力する。即ち、ORゲート（OG1）〜
（OG3）の各々は与えられた入力信号がすべて“L"レベ
ルのときに“L"の信号を出力する。従って、クロック信
号CLKをカウンタ（Ｔ−FF329〜333）が11個カウントし
たときに、ORゲート（OG2）の入力がすべて“L"とな
り、ORゲート（OG2）出力（ノードQ3）が“L"となる。
これにより、SR−FF（334）がセットされ、そのＱ出力
が“H"となる。この状態で水平同期信号HSYNCがＨフィ
ルタ（202）から与えられると、ANDゲート（AG1）出力
（ノードQ6）は“H"レベルであるため、NANDゲート（NG
1）出力は、“L"レベルになる。

これによりＴ−FF（329）〜（333）がリセットされ、そ
の出力はすべて“H"レベルとなる。

これにより、カウンタ（Ｔ−FF329〜333）のカウント動
作が水平同期信号に同期することになる。このカウンタ
（Ｔ−FF329〜Ｔ−333）がリセットされると同時に、NA
NDゲート（NG1）出力によりSR−FF（335）がリセットさ
れ、このSR−FF（335）のＱ出力が“L"となるため、次
いでSR−FF（334）がリセットされる。

従って、このSR−FF（334）及び（335）のリセット後続
いてクロック信号（CLK）を11個カウントするまでノー
ド（Q6）のレベルは“L"レベルであるため、NANDゲート
（NG1）出力は“H"である。従って、Ｈフィルタ（202）
からの同期信号（CSYNC）の入力にされることなくカウ
ンタ（Ｔ−FF329〜333）のカウント動作が実行される。

これにより、同期信号（CSYNC）に含まれるノイズ及
び、映像信号が同期信号期間中にずれ込むビデオ・イン
・シンク現象をも防止することができる。

水平同期信号が欠落した場合であってもカウンタ（Ｔ−
FF329〜333）がクロック信号（CLK）を15個カウントし
たときに、ORゲート（OG1）出力が“L"となるため、OR
ゲート（OG4）を介してNANDゲート（NG1）へ“H"の信号
が与えられることになり、水平同期信号が入力された場
合と同様の動作が行われる。

一方、SR−FF（336）は、クロック（CLK）を11カウント
した時にORゲート（OG2）出力（ノードQ3）出力に応答
してセットされるため、ノード（Q1）出力は“H"レベル
となる。一方、カウンタ（Ｔ−FF329〜333）のリセット
の完了後、SR−FF（336）は、ORゲート（OG3）（ノード
Q4）出力によりリセットされ、ノード（Q1）の電位は
“L"レベルに下がる。従ってANDゲート（AG2）へは、水
平同期信号が正常時には与えられるであろう期間に対す
るゲート信号がSR−FF（336）より与えられることにな
り、Ｈフィルタ（202）からの同期信号（CSYNC）（正確
にはHSYNC）が出力され、比較器（26）及び同期検出器
（48）へ伝達される。この水平同期信号引込み範囲はク
ロック信号（CLK）のカウント値が11乃至15の間とな
る。

このような構成のＨウインドウ回路をバンドパスフィル
タとして用いることにより、アナログフィルタと異な
り、高集積化された回路構成で所望の周波数帯域（水平
同期信号を中心周波数とする信号帯域）のみを通過させ
ることが可能となる。

次に、位相比較器（16）及び位相・周波数型比較器（2
6）の構成及び動作について説明する。

第12図を参照して、位相比較器（16）はパルス幅型位相
検波器により構成され、位相・周波数型比較器（26）は
エッジトリガ型位相検波器の構成を有している。

位相比較器（16）は、ANDゲート（AN10）（AN11）及び
インバータ（IV10）（IV11）を含む。ANDゲート（AN1
0）は、Ｈゲート（203）から同期信号（CSYNC）とプロ
グラマブルカウンタ（204）からの疑似水平同期信号（f
_H）とを受ける。

ANDゲート（AN11）は、疑似水平同期信号（f_H）をイン
バータ（IV10）を介して受けると共に、Ｈゲート（20
3）からの同期信号（CSYNC）を受ける。インバータ（IV
11）はANDゲート（AN10）出力を反転して伝達する。

比較器（26）は、Ｄフリップフロップ（340）（341）と
NORゲート（NR1）（NR2）（NR3）、インバータ（IV12）
を含む。Ｄ型フリップフロップ（以下、単にＤ−FFと称
す）（340）は、そのクロック入力（Ｃ）に疑似水平同
期信号（f_H）を受け、そのＤ入力が接地電位に接続され
る。Ｄ−FF（341）は、そのクロック入力ＣにＨウイン
ドウ（40）′から同期信号（CSYNC）を受け、そのＤ入
力が電源電位（Vcc）に接地される。Ｄ−FF（340）はク
ロック入力端子（Ｃ）に信号（f_H）が与えられるごとに
そのＱ出力から“L"の信号を出力する。Ｄ−FF（341）
は、そのクロック入力端子（Ｃ）に同期信号（CSYNC）
が与えられるごとにその出力から“L"の信号を出力す
る。従って、Ｄ−FF（340）（341）はそれぞれ、信号f_H
及びCSYNCの立上がりエッジにトリガされてその出力状
態が変化する。

NORゲート（NR1）はＤ−FF（340）のＱ出力とＤ−FF（3
41）の出力とを受ける。NORゲート（NR1）出力はイン
バータ（IV12）を介してＤ−FF（340）のセット入力
及びＤ−FF（341）のリセット入力へ与えられる。

NORゲート（NR2）は、NORゲート（NR1）出力とＤ−FF
（340）の出力とを受ける。NORゲート（NR3）はＤ−F
F（341）の出力とNORゲート（NR1）出力とを受ける。

次の動作について説明する。

まず、第13図に示すように、疑似水平同期信号（f_H）と
受信同期信号CSYNC信号とが同一周波数であり位相が異
なって入る場合の動作について説明する。位相比較器
（16）に含まれるANDゲート（AN10）（AN11）はそれぞ
れ与えられた信号の論理積を取って出力する。従って、
ノードＡ及びノードＢ上には第13図（ｃ）及び（ｄ）に
示す信号波形が現われる。

ここで、疑似水平同期信号（f_H）のパルス幅が受信同期
信号（CSYNC）の水平同期信号のパルス幅の２倍に設定
されていれば、ノードＡに現れる信号のパルス幅と、ノ
ードＢ上に現れる信号のパルス幅とが等しくなったとき
に疑似水平同期信号（f_H）と受信水平同期信号（HSYN
C）とは位相同期したことになる。

このパルス幅型の位相比較器（16）は、ノードＡ及びノ
ードＢ上の信号パルス幅の差によりこの受信同期信号
（CSYNC）と疑似水平同期信号（f_H）との位相差を検出
している。

従って、このノードＡ、Ｂ上の信号のパルス幅が等しい
場合にはこの位相検波比較器（16）を含むPLLループが
安定に発振する。

又、この構成からも見られるように、この比較器（16）
は、ノイズに影響されず、位相比較を行なうことができ
るものの、疑似水平同期信号（f_H）のサイドバンド（高
周波2f_H、3f_H…）に対しても同様の出力特性を与えるこ
とになる。

一方の比較器（26）においては、Ｄ−FF（340）は疑似
水平同期信号（f_H）が与えられるたびごとに“L"の信号
を出力し、一方Ｄ−FF（341）は同期信号（CSYNC）が与
えられるたびごとに“L"の信号を出力してそれぞれNOR
ゲート（NR1）へ与えられる。NORゲート（NR1）は２入
力が両方とも“L"レベルのときのみ“H"の信号を出力す
る。

第13図に示すタイミング関係の場合、Ｄ−FF（340）の
Ｑ出力が“L"レベルとなるとNORゲート（NR1）の入力が
ともに“L"となるため、インバータ（IV12）を介してＤ
−FF（340）はセットされ、一方Ｄ−FF（341）はリセッ
トされる。

従って、ノードＥの電位はこの疑似水平同期信号（f_H）
が与えられるたびごとに瞬間的に“L"レベルに立下が
る。一方、ノードＦの電位は、同期信号（CSYNC）と疑
似水平同期信号（f_H）との位相差の間、“L"となる。従
って、ノードＤの電位は“L"レベルに固定、ノードＣの
電位は、ノードＡと同様の信号波形となる。

次に、第14図を参照し、疑似水平同期信号（f_H）と受信
同期信号（CSYNC）の周波数が異なる場合の動作につい
て説明する。ここで第14図においては、疑似水平同期信
号（f_H）の周波数が受信水平同期信号（CSYNC）の1/2の
場合が一例として示される。この場合、ノードＡ及びノ
ードＢにはそれぞれ、受信同期信号の１周期分ずれた信
号が、水平同期信号（f_H）と同一位相で現れる。

一方、ノードには“L"レベルの信号が出力され、ノード
Ｄ上には、疑似水平同期信号（f_H）の反転信号が現れ
る。

この位相比較器（16）と位相周波数型比較器（26）の出
力の切換えは、スイッチ回路（42）を構成する３状態バ
ッファ（TB1）〜（TB4）を用いて行われる。３状態バッ
ファ（TB1）〜（TB4）の各々は、その制御端子に“L"の
信号が与えられたときに導通状態となり、それ以外、出
力はハイインピーダンス状態となる。バッファ（TB1）
はNORゲート（NR2）出力をインバータ（IV50）を介して
受ける。バッファ（TB2）はNORゲート（NR3）出力を受
ける。バッファ（TB3）はANDゲート（AN10）出力をイン
バータ（IV11）を介して受け、バッファ（TB4）はANDゲ
ート（AN11）出力を受ける。３状態バッファ（TB1）（T
B2）の制御端子へは同期検出器（48）からの同期検出信
号（HKILLER）が与えられ、３状態バッファ（TB3）（TB
4）の制御端子へはインバータ（IV20）を介して同期検
出信号（HILLER）が与えられる。

従って非同期状態時においては、３状態バッファ（TB
1）（TB2）が導通状態となり、位相・周波数型比較器
（26）出力が選択され、一方同期状態においては３状態
バッファ（TB3）（TB4）が導通状態となり、位相比較器
（16）出力が選択される。

次にローパスフィルタ（44）の構成及び動作について説
明する。

第15図を参照して、ローパスフィルタ（44）はその入力
段にＰチャンネルMOSトランジスタ（PT1）とｎチャンネ
ルMOSトランジスタ（NT1）を含む。

ＰチャンネルMOSトランジスタ（PT1）とｎチャンネルMO
Sトランジスタ（NT1）とは、電源電位（Vcc）と接地電
位との間に相補接続される。

ＰチャンネルMOSトランジスタ（PT1）のゲートにスイッ
チ回路（42）の出力即ちノードＵの電位が伝達される。
ｎチャンネルMOSトランジスタ（NT1）のゲートにスイッ
チ回路の出力ノードＶの電位が伝達される。Ｐチャンネ
ルMOSトランジスタ（PT1）とｎチャンネルMOSトランジ
スタ（NT1）の接続点の電位は抵抗（R11）（R12）を介
してインバータ（IV30）へ伝達される。抵抗（R12）と
並列にアナログスイッチ（AS1）が設けられる。アナロ
グスイッチ（AS1）の制御端子へは、同期検出器（48）
からの同期検出信号（HKILLER）がインバータ（IV31）
を介して伝達される。ノードＩ（抵抗R12とインバータI
V30との接続点）と接地電位との間にキャパシタ（C1
0）、抵抗（R13）が直列に接続される。抵抗（R13）と
並列に、アナログスイッチ（AS2）と抵抗（R14）の直列
体が設けられる。更に、ノードＩと接地電位との間にキ
ャパシタ（C11）が設けられる。アナログスイッチ（AS
2）はその制御端子に同期検出器（48）からの同期検出
信号（HKILLER）を受ける。インバータ（IV30）出力を
反転して伝達するために、ｎチャンネルMOSトランジス
タ（NT2）、抵抗（R20）（R21）が設けられる。

インバータ（IV30）の出力がｎチャンネルMOSトランジ
スタ（NT2）のゲートへ伝達される。抵抗（R20）と抵抗
（R21）との接続点から電圧制御発振器（46）′の電圧
制御端子へ直流制御電圧信号が伝達される。

アナログスイッチ（AS1）（AS2）はその制御端子“H"レ
ベルの信号が与えられたときに導通状態となる。このロ
ーパスフィルタ（44）は比較器（26）または（16）の出
力を直流電位に変換して電圧制御型発振器（46）′への
制御電圧を導出する機能を有する。

ローパスフィルタ（44）の時定数を長くすると、PLLル
ープがロックするまでに時間を要する。このため、電源
投入時、チャンネル切換時等において画像が正常状態に
なるまでに時間がかかるが、弱電界特性が改善される。

一方、このローパスフィルタ（44）の時定数を短くする
と、PLLループがロックする時間が早くなるが、弱電界
時にはこのノイズに追従するため弱電界特性が悪くな
る。

同様に、PLLループの制御感度を上げると、PLLループが
ロックするまで時間が短くなり、弱電界特性が悪くな
る。

一方、制御感度を低下させると、PLLループがロックす
るまでの時間が長くなり、弱電界特性が改善される。

PLLループに要求される特性は、PLLループが非同期状態
のときには時定数を短くしてその制御感度を上げてロッ
クするまでの時間を短縮し、一旦同期状態となれば、時
定数を長くして制御感度を少し低下させ、かつ弱電界特
性を改善することである。次に動作について説明する。

ノードＵの電位が“L"レベルのとき、ＰチャンネルMOS
トランジスタ（PT1）がオン状態となり、電源電位（Vc
c）から電流ｉが抵抗（R11）（R12）を介してキャパシ
タ（C10）へ流れ込み、キャパシタ（C10）を充電する。

一方、ノードＶの電位が“H"の場合、ｎチャンネルMOS
トランジスタ（NT1）がオン状態となり、抵抗（R11）
（R12）を介してキャパシタ（C10）の充電電位が放電さ
れる。

一方、ノードＵの電位が“H"、ノードＶの電位が“L"の
場合、トランジスタ（PT1）（NT1）はともにオフ状態と
なり、コンデンサ（C10）の電位は保持される。ノード
Ｕの電位が“L"、ノードＦの電位が“H"になることはな
い。ノードＤの電位はインバータIV50を介してノードＵ
へ伝達されている（第12図参照）。

ＰチャンネルMOSトランジスタ（PT1）がオン状態の期間
（ノードＵの電位が“L"の期間）とｎチャンネルMOSト
ランジスタNT1がオン状態の期間（ノードＶの電位が
“H"の期間）の差分がノードＩにおける直流電位とな
る。このノードＩの電位はインバータ（IV30）（入力部
に入力安定用キャパシタ（C11）を有する）で直流増幅
された後、さらにｎチャンネルMOSトランジスタ（NT2）
を介して、電圧制御型発振器（46）′の制御端子へ供給
される。

PLLループが非同期状態のときには、信号（HKLLER）が
“L"であるため、アナログスイッチ（AS1）がオン状
態、アナログスイッチ（AS2）がオフ状態となる。アナ
ログスイッチ（AS1）がオン状態となると、抵抗（R12）
が短絡された状態となり、電流（ｉ）が大きくなり、PL
Lループにおける制御感度が改善される。このとき同時
にアナログスイッチ（AS2）はオフ状態となるため、キ
ャパシタ（C12）は抵抗（R13）のみが接続されることに
なり、このローパスフィルタ（44）における時定数が短
くなる。従って、PLLループの引込み時間が早くなり、
ロックするまでの時間が短くなる。

同期状態においては、同期検出信号（HKILLER）が“H"
となる。従って、アナログスイッチ（AS1）がオフ状
態、アナログスイッチ（AS2）がオン状態となる。アナ
ログスイッチ（AS1）がオフ状態となると、抵抗（R11）
（R12）が直列に接続されたことになり、電流（ｉ）が
小さくなり、これによりPLLループの制御感度が低下
し、一方アナログスイッチ（AS2）がオン状態となる
と、抵抗（R13）と抵抗（R14）とが並列に接続されるこ
とになり、ローパスフィルタの時定数が早くなる。従っ
て、弱電界特性が改善される。

次にＨゲートの回路構成について説明する。第16図を参
照してＨゲート（203）は、Ｈゲートパルス発生器（20
6）からのＨゲート信号を受けるインバータ（IV50）と
同期検出器（48）からの同期検出信号（HKILLER）とイ
ンバータ（IV50）出力とを受けるNANDゲート（NA50）
と、このNANDゲート出力と同期分離回路（201）からの
受信同期信号（CSYNC）を受けるANDゲート（AG50）とを
備えている。ANDゲート（AG50）出力が位相比較器（1
6）及び同期検出器（48）へ伝達される。

次に動作についてその動作波形図である第17図及び第18
図を参照して説明する。ここで、第18図は第17図に示す
破線ブロックの部分を拡大して示す図である。

受信同期信号（CSYNC）は水平同期信号（HSYNC）と垂直
同期信号とを含んでいる。この垂直同期信号（垂直帰線
期間をも規定する等価パルスを含む）期間は、Ｈゲート
（203）を閉じる必要がある。このためＨゲートパルス
発生器（206）からのゲート信号（HGATE）は、この垂直
同期信号区間には発生させられないような信号となって
いる。非同期状態においては同期検出信号（HKILLER）
は“L"レベルにある。従ってNANDゲート（NA50）出力は
“H"となり、ANDゲート（AG50）をイネーブル状態と
し、同期分離回路（201）からの同期信号（CSYNC）をす
べて通過させる。

一方、同期状態においては、同期検出信号（HKILLER）
は“H"レベルであり、NANDゲート（NA50）はインバータ
として機能する。従って、ゲート信号（HGATE）がイン
バータ（IV50）を介してNANDゲート（NA50）へ伝達され
ることになる。

従って、ANDゲート（AG50）はこのゲート信号（HGATE）
が与えられた期間のみイネーブル状態となる。このゲー
ト信号（HGATE）は第18図に示すように同期信号のパル
ス幅よりも広いパルス幅を有している。

従って、このANDゲート（AG50）がイネーブル状態とな
ったときに与えられた水平同期信号のみが抽出され次段
の回路へ伝達される。これにより同期信号に含まれるノ
イズまたはビデオ・イン・シンクなどの不要成分が伝達
されるのが防止される。

ここで、同期検出回路（48）からの同期検出信号（HKIL
LER）の導出方法について説明する。この同期検出回路
（48）は水平同期信号の有無を検出する部分と、この検
出結果を平均値処理するブロックとを有する。この時、
同期検出時においては電圧制御型発振器（46）からの分
周信号（f_H）が“H"となった後に同期分離回路（14）で
分離された水平同期信号（HSYNC）が存在している場合
にはこの水平同期信号（HSYNC）の期間の間、クロック
信号をカウントする。このクロックカウント数が所定値
以上であれば同期がとれたと判断され、“H"レベルの信
号が出力され、このカウント数が所定値以下の場合には
同期がとれていないと判断され“L"レベルの信号が出力
される。

通常同期状態時においては位相・周波数型比較器を用い
た場合の分周回路出力（f_H）と水平同期信号（HSYNC）
の立上がりの期間はほぼ同一である。一方、第１の位相
比較器（16）を用いた場合にはこの分周回路出力（f_H）
は水平同期信号（HSYNC）に対し所定時間遅れている。
このような位相関係はプログラムカウンタ（204）にお
いて導出される。

次に、第８図の実施例では、無信号入力時には、ノイズ
等により位相周波数型比較器（26）、ローパスフィルタ
（44）、電圧制御型発振器（46）で形成される第２のPL
Lループがフリーランしてしまい電圧制御型発振器（4
6）の発振周波数は水平同期信号の周波数に引き込むこ
とができない。従って、無信号時にオンスクリーン表示
をした場合、文字信号の像がユレを生じ、オンスクリー
ン表示が不可能となってしまう。

そこで、無信号入力時における性能を改善した本発明の
第２の実施例を第19図に示す。第19図の実施例において
は、基本的には第８図と略同一の回路構成をしている
が、第８図と異なるとこは、色副搬送波発生回路（50）
にて作成された3.58MHzの信号を分周回路（52）にて2/4
55分周し、15.73KHzの疑似水平同期信号を作成し、この
疑似水平同期信号と同期分離回路（14）からの水平同期
信号とを切り換える第２スイッチ（54）を同期分離回路
（14）と位相周波数型比較器（26）との間に設けた点で
ある。

以下、第19図を参照しつつ第２の実施例を説明する。

第19図において第８図と同様に、（12）はビデオ信号入
力端子、（14）は位相周波数型比較器、（42）は第１ス
イッチ、（44）はローパスフィルタ、（46）は電圧制御
型発振器である。尚、分周回路は電圧制御型発振器（4
6）に収められているものとして図示省略した。この電
圧制御型発振回路（46）は回路（16）（26）（48）に信
号を出力する。

（48）は同期検出回路であり、電圧制御型発振回路（4
6）からの出力信号が正規の水平同期信号になったこと
を検出する回路である。そして、同期検出回路（48）
は、同期・非同期に応じて第１スイッチ（42）を切り換
えるとともにインバータ（56）及びアンド回路（58）を
介して第２スイッチ（54）をも切り換えている。

ところで、本実施例では、同期分離回路（14）と位相周
波数型比較器（26）との間には第２スイッチ（54）が設
けられており、該第２スイッチ（54）の一方の入力端子
（ｇ）にはテレビジョン信号から分離した水平同期信号
が入力され、又、他方の入力端子（ｈ）には後述の疑似
水平同期信号が入力される。

上記疑似水平同期信号は、水晶振動子（60）を有する色
副搬送波発生回路（50）を分周することにより作成され
る。

つまり、水晶振動子（60）を3.58MHzで発振させ、この
発振出力を分周回路（52）にて2/455分周することによ
り15.73KHzの疑似水平同期信号を作成している。

以下、第19図の動作を説明する。

まず、動作開始時は、非同期状態なので同期検出回路
（48）はローレベルを出力し、第１スイッチ（42）はｆ
側に接続される。更に、このローレベルの出力はインバ
ータ（56）でハイレベルに反転された後、アンド回路
（58）の一方に入力される。又、アンド回路（58）の他
方の入力には、図示していない回路より、一定期間（例
えば１フィールド）毎に反転するパルス信号が入力され
る。従って、アンド回路（58）の出力は一定期間毎に反
転し、このパルス信号が、ハイレベルの時に第２スイッ
チ（54）はｈ側に接続され、ローレベルの時にｇ側に接
続される制御信号として使用される。つまり、非同期時
には、一定期間毎に水平同期信号及び疑似水平同期信号
のどちらか一方が、選択的に位相周波数型比較器（26）
に入力されることになる。

今、ある一定期間に前記回路よりハイレベルの信号が入
力されたとすれば、この時、第２スイッチ（54）はｈ側
に接続される。従って、位相周波数型比較器（26）、ロ
ーパスフィルタ（44）、電圧制御型発振回路（46）で形
成される第２のPLLループが動作し、電圧制御型発振回
路（46）の発信周波数は疑似水平同期信号の周波数に引
き込まれる。

そして、次の一定期間では前記回路よりローレベルの信
号が入力され、第２スイッチ（54）はｇ側に接続され
る。従って、上述の場合と同様に位相周波数型比較器
（26）、ローパスフィルタ（44）、電圧制御型発振回路
（46）で形成される第２のPLLループが動作し、電圧制
御型発振回路（46）の発振周波数はテレビジョン信号か
ら分離された水平同期信号の周波数に引き込まれる。

次に、この第２のPLLループにより電圧制御型発振回路
（46）の発振周波数および位相が水平同期信号のものに
近づくと、これを同期検出回路（48）が検出してハイレ
ベルの信号を出力し、第１スイッチ（42）をｅ側に切り
換える。

よって、第１図と同様に位相比較器（16）、ローパスフ
ィルタ（44）、電圧制御型発振回路（46）で形成される
第１のPLLループが動作し、位相制御がなされる。

以上のことから、非同期時（特に無信号入力時）にオン
スクリーン表示を行う場合において、前記回路からの出
力がハイレベル時（疑似同期信号入力時）には、第２の
PLLループがフリーランすることなく、疑似水平同期信
号の周波数にロックされ、この期間に文字信号発生回路
より文字信号を出力して液晶ディスプレイにオンスクリ
ーン表示する。

又、前記回路からの出力がローレベル時には、文字信号
発生回路から文字信号が出力されるのを停止する。これ
は、液晶ディスプレイは容量成分を有しており、この期
間に文字信号の入力を停止しても液晶ディスプレイは、
前の表示内容を保持する。

つまり、液晶ディスプレイの各液晶素子は第１図に示す
ように電荷保持用のキャパシタを有しており、この期間
に文字信号の入力を停止しても液晶ディスプレイは前回
の表示内容を保持する。

このようにすることにより、無信号入力時にオンスクリ
ーン表示を行っても像のユレを生じることはない。

尚、上記実施例においては、表示装置として、液晶ディ
スプレイを説明したが、この他プラズマディスプレイな
どのマトリックス型表示器であれば上記実施例と同様の
効果を得ることができる。

以上のようにこの発明によれば非同期時においては、単
一のロック領域のみを有する第２のPLLループを動作さ
せて周波数ロックを行い、次いでノイズに強い第１のPL
Lループを動作させて受信水平同期信号に対し周波数及
び位相ロックするように構成しているため、常に受信水
平同期信号に位相及び周波数がロックした水平駆動パル
スを得ることができる。

又、常に、電圧制御型発信器の発振周波数及び位相を受
信水平同期信号に精度良くロックさせることができるた
め、画素数の異なる液晶パネルに対しても常に正確な水
平同期信号を導出することのできる汎用の水平同期回路
を得ることができる。

更に、一定期間ごとに安定した周波数を有する疑似水平
同期信号を用いて水平駆動パルスを作成しているため、
非同期時においてオンスクリーン表示を行っても表示文
字における像の揺れが生じることはない。

（ト） 発明の効果 上記の如く、本発明によれば、電圧制御型発振器の周波
数及び位相を水平同期信号に精度良く合わすことができ
る。

又、無信号時にオンスクリーン表示する場合においても
文字の像のユレを生じることはない。

【図面の簡単な説明】

第１図は従来の液晶テレビジョン受像器の全体の構成を
概略的に示す。 第２図は第１図に示す液晶パネルの行ドライバの動作タ
イミングを示す信号波形図である。 第３図は第１図に示す列ドライバの動作を示す信号波形
図である。 第４図は従来の水平AFC回路の構成を示す図である。 第５図は第４図に示す第１の位相比較器の出力特性を示
す図である。 第６図は第４図に示す位相・周波数比較器の出力特性を
示す図である。 第７図は従来の位相同期回路の問題点を説明するための
信号波形図である。 第８図はこの発明に従う位相同期回路の原理的構成を概
略的に示す図である。 第９図はこの発明の一実施例である位相同期回路の構成
を示す図である。 第10図は第９図に示すＨウインドウの具体的構成の一例
を示す図である。 第11図は第10図に示すＨウインドウの動作を示す信号波
形図である。 第12図は第10図に示す位相比較器10と位相・周波数比較
器の具体的構成及びスイッチ回路の具体的構成の一例を
示す図である。 第13図及び第14図は第12図に示す位相比較器および位相
・周波数型比較器の動作を示す信号波形図である。 第15図は第９図に示すローパスフィルタの具体的構成の
一例を示す図である。 第16図は第９図に示すＨゲートの具体的構成の一例を示
す図である。 第17図及び第18図は第15図に示すＨゲートの動作を示す
信号波形図である。 第19図はこの発明の他の実施例である位相同期回路の構
成を概略的に示す図である。 （14）……同期分離回路、 （16）……位相比較器（第１位相比較器） （26）……位相周波数型比較器（第２位相比較器）、 （40）（40′）……バンドパスフィルタ、 （42）……第１スイッチ（スイッチ手段）、 （44）……ローパスフィルタ、 （46）（46′）……電圧制御型発振器、 （48）……同期検出回路（同期検出手段）、 （54）……第２スイッチ手段。

Claims (4)

【特許請求の範囲】
1. 【請求項１】少なくとも水平同期信号を取り出す同期分
   離回路と、複数個のＳカーブ出力特性を備え、前記水平
   同期信号と電圧制御型発振器の分周信号とを比較する第
   １位相比較器と、１個のＳカーブ出力特性を備え、ノイ
   ズ除去用フィルタを通した前記水平同期信号と前記分周
   信号とを比較する第２位相比較器と、この第１第２位相
   比較器の出力を選択的に、前記電圧制御型発振器に供給
   するスイッチ手段と、前記電圧制御型発振器の同期状態
   を検出して前記スイッチ手段を切り換え制御する同期検
   出手段と、を備えることを特徴とする水平位相同期回
   路。
2. 【請求項２】少なくとも水平同期信号を取り出す同期分
   離回路と、複数個のＳカーブ出力特性を持ち、前記水平
   同期信号と電圧制御型発振器の分周信号とを比較する第
   １位相比較器と、ノイズ除去用フィルタを通した前記水
   平同期信号と前記分周信号とを比較する周波数比較器
   と、この第１位相比較器と周波数比較器との出力を選択
   的に、前記電圧制御型発振器に供給するスイッチ手段
   と、前記電圧制御型発振器の発振周波数を検出して前記
   スイッチ手段を切り換える周波数検出手段と、を備える
   ことを特徴とする水平位相同期回路。
3. 【請求項３】少なくとも水平同期信号を取り出す同期分
   離回路と、複数個のＳカーブ出力特性を備え、前記水平
   同期信号と電圧制御型発振器の分周信号とを比較するパ
   ルス幅検波型の第１位相比較器と、１個のＳカーブ出力
   特性を備え、ノイズ除去用フィルタを通した前記水平同
   期信号と前記分周信号とを比較するエッジトリガー型の
   第２位相比較器と、この第１第２位相比較器の出力を選
   択的に、前記電圧制御型発振器に供給するスイッチ手段
   と、前記水平同期信号と前記電圧制御型発振器の分周出
   力を入力して同期状態を検出して前記スイッチ手段を切
   り換え制御する同期検出手段と、を備えることを特徴と
   する水平位相同期回路。
4. 【請求項４】少なくとも水平同期信号を取り出す同期分
   離回路と、複数個のＳカーブ出力特性を備え、前記水平
   同期信号と電圧制御型発振器の分周信号とを比較する第
   １位相比較器と、１個のＳカーブ出力特性を備え、ノイ
   ズ除去用フィルタを通した前記水平同期信号と前記分周
   信号とを比較する第２位相比較器と、この第１第２位相
   比較器の出力を選択的に、前記電圧制御型発振器に供給
   する第１スイッチ手段と、水平同期信号の周波数と略等
   しい周波数の疑似水平同期信号を発生する疑似水平同期
   信号発生手段と、前記水平同期信号と前記疑似水平同期
   信号発生手段からの疑似水平同期信号を選択的に、前記
   第２位相比較器に供給する第２スイッチ手段と、前記電
   圧制御型発振器の同期状態を検出して同期検出信号を出
   力する同期検出手段とを備え、前記第１スイッチ手段は
   前記同期検出手段からの同期検出信号により制御される
   とともに、前記第２スイッチ手段は前記同期検出手段か
   らの同期検出信号とフィールド期間に同期して反転する
   信号とにより制御されることを特徴とする水平位相同期
   回路。