JPH0754626B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体記憶装置に関し、特に、大容量の半導体
集積化メモリに関するものである。

（従来の技術およびその問題点） 従来の半導体記憶装置のうちで、MISトランジスタを用
いたランダム・アクセスメモリ（以下RAMと記す）の一
例を第３図に示す（IEEPROCEEDING誌130巻,1983年６月1
27〜135ページ、「高密度単一デバイス・ダイナミツクM
OSメモリセル」“High−density one−device dynamic
MOS memory cells"）。第３図のような従来のMISRAMで
は、Ｘデコーダによつて選択されたデコーダ出力X_iの電
圧が高レベルの時に、ワード線活性化信号RAの電圧が低
レベルから高レベルに上がると、ワード線W_iの電圧が低
レベルから高レベルに上がる。一般に、RAMに印加され
るアドレス信号によつて、１つのデコーダ出力のみが高
レベルになり、１本のワード線のみが選択される。この
時、選択されたワード線に結合しているメモリセル１の
情報は、各メモリセルに接続しているデイジツト線B_iに
読み出される。又、対をなす他方のデイジツト線▲
▼には、基準電位発生回路によつてメモリセルの高低２
値記憶情報がそれぞれ、デイジツト線に読み出された時
に生じる電位と中間レベルが発生する。この結果、対を
なすデイジツト線B_iと▲▼の間にメモリセル容量と
デイジツト線容量の容量分割で決まる微少な電位差が生
じ、センスアンプ２を活性化することによつて信号が増
幅される。その後、Ｙデコーダによつて選択された入出
力回路を通して、デイジツト線の信号が出力され、メモ
リ情報の読み出しが終了する。書き込みは入出力回路を
通して選択されたデイジツト線対及びメモリセルに情報
が書き込まれる。

こうしたMISRAMでは、ワード線として多結晶シリコンの
ゲート電極をそのまま配線として用いる場合と、メタル
配線をワード線として用い、メモリセルのスイツチMIS
トランジスタの多結晶シリコンゲート電極にコンタクト
穴を通してメモリワード線と結線する場合の２つの方法
がある。両方法の長短所としては、多結晶シリコン配線
がワード線の場合には、ワード線のレイアウトピツチを
狭くできる利点がある反面、ワード線の単位長あたりの
抵抗が大きく、メモリの大容量化に伴なつてワード線の
配線長が長くなると、ワード線の近端から遠端への信号
の伝搬時間が長くなり、高速の読み書き動作ができない
欠点がある。これに対し、メタル配線をワード線として
用いる場合には、配線抵抗が多結晶シリコン配線に比べ
て極端に小さいため、高速動作が可能であるが、メタル
配線と多結晶シリコンのゲート電極を結ぶコンタクト穴
のレイアウトマージンが大きくなり、ワード線のレイア
ウトピツチを狭くできない欠点がある。又、これら両者
の折哀案として、ワード線をメタル配線と多結晶シリコ
ン配線の２本で上下に重ねて構成し、ある一定の間隔で
両配線をコンタクト穴を通して結線する方式も行なわれ
ている（1984 IEEE INTERNATIONAL SOLID−STATE CIRCU
ITS CONFERENCEのISSCCDIGEST OF TECHNICAL PAPERS誌,
1984年２月,278〜279頁、“A25ns64K SRAM"）。この方
式では、ワード線の遠端における遅延時間は小さくなる
が、メモリの高集積化・大容量化とともに、メモリセ
ル、MISトランジスタ、配線等が微細化の極限に達して
くるため、やはり、メタル配線と多結晶シリコン配線と
を結線するコンタクト穴のレイアウトマージンが大きく
なり、ワード線のレイアウトピツチを縮められない欠点
がある。

以上の説明でも明らかなように、従来のワード線の駆動
回路及び配線構成では、ワード線のレイアウトピツチと
信号の伝搬時間との間に一長一短があり、この両者を解
決するワード線駆動方式を有する半導体記憶装置が切望
されている。

本発明の目的は、高集積・大容量の半導体メモリにおい
て、上記問題点を解決し、ワード線のレイアウトピツチ
を小さくするとともに、動作スピードも高速となる半導
体記憶装置を提供することにある。

（問題点を解決するための手段） 前述の問題点を解決するために本発明が提供する手段
は、マトリツクス状に配置したメモリセルと、該メモリ
セルのスイツチゲートを列方向に接続する複数の副ワー
ド線と、該副ワード線の複数本毎に該副ワード線と平行
に配置した主ワード線と、メモリセルのデイジツト端子
を行方向に接続する複数のデイジツト線対と、該複数の
デイジツト線対にそれぞれ接続する複数のセンスアンプ
とを少なくとも備え、前記主ワード線は複数個所で対応
する前記複数の副ワード線にそれぞれMISトランジスタ
を介して接続してあることを特徴とする半導体記憶装置
である。

（作 用） 本発明による半導体記憶装置には、ワード線として、配
線のみの主ワード線とメモリセルのスイツチゲートに直
接絡がついている副ワード線があり、しかも、１本の主
ワード線と複数本の副ワード線とがそれぞれ複数の同一
ケ所でMISトランジスタを介して接続されている。従つ
て、１つのメモリセルの情報を読み出すためには、まず
１本の主ワード線を選択し、更に対応する複数の副ワー
ド線の１本MISトランジスタを介して選択して、列方向
に１列のメモリセルを読み出す。この結果、各メモリセ
ルの情報がセルに絡がるデイジツト線に読み出され、対
応するセンスアンプによつて読み出された信号が増幅さ
れ、このうちの１つの信号だけが選択されて外部に伝え
られる。

本発明の半導体記憶装置において、例えば主ワード線と
してメモリ配線を副ワード線として多結晶シリコン配線
を用いるとともに、副ワード線の多結晶シリコン配線を
メモリセルのスイツチゲートトランジスタのゲート電極
としても使用することにより、副ワード線のレイアウト
ピツチを狭くできる。他方、ワード線の近端と遠端との
間の信号遅延時間に関しては、１本の副ワード線の複数
ケ所でメタル配線の主ワード線にMISトランジスタを介
して結線されているために、副ワード線の両端における
信号の遅延時間はメタル配線の場合とほぼ等しくするこ
とができる。しかも、主ワード線は複数本の副ワード線
毎に１本の配線として配置されるため、主ワード線の配
線幅を広くしても、ワード線のレイアウトピツチは大き
くならず、副ワード線のみで決定される狭いレイアウト
ピツチを保持できる。この結果、本発明は従来の半導体
メモリにおいて困難であつたワード線のレイアウトピツ
チの縮小と信号の伝搬時間の低減の両者をともに実現で
き、長いワード線を用いる大容量の半導体集積化メモリ
にとつて非常に有用となる。

（実施例） 以下、本発明の理解を容易にするために、実施例を挙げ
て説明する。

（実施例 1.） 第１図は本発明の第１の実施例を示す回路図である。本
実施例のMISRAMは、ワード線が主ワード線と副ワード線
で構成され、両ワード線が主ワード線の近端と遠端でMI
Sトランジスタを介して接続されている点以外は、第３
図の従来例のMISRAMとほぼ等しく、同じ回路素子には同
じ信号と名前が付けられている。

本実施例のMISRAMでは、Ｘデコーダによつて選択された
デコーダ出力X_iの電圧が高レベルの時に、ワード線活性
化信号RAの電圧が低レベルから高レベルに上がると、ま
ず、主ワード線W_oiの電圧が低レベルから高レベルに上
がる。これと同時に、あらかじめ、Ｘアドレスの１ビツ
トによつて選択されるX_oと▲▼のどちらか一方の信
号が高レベルの電圧に保持されており、副ワード線W_iと
W_i+1の一方のワード線の電圧が低レベルから高レベルに
上がる。後えば、▲▼の信号が高レベル電圧にある
とすると、副ワード線W_iの電圧が低レベルから高レベル
に上がり、該副ワード線に結合しているメモリセル１の
情報は、該セルに接続しているデイジツト線B_iに読み出
される。又、対をなす他方のデイジツト線▲▼には
高低２値読み出し信号の中間レベルが基準電位発生回路
によつて発生する。この結果、デイジツト線対B_iと▲
▼間に微少な電位差が生じ、センスアンプ２を活性化
することによつて信号が増幅される。その後、第３図の
従来例と同じように、Ｙデコーダ及び入出力回路によつ
て、外部とデータの伝送が行なわれる。

本実施例において、主ワード線としてメタル配線を、副
ワード線として多結晶シリコン配線を用いると、メモリ
セルのスイツチゲートに直接絡がる副ワード線はゲート
電極配線としても使用でき、メモリセルの結線に異なる
配線間用のコンタクト穴が不要となり、副ワード線のレ
イアウトビツチを狭くできる。又、主ワード線について
は、２本の副ワード線毎に１本の配線があればよいの
で、副ワード線よりも広い配線幅が使える。このこと
は、一般に、多結晶シリコン配線よりもメタル配線の方
が加工精度が悪く、常に広い配線幅なるためで、実用
上、非常に好都合である。

主ワード線と副ワード線との接続用MISトランジスタに
ついては、副ワード線毎に両端部でそれぞれ１ケのMIS
トランジスタが必要であるが、これは、第３図の従来例
でも同じであり、多結晶シリコン配線をワード線とする
ワード線ピツチにまで、本実施例においても、副ワード
線ピツチを狭くできることになる。

他方、ワード線の信号遅延時間に関しては、副ワード線
の両端でメタル配線の主ワード線にMISトランジスタを
介して結線されているため、副ワード線の両端部の信号
遅延時間はほとんど差がなくなる。この場合には、副ワ
ード線の中央部の信号伝搬時間がもつとも遅くなるが、
第３図の従来例で多結晶シリコン配線のワード線を用い
た場合のワード線遅延時間に比べて、約1/4に減少し、
実用上、大幅なワード線信号伝搬のスピードアツプが計
れることになる。

つまり、本実施例において、ワード線のレイアウトピツ
チの縮小と信号の伝搬時間の低減がどちらも実現できる
ことになる。

以上、本発明の半導体記憶装置について、主ワード線１
本につき、２本の副ワード線を有する場合に、ワード線
の２ケ所及び３ケ所で、主ワード線と副ワード線をそれ
ぞれMISトランジスタを介して接続する構成の実施例に
ついて説明してきたが、本発明はこの構成に限らず、１
本の主ワード線につき、３本以上の副ワード線を有する
構成、あるいは、ワード線の４ケ所以上で主ワード線と
副ワード線がそれぞれMISトランジスタを介して接続す
る構成のMISRAM等にも適用できる。又、本実施例では、
主ワード線と副ワード線を接続するMISトランジスタを
ＮチヤネルのMISトランジスタで説明したが、Ｐチヤネ
ル又はその他いかなるMISトランジスタでもよい。更
に、主ワード線と副ワード線の配線材料についても、主
ワード線にメタル配線を、副ワード線に多結晶シリコン
配線を用いることは限定されず、いかなる配線材料の組
み合せであつても本発明が適用できることは言うまでも
ない。

（発明の効果） 以上、説明したように、本発明によれば、従来困難であ
つたワード線のレイアウトピツチの縮小と信号の伝搬時
間の低減の両者をともに実現でき、大容量の半導体集積
化メモリにとつて、大容量性と高速性に有効となるもの
である。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示すMISRAMの回路図、
第２図は従来のMISRAMを説明するための回路図である。 図中の記号で、X_i,X_i+1はＸデコーダ出力を、RAはワー
ド線活性化信号を、１はメモリセルを、２はセンスアン
プを、W_oiは主ワード線を、W_i,W_i+1は副ワード線を、
B_i,▲▼はデイジツト線を、X_o,▲▼は副ワード
線選択信号を、それぞれ示す。

Claims (1)

【特許請求の範囲】
1. 【請求項１】マトリックス状に配置したメモリセルと、
   該メモリセルのスイッチゲートを列方向に接続する複数
   の副ワード線と、該副ワード線の複数本毎に該副ワード
   線と平行に配置した主ワード線と、メモリセルのデイジ
   ット端子を行方向に接続する複数のディジット線対と、
   該複数のデイジット線対にそれぞれ接続する複数のセン
   スアンプとを少なくとも備え、前記主ワード線は対応す
   る前記複数の副ワード線に該副ワード線の両端でそれぞ
   れMISトランジスタを介して前記主ワード線に接続して
   あることを特徴とする半導体記憶装置。