JPH0755884A - 集積回路試験用時分割接続回路 - Google Patents

Abstract

(57)【要約】 【目的】コンタクトパッドを追加することなく、集積回
路内のより多くの回路点のモニタを可能にすること。 【構成】第１組の回路点の対応する点と、状態のモニタ
が必要な付加的な第２組の内部回路点の対応する点に各
コンタクトパッドを交互に接続するための接続手段が提
供される。各コンタクトパッドは接続手段を制御する制
御手段により、第１組の回路点と第２組の回路点の間で
共有され、第１組の内部回路点、もしくは第２組の内部
回路点のどちらか一方が、対応するコンタクトパッドの
一つに選択的に接続される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は集積回路（ＩＣ）に関
し、特にＩＣ内の信号をモニタし、発生する様々な状態
を診断することに関する。

【０００２】

【従来の技術】ＩＣ回路は極めて密集しており、回路に
アクセスするためのコンタクトパッドは非常に重要であ
る。たとえば、本発明を用いたＩＣは１．４ｃｍ平方で
あり、その端に３００を越すコンタクトパッドがある。
これらのコンタクトパッドはＩＣ内の様々な回路点専用
である。これまで利用可能なアクセス用コンタクトパッ
ドが無かったためにＩＣ内の回路点のモニタは困難であ
った。

【０００３】

【発明が解決しようとする課題】本発明は、上記した従
来技術の欠点を除くためになされたものであって、これ
まで利用可能なアクセス用コンタクトパッドが無かった
ためにモニタされなかったＩＣ内の回路点を既存のコン
タクトパッドを使ってアクセスできるようにすることで
ある。

【０００４】

【課題を解決するための手段】本発明に従えば、既存の
コンタクトパッド・セットを利用した時間分割診断シス
テムがＩＣに提供される。該コンタクトパッドの通常の
機能は第１組の内部回路点とそれに対応するＩＣの外部
の回路点の組との間で信号を個別に搬送することであ
る。第１組の回路点の対応する点と、状態のモニタが必
要な付加的な第２組の内部回路点の対応する点に各コン
タクトパッドを交互に接続するための接続手段が提供さ
れる。各コンタクトパッドはコンタクト手段に接続され
た制御手段に誘導されて第１組の回路点と第２組の回路
点の間で共有され、第１組の内部回路点、もしくは第２
組の内部回路点のどちらか一方を対応するコンタクトパ
ッドの一つに選択的に接続する。典型的には第１組のコ
ンタクト点はＩＣ内の１つまたは２つの機能素子に付随
しているが、第２組のコンタクト点の構成要素は典型的
にはＩＣ全体の機能素子間に分配され、ＩＣ全体の状態
の診断が可能になっている。

【０００５】都合の良いことに、第１組の回路点は、そ
れらに付随したコンタクトパッドを通して、通常アクセ
スされ、比較的めったに接続されることのないコンタク
トパッドを通して信号を送ったり、受信したりする。こ
れはたとえば、ＩＣが中央演算処理装置（ＣＰＵ）を含
み、その中で当の専用コンタクトパッドがＩＣ上のデー
タキャッシュ制御ユニットおよび命令キャッシュ制御ユ
ニットとチップ外のメモリとの間に信号を運ぶ導管とし
て働く場合が該当する。前述の状態が優勢であると、専
用コンタクトパッドはそれらが通常接続される回路点と
はほとんど接続されない。その結果として、専用パッド
の遊び時間、すなわち該専用パッドがＩＣ上の付随回路
点に、あるいはその回路点から信号を搬送する必要のな
い時間、を検出することができ、ＩＣ上のコンタクトパ
ッドを追加することなく、通常接続される専用回路点
か、あるいは代わりにモニタが必要なＩＣ上の他の回路
点のどちらかとコンタクトパッドを代替的に接続するた
めの手段に信号で知らせることができる。

【０００６】本発明のさらなる特徴に従えば、ＩＣの通
常動作期間に通常の回路点が専用パッドを共有してもよ
く、遊び時間中、すなわち信号がそれらの点に送られた
り、受信されたりしない場合、一つ以上の追加回路点が
パッドを共有してもよい。こうして収容できる追加回路
点の数は与えられた専用コンタクトパッドの数だけ増え
る。

【０００７】

【実施例】典型的な集積回路（ＩＣ）１１を図１に示
す。本発明を用いたＩＣ１１はコンピュータのＣＰＵを
具体的に示したものであり、郵便切手の約半分の大き
さ、すなわち１．４ｃｍ平方である。該ＩＣは多数の相
互接続機能素子１３を具体的に示し、一組のコンタクト
パッド１５を通してＩＣの外の素子と通信する。ＩＣの
周囲には数百個のコンタクトパッド１５が分布してい
る。図２はそういったＩＣを多少詳細に表したので、そ
のようなＩＣの様々な素子の状態モニタにおける本発明
の有効性がよくわかる。概括的に、一対の外部キャッシ
ュメモリ１７および１９に関連したＩＣ１１の部分だけ
を示してある。命令キャッシュ１７およびデータキャッ
シュ１９は比較的小さい高速アクセスメモリであり、図
示した例においてはＩＣ１１と通信しデータを送受す
る。該データはＩＣが頻繁に使いそれ故にキャッシュメ
モリにストアされる。

【０００８】命令キャッシュ１７およびＩＣ１１の機能
素子間の通信はコンタクトパッド１５の内の選択された
パッドを通して行う。該コンタクトパッド１５は該目的
のための機能に従って配置され、４個のサブグループに
分けられる。これらはＩＣ１１の上端近くにあり、物理
的ページ番号２１、アドレス用の１８個のパッド２３、
命令パッド２５、およびキャッシュステータス２７であ
る。同様にデータキャッシュ１９との通信用の４グルー
プのコンタクトパッドがＩＣ１１の底端に示してある。
それらは物理的なページ番号２９、アドレス用の１７個
のパッド３１、データパッド３３、およびキャッシュス
テータス３５である。

【０００９】ＩＣ１１内の命令キャッシュ１７と共に動
作するのはキャッシュステータスパッド２７を通して命
令キャッシュ１７に接続された命令キャッシュ制御１
７、および物理ページ番号パッド２１を通して命令キャ
ッシュに接続された命令翻訳ルックアサイドバッファ
（ＩＴＬＢ）３９である。同様に、データキャッシュ１
９に関連しているのはキャッシュステータスパッド３５
を通してデータキャッシュ１９に接続されたデータキャ
ッシュ制御４１、および物理ページ番号パッド２９を通
してデータキャッシュ１９に接続されたデータ翻訳ルッ
クアサイドバッファ（ＤＴＬＢ）４３である。ＩＣ１１
に対して図示した残りの機能ブロックはキャッシュユニ
ット１７および１９の両方と相互に作用する。それらは
命令取り出し（フェッチ）ユニット４５、汎用レジスタ
４７、論理演算ユニット（ＡＬＵ）４９、スペースレジ
スタ５１、大域制御（グローバルコントロール）５２、
およびＰーバス制御５５を含む。データは前述のブロッ
ク内およびそれらとライン上の様々なコンタクトパッド
間を移動する。該ラインのそれぞれは多数の導体を含
み、その数は特定のラインに交差する短い斜線の隣の数
字で示した。したがって、各ラインは該ラインに交差す
る斜線の隣の数に対応する数のビットを搬送する。

【００１０】命令取り出しユニット４５は３２ビットの
仮想アドレスを発生し、該仮想アドレスは３２ビットラ
イン５７を通ってＩＴＬＢ３９に送られる。そこで仮想
アドレスは物理ページ番号に翻訳され、２１ビットライ
ン５９を通って物理ページ番号パッド２１に送られ、そ
こから２１ビットライン６１を通って命令キャッシュ１
７に送られる。仮想アドレスはまた命令取り出しユニッ
ト４５によってライン５７を通ってアドレス用の１８個
のパッド２３および命令キャッシュ制御３７のそれぞれ
に送られる。

【００１１】もう一つの３２ビット仮想アドレスはスペ
ースレジスタ５１によってＩＴＬＢ３９、アドレス用の
１８個のパッド２３、および命令キャッシュ３７に供給
される。したがって、これらの間で命令取り出しユニッ
ト４５およびスペースレジスタ５１は６４ビットの仮想
アドレスを供給する。

【００１２】汎用レジスタ４７は演算数を含み、演算数
は動作中にＡＬＵ４９に送られる。ＡＬＵ４９の出力は
３２ビットライン６１を通ってＤＴＬＢ４３およびデー
タキャッシュ制御４１に送られる。ＤＴＬＢ４３におい
て、ＡＬＵ４９からの３２ビットの仮想アドレスが物理
的ページ数に翻訳され、２１ビットライン６３を通って
物理的ページ数パッド２９に供給され、２１ビットライ
ン６５を通ってデータキャッシュ１９に供給される。３
２ビットの追加仮想アドレスは３２ビットライン６７を
通ってスペースレジスタ５１によってＤＴＬＢ４３、ア
ドレス用の１７個のパッド３１、およびデータキャッシ
ュ制御４１に供給される。したがって、３２ビット幅の
汎用レジスタ４７、およびスペースレジスタ５１は全部
で６４ビットの仮想アドレスをデータキャッシュ１９に
供給する。データキャッシュ１９で使うための１７ビッ
トがＡＬＵ４９およびスペースレジスタ５１からの拡張
ライン６１および６７のそれぞれを通って１７個のパッ
ド３１に送られる。

【００１３】大域制御５２の機能はＩＣ１１の機能素子
の大部分に制御信号を供給することである。この接続は
多数あり説明を複雑にするだけなので省略する。

【００１４】時々、キャッシュユニット１７および１９
の一方に送られたアドレスが存在しなかったり、あるい
はアドレスが存在しても要求するデータが見つからない
場合がある。どちらの状態もいわゆる「キャッシュミ
ス」である。データキャッシュ１９におけるキャッシュ
ミスはキャッシュステータスパッド３５を通してデータ
キャッシュ制御４１に知らされる。該キャッシュステー
タスパッド３５はライン６９を通ってデータキャッシュ
に接続され、ライン７１を通ってデータキャッシュ制御
に接続される。同様に命令キャッシュ１７内のキャッシ
ュミスはライン７３によって命令キャッシュ１７に接続
され、ライン７５によって命令キャッシュ制御３７に接
続されたキャッシュステータスパッド２７を通して命令
キャッシュ制御３７に知らされる。

【００１５】キャッシュ制御ユニット３７および４１の
どちらかでキャッシュミスが検出されることは、キャッ
シュミスがなければキャッシュユニット１７および１９
の内の一つから得られるはずのデータを別の源から得る
必要があることを知らせている。別の源（図示せず）は
ＩＣ１１の外部にあり、実質上キャッシュメモリ１７お
よび１９のどちらよりも大きなメモリである。該オフサ
イトメモリポートはバス（図示せず）を通してＩＣ１１
の素子と通信する。該バスの導体はＰバスパッド７７の
それぞれに個別に接続される。Ｐバスパッド７７のそれ
ぞれは個別にＰバス７９の導体に接続され、キャッシュ
制御ユニット３７および４１の両方に分岐する。

【００１６】本実施例においては、３５個の個別導体で
Ｐバス７９ができている。図２において、Ｐバス７９部
分を診断論理ブロック８１内の破線で示す。診断論理ブ
ロック８１内には本発明の診断システム素子のいくつか
を含む構成部品がある。診断論理ブロック８１内のＰバ
ス７９の破線部分は、本発明を用いなければ模範例のＩ
Ｃ１１のＰバス７９はキャッシュ制御ユニット３７およ
び４１に直接接続されるという事実を反映している。模
範例のＩＣ１１で本発明を実施する時は診断論理ブロッ
ク８１はキャッシュ制御ユニット３７および４１を含め
てＰバス７９とＩＣ１１内の特定の素子の間に挿入す
る。

【００１７】キャッシュ制御ユニット３７および４１の
どちらか一方がキャッシュミスを検出すると、Ｐバスパ
ッド７７と３５ラインのＰバス７９を通してオフサイト
メモリからのデータを送るように要求される。この動作
の制御はＰバス制御ブロック５５の下で行われる。キャ
ッシュミスが起こるのは比較的まれなので、Ｐバスパッ
ド７７およびＰバス７９が使われることもまれである。
結果として、Ｐバス７９およびＰバスパッド７７の両方
が遊んでいる期間がよくある。本発明に従ってＰバス７
９および関連パッド７７を使用し、ＩＣ１１内の様々な
機能素子の動作についての情報を運ぶ。本発明の第１の
主要な見地を維持しながら、Ｐバス７９は、一方でキャ
ッシュ制御ユニット３７および４１で、他方でモニタし
たい幾つかの他の機能的な素子の入出力ポートで共有さ
れる。本発明のこの見地を維持しながらＩＣ１１にＰバ
スクロック１ライン８５を付け加える。該Ｐバスクロッ
ク１ライン８５は、一方は一組の論理ゲート（図３に示
したが、図２には図示せず）を通ってモニタすべき様々
な機能素子に、そしてもう一方は診断論理８１を通って
Ｐバス７９に接続される。Ｐバスクロック１ライン８５
の反対の端にある論理回路手段により要求に応じてすぐ
Ｐバス７９およびそれに関連したパッド７７がアクセス
可能になり、オフサイトメモリとキャッシュ制御ユニッ
ト３７および４１間で信号を搬送し、Ｐバスクロック１
ライン８５がアクセス可能になり、モニタすべき様々な
機能素子からの信号をＰバス７９の残りの遊び時間に搬
送する。

【００１８】本発明の第２の特別の見地に従えば、第２
組の追加回路点をモニタするためにさらにＰバスクロッ
ク２のライン８７が提供され、ライン８７は論理ゲート
（図３にも示したが、図２には図示せず）を通したＩＣ
１１の他の様々な機能素子と診断論理ブロック８１を通
してＰバス７９との間に接続される。その結果、Ｐバス
７９はＰバスクロック１ライン８５およびＰバスクロッ
ク２ライン８７により共有され、Ｐバス７９の遊び時間
に情報を搬送する。図２の模範的な実施例において、Ｐ
バスクロック１ライン８５はＤＴＬＢ４３から１ビッ
ト、ＩＴＬＢ３９から１ビット、命令キャッシュ制御３
７から１２ビット、データキャッシュ制御４１から１ビ
ット、大域制御５２から８ビットおよびデータキャッシ
ュ制御４１の第２ポートから１ビットの合計３５ビット
を搬送するように接続される。同様にＰバスクロック２
ライン８７はスペースレジスタライン６７から３２ビッ
ト、大域制御５２から３ビット追加して合計３５ビット
搬送する。したがって、追加した２本のＰバスクロック
ライン１および２を合わせるとＩＣ１１内の７０ビット
にアクセスできる。

【００１９】特許請求の範囲において、Ｐバスクロック
１ライン８５およびＰバスクロック２ライン８７により
アクセスされる回路点を時折まとめて「第２組のコンタ
クト点」と呼ぶ。Ｐバスクロックライン８５および８７
を通してモニタするコンタクト点を特に「第１サブセッ
ト」と呼ぶ。Ｐバスクロック２ライン８７を通してモニ
タするコンタクト点を特に「第２組」の「第２サブセッ
ト」と呼ぶ。

【００２０】本発明の前述の両見地を単一の共有Ｐバス
パッド７７に関して図３に示す。図３の回路の主要な機
能はＩＣの２個のコンタクト点のどちらかを選択してパ
ッド７７に接続することである。コンタクト点の一方は
通常パッド７７に接続され、もう一方は本発明の結果と
してそこへ接続される。図３に示したように、通常接続
される点は命令キャッシュ制御３７の出力の一つとなる
ように選択され、「通常ソース」と呼び、また３７で示
す。本発明の結果としてアクセスされる他の回路点はＤ
ＴＬＢ４３の出力となるように選択され、Ｐバスクロッ
ク１ライン８５に搬送される。この出力は図３では「診
断ソース（diagnosed source。被診断ソース。以下、診
断ソースという）Ｙ」と呼び、４３で示す。図３の回路
の第２の機能は通常ソース３７をパッド７７に接続しな
い時に、診断ソースＹ４３に加えて代わりの他のソー
ス、すなわち診断ソースＸ５３に接続することである。
診断ソース５３の出力はＰバスクロック２ライン８７を
通って診断論理ブロック８１の「Ｆ」入力に直接印加さ
れる。

【００２１】通常ソース３７の出力は通常ソースゲート
９１を通って診断論理ブロック８１の「Ｅ」入力に印加
される。ゲート９１の機能は通常ソース３７の出力を受
信する入力Ｅ、または代わりに診断ソースＸ５３の出力
を常時受信する入力ＦにＰバス７９を選択的に割り当て
ることである。簡単に示すようにゲート８１への入力Ｅ
は通常ソース３７と診断ソースＹ４３を共有する。

【００２２】診断論理ブロック８１は、一対のＮＭＯＳ
トランジスタ９３と９５からなり、電圧源ＶDDおよびグ
ラウンド間に直列に接続され、パッド７７に接続された
接合点９７がある。ＯＲゲート９９および１０１は、そ
れぞれトランジスタ９３および９５を駆動する。ＯＲゲ
ート９９は、一対のＡＮＤゲート１０３および１０５の
出力を受信する。制御ユニット８６のラインＣおよびＤ
上の論理レベルが該ＡＮＤゲートのそれぞれの入力の一
つになる。同様に、ＯＲゲート１０１はＡＮＤゲート１
０７および１０９の出力を受信する。制御ユニット８６
のラインＣおよびＤ上の論理レベルを該ＡＮＤゲートの
それぞれの入力の一つとして受信する。ＡＮＤゲート１
０５および１０９への第２入力はそれぞれライン８７上
の論理レベルであり、回路の入力Ｆに印加され、インバ
ータ１１１によって反転される。同様にＡＮＤゲート１
０３および１０７への第２の入力はライン８５上の論理
レベルであり、ゲート８１の入力Ｅに印加され、インバ
ータ１１３によって反転される。

【００２３】ライン８５はゲート８９および９１の出力
に接続されている。該ゲートは全く同一であり、その素
子には同じ参照番号が付けてあるが、ゲート８９の素子
の方には「ａ」を付け加えた。ゲート９１を参照すると
その出力段は電源ＶDDとノード１１７の間に接続された
ＰＭＯＳトランジスタ１１５、およびノード１１７とグ
ラウンドの間に接続されたＮＭＯＳトランジスタ１１９
を含む。ノード１１７は回路９１の出力点であり、ゲー
ト８１の入力Ｅに接続される。通常ソース３７の出力
は、ライン７９Ａを通ってＮＡＮＤゲート１２１および
ＮＯＲゲート１２３のそれぞれの入力の一つに印加され
る。該ＮＡＮＤゲート１２１およびＮＯＲゲート１２３
の出力は、それぞれＰおよびＮトランジスタ１１５およ
び１１９に接続される。ＮＡＮＤゲート１２１への第２
入力はライン１２５を通って受信される制御８６の出力
Ａ上の制御信号であり、ＮＯＲゲート１２３への第２入
力はインバータ１２７がライン１２５から導出した制御
信号Ａの反転である。

【００２４】診断ソースＹゲート８９を参照すると、そ
の出力はゲート９１の出力と同じ機能実現方法で関連す
るソース、すなわち診断ソースＹ４３から作られる。唯
一の違いは、ゲート１２１ａおよび１２７ａがライン１
２９を通って制御８６の出力Ｂ上の論理レベルを入力と
して受信することである。出力ＡおよびＢの論理レベル
は、それぞれゲート８９および９１が何時イネーブルさ
れてそれぞれのソース４３および３７の出力に信号を転
送するかを決定する。

【００２５】ＩＣ１１の通常動作（すなわち、通常ソー
ス３７の論理レベルがパッド７７に印加される場合）に
おいて、制御出力ＡおよびＣの論理レベルがハイ、すな
わちイネーブルになり、出力ＢおよびＤの論理レベルが
ロー、すなわちディスエイブルになる。ＣがハイでＤが
ローの結果、ゲート８１のＡＮＤゲート１０３および１
０７がイネーブルされ、それぞれの出力がＯＲゲート９
９および１０１を通して出力トランジスタ９３および９
５に伝わる。Ａの論理レベルがハイ、すなわちイネーブ
ルであり、Ｂがロー、すなわちデイスエーブルである
と、通常ソース１ゲート９１はイネーブルであり、診断
ソースＹゲート８９はディスエーブルである。したがっ
て、通常ソース３７の出力はゲート９１を通ってゲート
８１のＥ入力に接続され、ゲート８１のゲート１０３お
よび９９を通してＭＭＯＳ９３をターンオンし、ＭＮＯ
Ｓ９５をオフにし、ノード９７をハイにする。ゆえに通
常ソース３７の出力はゲート８１によってゲートされパ
ッド７７に向かう。

【００２６】回路の診断モード（すなわち、診断ソース
Ｘ５３の論理レベルがパッド７７に印加される場合）に
おいては制御出力論理レベルＢはハイ、すなわちイネー
ブルで、制御出力レベルＡはロー、すなわちディスエイ
ブルである。出力ＡおよびＢの前述の状態に加えて、も
し診断ソースＹ４３がアクセスされれば、前述の場合の
ように出力Ｃはハイ、出力Ｄはローとなる。これは、通
常モードの通常ソース３７と同様、診断モードでは診断
ソースＹ４３がゲート８１を通してアクセスされること
を保証する。制御８６の出力ＡおよびＢのこれらの論理
レベルの結果、ゲート９１はディスエイブルとなり、診
断ソースＹ４３に関連したゲート８９はイネーブルとな
る。この状態は制御８６において遊び（アイドル）検出
回路１３１に反応して好適に初期化される。該遊び検出
回路１３１は通常ソース３７とオフサイトメモリ間のコ
ンタクトパッド７７を通して信号が送られない、または
送る必要がない時を検出する。この情報はキャッシュ制
御ユニット３７および４１から入手可能であり、この目
的のために該遊び検出回路１３１がキャッシュ制御ユニ
ット３７および４１に接続される。したがって、パッド
７７がオフサイトメモリと通常ソース３７間にデータを
通信する必要がないことを制御８６の遊び検出回路が検
出したときはいつでも出力ＡおよびＢの信号状態を「通
常」から「診断」に切り換える。「診断」ではＡはロー
でゲート９１はディスエイブルとなり、Ｂはハイでゲー
ト８９はイネーブルとなる。

【００２７】システムが診断モードの時、任意選択機能
ではあるが非常に望ましい本発明の特徴が効果をもたら
す。本発明のこの特徴に従えば単一のパッドを通してモ
ニタできる診断ソースの数は（開示したバージョンにお
いて）二倍になる。もし必要なら数倍にも増やせる。本
発明のこの特徴を実行する場合に、制御８６の出力Ａお
よびＢをそれぞれローとハイにしてシステムを診断モー
ドにする一方、制御８６の出力ＣおよびＤの電圧レベル
を相補的に交代（クロックで同期させながら）するので
各クロックサイクルの間、出力ＣおよびＤのそれぞれは
その半分の時間がイネーブルになる。その結果、出力Ｃ
およびＤの内の一つの電圧レベルがイネーブルであると
きはいつでも出力ＣおよびＤのもう一方の電圧レベルは
ディスエイブルである。したがって、各クロックサイク
ルの間、診断ソース４３および５３の両方がゲート８１
を通ってパッド７７に出力を通すが、お互いに関係し合
うことはない。すなわち、ＣがハイでＤがローの場合は
診断ソースＹ４３が前述のようにモニタされる。逆にＣ
がローでＤがハイの場合、診断ソースＸ５３がゲート８
１を通ってパッド７７によりアクセスされる。診断ソー
スＸ５３がそのようにアクセスされる間は通常ソース３
７はパッド７７から切り離される。なぜならＡがローで
ゲート９１がディスエイブルだからである。診断ソース
Ｙ４３も同様にパッド７７から切り離される。なぜなら
Ｄがローでゲート１０３がディスエイブルだからであ
る。もしパッド７７を通して診断ソースを２個以上モニ
タしたければ、その目的のためにクロックラインを追加
できることは明白である。

【００２８】システムの動作を見る代替方法でより典型
的な動作方法は制御８６のＣとＤの出力を前述のように
通常相補的に交替しているものとみなし、２つの相補ク
ロック１および２を発生させることである。クロックは
システムの通常および診断の両モードで動作する。通常
モードでは制御回路８６の出力Ａをハイにし、通常ソー
ス３７からの出力はクロック１の正の半サイクルの間ゲ
ート８１によってパッド７７にゲートされ、該サイクル
の負の半サイクルの間はゲートされない。システムの診
断モードでは診断ソースＹ４３はクロック１の正の半サ
イクルの間ゲートされ、診断ソースＸ５３はクロック２
の正の半サイクルの間ゲートされる。したがって、出力
ＣおよびＤの論理状態は静止状態であると考える必要は
ないが、通常モードと診断モードの両方で連続的に交替
しているものと考えられ、実際そう考える方が望まし
い。

【００２９】図５は、図３のシステムを先の段落で概説
したモードで動作した場合に適用できる波形を図示した
ものである。システムクロック１３３から導出される交
替波形１３５は関連したソース４３および３７からゲー
ト８９と９１のどちらが信号を伝送すべきかによって制
御８６の出力Ａ、あるいはＢのどちらかに送られる。Ａ
およびＢラインの適切な方の波形１３５に反応して信号
はＰバスクロック１ライン８５を通り、ゲート８１のＥ
入力に送られる。信号遷移は時刻ｔ0 で起こり、その時
に時刻ｔ0 での状態によって信号がハイからローへ、あ
るいはローからハイのどちらかに移り、時刻ｔ1 までク
ロックサイクルの全期間その状態を維持する。負の遷移
は波形１３７によって図示され、逆方向の軌跡は波形１
３９によって示される。第２組の波形１４１および１４
３はそれぞれクロック１３３の波形およびＡあるいはＢ
の波形１３５と一致するが、両方ともクロック１３３か
ら導出され、制御８６のＣおよびＤ出力にそれぞれ送ら
れる。こうして、入力Ｅの信号はクロック１３３の半サ
イクルの間、ゲート８１を通って送られ、一方、クロッ
クサイクルの残りの半分の間、診断ソースＸ５３からの
信号は点Ｆに現れ、ゲート８１を通って送られることが
分る。

【００３０】診断システムの前述の説明は単一のチャン
ネル８８に関したものであり、単一パッド７７、通常そ
れに関連した単一の通常ソース３７、および一組の診断
ソースＸ５３およびＹ４３を含む。パッド７７が通常ソ
ース３７の出力を受信しないとき、該診断ソースＸ５３
およびＹ４３はパッド７７を通して交互にモニタされ
る。図４に３５チャンネルのシステムを示し、それぞれ
のチャンネルは図３に示したチャンネル８８の一つから
成る。図４のシステムの８８−１から８８−３５までの
３５チャンネル全ては単一の制御８６を共有するので、
７７−１から７７−３５までの全てのパッドはそれぞれ
の通常ソース３７−１から３７−３５に一致してゲート
される。あるいは代替的にそれぞれの組の診断ソースＸ
およびＹに交替させる。換言すれば、制御８６の出力Ａ
がハイ（通常モード）の場合、３５個の全ての通常ソー
ス３７−１から３７−３５まではパッド７７−１から７
７−３５までを通ってゲートされる。逆に、制御８６の
出力Ｂがハイ（診断モード）の場合、５３−１から５３
−３５までの診断ソースＸの全ては制御出力Ｄのクロッ
クがハイの時にパッド７７−１から７７−３５に一致し
て切り換えられる。制御出力Ｃのクロックがハイの時は
４３−１から４３−３５までの診断ソースＹの全てがパ
ッドへとゲートされる。

【００３１】

【発明の効果】前述の説明において、コンピュータチッ
プを用いて本発明の有用性を示してきたが、どんな複雑
なＩＣでも本発明の効果が得られることは明らかであ
る。本発明は上記のように構成され作用するものである
から、本発明は、一組のコンタクトパッドの効用を拡張
する方法を提供することができる。コンタクトパッドは
従来ＩＣ上の比較的少数の機能素子と回路外の素子との
間で情報を搬送することに制限されてきたが、本発明の
長所によってそのような専用コンタクトパッドの効用が
著しく拡張され、その結果、既に混雑しているＩＣの周
辺にコンタクトパッドを追加することなくＩＣ内の多数
の回路点が同じコンタクトパッドを通してモニタでき、
それゆえに他の方法では必要となるプローブの様な言わ
ば侵略的な手段を備える必要がない。結果として、これ
までは容易にモニタできなかった多数の点およびこれま
で容易に診断できなかった異常状態が容易に且つ便利に
検出できる。

【図面の簡単な説明】

【図１】本発明を適用しうる型の集積回路の平面図であ
る。

【図２】本発明に係るタイムシュアリング式診断システ
ムの摘要を含む、図１に示す集積回路のブロック図であ
る。

【図３】集積回路の単一のコンタクトパッドに関連す
る、本発明の診断システムのブロック図である。

【図４】図３に一つが示されている回路を複数具備する
ものであって、本発明のタイムシュアリング式診断シス
テムの全体的配列を示し、その中で、３５個のコンタク
トパッドが、当該パッドに関連する通常ソースから信号
を受けるために接続されていない時期に、７０個の診断
ソースを受信べく交替してイネーブルとされるようにな
っている構成を説明するためのブロック図である。

【図５】図３のシステムにおける信号波形を示す図であ
る。

【符号の説明】

５３、４３、３７：回路点 ７７：コンタクトパッド ８１、８９、９１：接続手段 ８６：制御手段

Claims (1)

【特許請求の範囲】
1. 【請求項１】下記(a)ないし(c)の構成を具備することを
   特徴とする集積回路試験用時分割接続回路を具備する集
   積回路。 (a) 第１組及び第２組の内部回路点群。 (b) 前記第１組の内部回路点群の各回路点と、それに対
   応する前記集積回路の外部回路点との間を個々に信号伝
   送するためのコンタクトパッド群。 (c) 下記(c-1)ないし(c-2) を具備する試験用時分割接
   続回路。 (c-1) 接続手段。該接続手段は、前記パッドの各々を対
   応する前記第１組及び第２組の内部回路点に交互に接続
   するためのものである。 (c-2) 制御手段。該接続手段は、前記接続手段を制御し
   て、前記第１組の内部回路点または前記第２組の内部回
   路点のいずれか一方を選択的に対応する前記コンタクト
   パッドの一つに接続するものである。