JPH0755894A - プリント回路板試験装置 - Google Patents
プリント回路板試験装置Info
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- JPH0755894A JPH0755894A JP5198619A JP19861993A JPH0755894A JP H0755894 A JPH0755894 A JP H0755894A JP 5198619 A JP5198619 A JP 5198619A JP 19861993 A JP19861993 A JP 19861993A JP H0755894 A JPH0755894 A JP H0755894A
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- printed circuit
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- Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
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Abstract
(57)【要約】
【目的】 ＬＳＩが搭載されたプリント回路板のショー
ト故障試験を行なうプリント回路板試験装置に関し、シ
ョート故障試験を論理的に短時間で行なえることを目的
とする。 【構成】 プリント回路板１９のネット間の論理の組み
合せにおいて少なくとも１回は互いに排他的論理となる
バイナリバイセクションパターンが得られるように複数
の入力パターンを供給し、バイナリバイセクションパタ
ーンのフェイルを求め、フェイルに応じてショートした
ネットを求める。
ト故障試験を行なうプリント回路板試験装置に関し、シ
ョート故障試験を論理的に短時間で行なえることを目的
とする。 【構成】 プリント回路板１９のネット間の論理の組み
合せにおいて少なくとも１回は互いに排他的論理となる
バイナリバイセクションパターンが得られるように複数
の入力パターンを供給し、バイナリバイセクションパタ
ーンのフェイルを求め、フェイルに応じてショートした
ネットを求める。
Description
【０００１】
【産業上の利用分野】本発明はプリント回路板試験装置
に係り、特にＬＳＩが搭載されたプリント回路板のショ
ート故障試験を行なうプリント回路板試験装置に関す
る。
に係り、特にＬＳＩが搭載されたプリント回路板のショ
ート故障試験を行なうプリント回路板試験装置に関す
る。
【０００２】近年、プリント配線板へのＬＳＩの高密度
実装のため、プリント配線板のパターン間隔が狭くなっ
てきている。このため、ＬＳＩ実装時にパターン間に半
田ブリッジ等が生じやすく、ショート故障が多くなって
いる。
実装のため、プリント配線板のパターン間隔が狭くなっ
てきている。このため、ＬＳＩ実装時にパターン間に半
田ブリッジ等が生じやすく、ショート故障が多くなって
いる。
【０００３】したがって、プリント回路板試験装置には
縮退（Stuck)故障の検出の他に、ショート故障の検出も
要求されている。
縮退（Stuck)故障の検出の他に、ショート故障の検出も
要求されている。
【０００４】
【従来の技術】従来のプリント配線板上にＬＳＩ、抵
抗、コンデンサ等が搭載されたプリント回路板を試験す
るプリント回路板試験装置では縮退故障（stuck at 0,s
tuck at1)の検出を目的として生成されたテストパター
ンが用いられていた。
抗、コンデンサ等が搭載されたプリント回路板を試験す
るプリント回路板試験装置では縮退故障（stuck at 0,s
tuck at1)の検出を目的として生成されたテストパター
ンが用いられていた。
【０００５】このようなプリント回路板試験装置では縮
退故障を検出できるものの、ショート故障の検出は困難
であった。また、まれにショート故障検出ができること
はあっても、非常に診断率は低いものでプリント回路板
の品質を保持することはできなかった。
退故障を検出できるものの、ショート故障の検出は困難
であった。また、まれにショート故障検出ができること
はあっても、非常に診断率は低いものでプリント回路板
の品質を保持することはできなかった。
【０００６】また、搭載されるＬＳＩ等の論理回路には
テスト容易化設計（ＤＦＴ：DesignFor Testabiltiy)
がなされていないことが多く、縮退故障の診断も容易で
はなかった。ましてや、ショート故障の検出や診断は非
常に困難であった。
テスト容易化設計（ＤＦＴ：DesignFor Testabiltiy)
がなされていないことが多く、縮退故障の診断も容易で
はなかった。ましてや、ショート故障の検出や診断は非
常に困難であった。
【０００７】そこで、従来の試験装置ではショート故障
については検出できないものとして用いられていた。
については検出できないものとして用いられていた。
【０００８】また、どうしてもショート故障を試験した
い場合には全ネットにプロービングすることによりショ
ートを見つける方法が一般的であった。
い場合には全ネットにプロービングすることによりショ
ートを見つける方法が一般的であった。
【０００９】
【発明が解決しようとする課題】しかるに、従来のプリ
ント回路板試験装置は縮退（スタック）故障の試験を実
行することを目的としており、ショート故障の試験は行
なえず、プリント回路板のショート故障の試験を行なう
場合には全ネットをプロービングしてショートを見つけ
る方法が取られており、ショート故障の試験を行なう場
合、縮退故障試験装置とは別途に全ネットをプロービン
グしなければならないため、試験時間が長くかかってし
まい、非効率的である等の問題点があった。
ント回路板試験装置は縮退（スタック）故障の試験を実
行することを目的としており、ショート故障の試験は行
なえず、プリント回路板のショート故障の試験を行なう
場合には全ネットをプロービングしてショートを見つけ
る方法が取られており、ショート故障の試験を行なう場
合、縮退故障試験装置とは別途に全ネットをプロービン
グしなければならないため、試験時間が長くかかってし
まい、非効率的である等の問題点があった。
【００１０】本発明は上記の点に鑑みてなされたもの
で、ショート故障試験を論理的に短時間に行なえるプリ
ント回路板試験装置を提供することを目的とする。
で、ショート故障試験を論理的に短時間に行なえるプリ
ント回路板試験装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】図１は本発明の原理ブロ
ックを示す。プリント回路板１はプリント基板上にＬＳ
Ｉを搭載してなり、前記ＬＳＩの入力ピン及び内部スキ
ャンラッチに外部から所定の論理を供給して、前記ＬＳ
Ｉの出力ピンの論理を決定できる論理決定機能１ａと、
前記ＬＳＩの入出力ピンの論理を観測できる観測機能１
ｂとを有する。
ックを示す。プリント回路板１はプリント基板上にＬＳ
Ｉを搭載してなり、前記ＬＳＩの入力ピン及び内部スキ
ャンラッチに外部から所定の論理を供給して、前記ＬＳ
Ｉの出力ピンの論理を決定できる論理決定機能１ａと、
前記ＬＳＩの入出力ピンの論理を観測できる観測機能１
ｂとを有する。
【００１２】入力パターン供給手段２は前記プリント回
路板１の前記論理決定機能１ａを用いて、前記ＬＳＩ間
を接続する各ネットの論理が総てのネット間の論理の組
合せにおいて少なくとも一回は互いに排他的論理となら
しめる複数の入力パターンを前記プリント回路板１に供
給する。
路板１の前記論理決定機能１ａを用いて、前記ＬＳＩ間
を接続する各ネットの論理が総てのネット間の論理の組
合せにおいて少なくとも一回は互いに排他的論理となら
しめる複数の入力パターンを前記プリント回路板１に供
給する。
【００１３】論理照合手段３は前記プリント回路板１の
前記観測機能１ｂを用いて、前記入力パターン供給手段
２から前記複数の入力パターンが供給されたときの前記
ＬＳＩの入出力ピンの論理を観測し、その観測結果が期
待値通りになっているかどうかを照合する。
前記観測機能１ｂを用いて、前記入力パターン供給手段
２から前記複数の入力パターンが供給されたときの前記
ＬＳＩの入出力ピンの論理を観測し、その観測結果が期
待値通りになっているかどうかを照合する。
【００１４】故障判別手段４は前記論理照合手段３の照
合結果に応じて前記プリント回路板１のショート故障を
検出する。
合結果に応じて前記プリント回路板１のショート故障を
検出する。
【００１５】
【作用】本発明によれば、論理的な操作によりプリント
回路板のショート故障が検出できるため、迅速な故障診
断が行なえる。
回路板のショート故障が検出できるため、迅速な故障診
断が行なえる。
【００１６】
【実施例】図２は本発明の一実施例のブロック構成図を
示す。プリント回路板試験装置１１はピンスキャンアウ
ト回路付ＬＳＩが搭載されたプリント回路板１９の試験
を行なうものでコンピュータ１２、外部記憶装置１３、
テストパターン発生印加部１４、パターン比較照合部１
５、テスト結果記憶メモリ１６、基準電圧源１７より構
成される。
示す。プリント回路板試験装置１１はピンスキャンアウ
ト回路付ＬＳＩが搭載されたプリント回路板１９の試験
を行なうものでコンピュータ１２、外部記憶装置１３、
テストパターン発生印加部１４、パターン比較照合部１
５、テスト結果記憶メモリ１６、基準電圧源１７より構
成される。
【００１７】コンピュータ１２、外部記憶装置１３、テ
ストパターン発生印加部１４、パターン比較照合部１
５、テスト結果記憶メモリ１６、基準電圧源１７はバス
ライン１８を介して夫々接続されている。コンピュータ
１２は解析ソフトウェアにより後述するように動作し
て、外部記憶装置１３、テストパターン発生印加部１
４、テスト結果記憶メモリ１６、基準電圧源１７等を制
御し、試験を実行すると共に試験結果に基づいて故障の
診断を行なう。
ストパターン発生印加部１４、パターン比較照合部１
５、テスト結果記憶メモリ１６、基準電圧源１７はバス
ライン１８を介して夫々接続されている。コンピュータ
１２は解析ソフトウェアにより後述するように動作し
て、外部記憶装置１３、テストパターン発生印加部１
４、テスト結果記憶メモリ１６、基準電圧源１７等を制
御し、試験を実行すると共に試験結果に基づいて故障の
診断を行なう。
【００１８】試験を行なう場合にはまずコンピュータ１
２により外部記憶装置１３に予め記憶されたショート故
障検出テストパターンが読み出される。ショート故障検
出テストパターンはバイナリバイセクションパターンが
用いられる。バイナリバイセクションパターンはプリン
ト回路板１８の全ネットのうち‘１’と‘０’の論理の
ネットの割合が１対１であり、かつ全てのネットの組合
せにおいて少なくとも一回は２ネット間の論理が互いに
相手と逆論理値をとるパターンである。
２により外部記憶装置１３に予め記憶されたショート故
障検出テストパターンが読み出される。ショート故障検
出テストパターンはバイナリバイセクションパターンが
用いられる。バイナリバイセクションパターンはプリン
ト回路板１８の全ネットのうち‘１’と‘０’の論理の
ネットの割合が１対１であり、かつ全てのネットの組合
せにおいて少なくとも一回は２ネット間の論理が互いに
相手と逆論理値をとるパターンである。
【００１９】外部記憶装置１３から読み出された上記バ
イナリバイセクショシンパターンで構成された複数のシ
ョート故障検出テストパターンはテストパターン発生印
加部１４により被試験プリント回路板１９に順次供給さ
れる。
イナリバイセクショシンパターンで構成された複数のシ
ョート故障検出テストパターンはテストパターン発生印
加部１４により被試験プリント回路板１９に順次供給さ
れる。
【００２０】プリント回路板１９はショート故障検出テ
ストパターンに応じた出力信号を出力する。プリント回
路板１９の出力はパターン比較照合部１５に供給され
る。パターン比較照合部１５ではショート故障検出テス
トパターンにより得られるべきデータと実際にプリント
回路板１９がショート故障検出テストパターンに応じて
得られるデータとを比較して、その比較結果をテスト結
果記憶メモリ１６に供給する。テスト結果記憶メモリ１
６はパターン比較照合部１５により得られる比較結果を
記憶する。
ストパターンに応じた出力信号を出力する。プリント回
路板１９の出力はパターン比較照合部１５に供給され
る。パターン比較照合部１５ではショート故障検出テス
トパターンにより得られるべきデータと実際にプリント
回路板１９がショート故障検出テストパターンに応じて
得られるデータとを比較して、その比較結果をテスト結
果記憶メモリ１６に供給する。テスト結果記憶メモリ１
６はパターン比較照合部１５により得られる比較結果を
記憶する。
【００２１】コンピュータ１２はテスト結果記憶メモリ
１６に記憶されたテスト結果に基づいてどのネット間に
ショート故障があるかを診断する。また、コンピュータ
１２はプリント回路板１９のＬＳＩ２０〜２３に内蔵さ
れたスキャンコンパレータに供給される基準電圧源１７
の出力基準電圧Vrefを変化させ、異なる基準電圧Vrefに
おける出力論理を検出し、検出した出力論理に応じてシ
ョート故障箇所を検出する。
１６に記憶されたテスト結果に基づいてどのネット間に
ショート故障があるかを診断する。また、コンピュータ
１２はプリント回路板１９のＬＳＩ２０〜２３に内蔵さ
れたスキャンコンパレータに供給される基準電圧源１７
の出力基準電圧Vrefを変化させ、異なる基準電圧Vrefに
おける出力論理を検出し、検出した出力論理に応じてシ
ョート故障箇所を検出する。
【００２２】まず、プリント回路板１９についてさらに
詳細に説明する。
詳細に説明する。
【００２３】図３にプリント回路板１９の構成図を示
す。プリント回路板１９は所定のプリント配線パターン
が形成されたプリント配線板２０上にＩＣ、抵抗、コン
デンサ等の電子部品が搭載されたもので、本実施例では
ピンスキャンアウト回路付ＬＳＩ２１，２２，２３，２
４が搭載される。
す。プリント回路板１９は所定のプリント配線パターン
が形成されたプリント配線板２０上にＩＣ、抵抗、コン
デンサ等の電子部品が搭載されたもので、本実施例では
ピンスキャンアウト回路付ＬＳＩ２１，２２，２３，２
４が搭載される。
【００２４】プリント回路板１９の入力端子Ｔ1 はネッ
トＮＥＴ１を介してＬＳＩ２１の入力ピンＰＩ1 に接続
され、プリント回路板１９の入力端子Ｔ2 はネットＮＥ
Ｔ２を介してＬＳＩ２２の入力ピンＰＩ2 に接続され、
入力端子Ｔ3 はネットＮＥＴ３を介してＬＳＩ２２の入
力ピンＰＩ3 に接続される。ＬＳＩ２１の出力ピンＰＯ
1 はネットＮＥＴ４を介してＬＳＩ２３の入力ピンＰＩ
4 に接続され、ＬＳＩ２０の出力ピンＰＯ2 はネットＮ
ＥＴ５を介してＬＳＩ２３の入力ピンＰＩ5 及びＬＳＩ
２４の入力ピンＰＩ6 に接続され、ＬＳＩ２２の出力ピ
ンＰＯ3 はネットＮＥＴ６を介してＬＳＩ２４の入力ピ
ンＰＩ7 に接続される。
トＮＥＴ１を介してＬＳＩ２１の入力ピンＰＩ1 に接続
され、プリント回路板１９の入力端子Ｔ2 はネットＮＥ
Ｔ２を介してＬＳＩ２２の入力ピンＰＩ2 に接続され、
入力端子Ｔ3 はネットＮＥＴ３を介してＬＳＩ２２の入
力ピンＰＩ3 に接続される。ＬＳＩ２１の出力ピンＰＯ
1 はネットＮＥＴ４を介してＬＳＩ２３の入力ピンＰＩ
4 に接続され、ＬＳＩ２０の出力ピンＰＯ2 はネットＮ
ＥＴ５を介してＬＳＩ２３の入力ピンＰＩ5 及びＬＳＩ
２４の入力ピンＰＩ6 に接続され、ＬＳＩ２２の出力ピ
ンＰＯ3 はネットＮＥＴ６を介してＬＳＩ２４の入力ピ
ンＰＩ7 に接続される。
【００２５】また、ＬＳＩ２３の出力ピンＰＯ4 はネッ
トＮＥＴ８を介してプリント回路板１９の出力端子Ｔ4
に接続され、ＬＳＩ２４の出力ピンＰＯ5 はネットＮＥ
Ｔ９を介してプリント回路板１９の出力端子Ｔ5 に接続
される。
トＮＥＴ８を介してプリント回路板１９の出力端子Ｔ4
に接続され、ＬＳＩ２４の出力ピンＰＯ5 はネットＮＥ
Ｔ９を介してプリント回路板１９の出力端子Ｔ5 に接続
される。
【００２６】図４にピンスキャンアウト回路付ＬＳＩの
構成図を示す。ピンスキャンアウト回路付ＬＳＩ２１〜
２４は一般論理回路２５、ピンスキャンコンパレータ２
６、スキャン制御回路２７より構成される。
構成図を示す。ピンスキャンアウト回路付ＬＳＩ２１〜
２４は一般論理回路２５、ピンスキャンコンパレータ２
６、スキャン制御回路２７より構成される。
【００２７】ピンスキャンアウト回路付ＬＳＩ２１〜２
４の入出力ピンＰＩ及びＰＯは夫々一般論理回路２５と
接続されると共にピンスキャンコンパレータ２６の非反
転入力端子に接続される。ピンスキャンコンパレータ２
６の反転入力端子は基準電圧が供給される基準電圧入力
ピンPVref に接続される。また、ピンスキャンコンパレ
ータ２６の出力はスキャン制御回路２７に供給される。
４の入出力ピンＰＩ及びＰＯは夫々一般論理回路２５と
接続されると共にピンスキャンコンパレータ２６の非反
転入力端子に接続される。ピンスキャンコンパレータ２
６の反転入力端子は基準電圧が供給される基準電圧入力
ピンPVref に接続される。また、ピンスキャンコンパレ
ータ２６の出力はスキャン制御回路２７に供給される。
【００２８】スキャン制御回路２７はスキャン入力ピン
ＳＩの値に応じて必要とする入出力ピンＰＩ、ＰＯのピ
ンスキャンコンパーレタ２６を介して得た論理をスキャ
ン出力ピンＳＯより出力する。
ＳＩの値に応じて必要とする入出力ピンＰＩ、ＰＯのピ
ンスキャンコンパーレタ２６を介して得た論理をスキャ
ン出力ピンＳＯより出力する。
【００２９】図５にＬＳＩ２１〜２４の動作説明図を示
す。一般論理回路２５内にはＬＳＩ２０の出力端子ＰＯ
の論理を決定する組合せ回路２８が内蔵されていて、さ
らにこの組合せ回路２８内にはスキャン入力ピンＳＩに
供給されるスキャン信号に応じてラッチされるスキャン
ラッチ２８ａが設けられている。
す。一般論理回路２５内にはＬＳＩ２０の出力端子ＰＯ
の論理を決定する組合せ回路２８が内蔵されていて、さ
らにこの組合せ回路２８内にはスキャン入力ピンＳＩに
供給されるスキャン信号に応じてラッチされるスキャン
ラッチ２８ａが設けられている。
【００３０】組合せ回路２８は入力信号及びスキャン信
号に応じて所定の出力論理を決定し、出力端子ＰＯより
出力する。
号に応じて所定の出力論理を決定し、出力端子ＰＯより
出力する。
【００３１】図６にショート解析動作説明図を示す。シ
ョートを解析するにはまず、テスト結果記憶メモリ１６
に記憶されたフェイルの検出されたパターン番号におけ
るフェイルネット（被妨害ネット）の期待論理を求める
（ステップＳ１−１）。
ョートを解析するにはまず、テスト結果記憶メモリ１６
に記憶されたフェイルの検出されたパターン番号におけ
るフェイルネット（被妨害ネット）の期待論理を求める
（ステップＳ１−１）。
【００３２】次に、フェイルとなったパターン番号にお
いてフェイルネットの期待値と逆論理の期待値を持つネ
ットの集合を求める（ステップＳ１−２）。
いてフェイルネットの期待値と逆論理の期待値を持つネ
ットの集合を求める（ステップＳ１−２）。
【００３３】また、ファイルとなったパターン番号にお
いてファイルネットの期待値と同じ論理の期待値を持つ
ネットの集合を求める（ステップＳ１−３）。
いてファイルネットの期待値と同じ論理の期待値を持つ
ネットの集合を求める（ステップＳ１−３）。
【００３４】次に上記ステップＳ１−２，Ｓ１−３で求
めた集合の論理積をとる（ステップＳ１−４）。ここ
で、真となったネットが妨害ネットとなる。以上により
妨害ネット、つまり、ショートの存在するネットを求め
ることができる。
めた集合の論理積をとる（ステップＳ１−４）。ここ
で、真となったネットが妨害ネットとなる。以上により
妨害ネット、つまり、ショートの存在するネットを求め
ることができる。
【００３５】図７に故障位置指摘動作説明図を示す。シ
ョート位置の指摘を行なうにはまず、基準電圧Vref電圧
源１７を制御して、基準電圧Vrefを−１．２〔Ｖ〕に設
定する（ステップＳ２−１）。
ョート位置の指摘を行なうにはまず、基準電圧Vref電圧
源１７を制御して、基準電圧Vrefを−１．２〔Ｖ〕に設
定する（ステップＳ２−１）。
【００３６】次にテストパターン発生印加部１４を制御
してテストパターンを第１パターンから順に最終パター
ンまで印加し、夫々のパターン番号におけるフェイルネ
ットをパターン比較照合部１５で検出して、テスト結果
記憶メモリ１６に記憶する（ステップ（Ｓ２−１）。基
準電圧Vref＝−１．２〔Ｖ〕での第１パターンから最終
パターンまでのテストが終了し、テスト結果がテスト結
果記憶メモリ１６に記憶されたところで、テスト結果記
憶メモリ１６に記憶された基準電圧Vref＝１．２〔Ｖ〕
におけるテスト結果を外部記憶装置１３に記憶させる。
してテストパターンを第１パターンから順に最終パター
ンまで印加し、夫々のパターン番号におけるフェイルネ
ットをパターン比較照合部１５で検出して、テスト結果
記憶メモリ１６に記憶する（ステップ（Ｓ２−１）。基
準電圧Vref＝−１．２〔Ｖ〕での第１パターンから最終
パターンまでのテストが終了し、テスト結果がテスト結
果記憶メモリ１６に記憶されたところで、テスト結果記
憶メモリ１６に記憶された基準電圧Vref＝１．２〔Ｖ〕
におけるテスト結果を外部記憶装置１３に記憶させる。
【００３７】次にテストパターン発生印加部１４を制御
して基準電圧Vrefを−１．６〔Ｖ〕に設定する（ステッ
プＳ２−３）。
して基準電圧Vrefを−１．６〔Ｖ〕に設定する（ステッ
プＳ２−３）。
【００３８】基準電圧Vref＝−１．６〔Ｖ〕でテストパ
ターン発生印加部１４を制御してテストパターンを第１
パターンから順に最終パターンまで印加し、夫々のパタ
ーン番号におけるフェイルネットをパターン比較照合部
１５で比較し、検出して、テスト結果記憶メモリ１６に
記憶する（ステップＳ２−４）。
ターン発生印加部１４を制御してテストパターンを第１
パターンから順に最終パターンまで印加し、夫々のパタ
ーン番号におけるフェイルネットをパターン比較照合部
１５で比較し、検出して、テスト結果記憶メモリ１６に
記憶する（ステップＳ２−４）。
【００３９】次に、ステップＳ２−２で検出した基準電
圧Vref＝−１．２〔Ｖ〕におけるフェイル情報とステッ
プＳ２−４で検出した基準電圧Vref＝−１．６〔Ｖ〕に
おけるフェイル情報とを比較して、その差異を求め、差
異のパターンが予め決められたどのパターンに該当する
かを照合し、差異のパターンに応じてショート位置を検
出する（ステップＳ２−５）。
圧Vref＝−１．２〔Ｖ〕におけるフェイル情報とステッ
プＳ２−４で検出した基準電圧Vref＝−１．６〔Ｖ〕に
おけるフェイル情報とを比較して、その差異を求め、差
異のパターンが予め決められたどのパターンに該当する
かを照合し、差異のパターンに応じてショート位置を検
出する（ステップＳ２−５）。
【００４０】図８乃至図１０にショート故障検出、診断
の動作説明図を示す。
の動作説明図を示す。
【００４１】まず、図８と共に２つのネット間でのショ
ート故障について説明する。
ート故障について説明する。
【００４２】２つのネットＮＥＴａ，ＮＥＴｂ間でショ
ートしている場合、出力論理値は一般に信号強度の強い
方に引かれる。例えば、ＴＴＬ（トランジスタ−トラン
ジスタ−ロジック）の出力信号ではローレベルはハイレ
ベルより信号強度が強く、ＥＣＬ（レミッタ結合ロジッ
ク）の出力信号ではハイレベルはローレベルより信号強
度が強い。このため図８（Ａ）に示すようにドライバＤ
Ｖａの出力がハイレベル、ドライバＤＶｂの出力がハイ
レベルの場合、ネットＮＥＴａ，ＮＥＴｂ間にショート
が生じていてもレシーバＲＶａ，ＲＶｂの入力は共にハ
イレベルとされ、パスとなるため、フェイルを検出する
ことはできない。また、図８（Ｂ）に示すようにドライ
バＤＶａ，ＤＶｂの出力が共にローレベルの場合、ネッ
トＮＥＴａ，ＮＥＴｂ間にショートが生じていてもレシ
ーバＲＶａ，ＲＶｂの入力は共にローレベルとされ、パ
スとなるため、フェイルを検出することはできない。
ートしている場合、出力論理値は一般に信号強度の強い
方に引かれる。例えば、ＴＴＬ（トランジスタ−トラン
ジスタ−ロジック）の出力信号ではローレベルはハイレ
ベルより信号強度が強く、ＥＣＬ（レミッタ結合ロジッ
ク）の出力信号ではハイレベルはローレベルより信号強
度が強い。このため図８（Ａ）に示すようにドライバＤ
Ｖａの出力がハイレベル、ドライバＤＶｂの出力がハイ
レベルの場合、ネットＮＥＴａ，ＮＥＴｂ間にショート
が生じていてもレシーバＲＶａ，ＲＶｂの入力は共にハ
イレベルとされ、パスとなるため、フェイルを検出する
ことはできない。また、図８（Ｂ）に示すようにドライ
バＤＶａ，ＤＶｂの出力が共にローレベルの場合、ネッ
トＮＥＴａ，ＮＥＴｂ間にショートが生じていてもレシ
ーバＲＶａ，ＲＶｂの入力は共にローレベルとされ、パ
スとなるため、フェイルを検出することはできない。
【００４３】しかし、図８（Ｃ）に示すようにドライバ
ＤＶａの出力がハイレベル、ドライバＤＶｂの出力がロ
ーレベルの場合に、ネットＮＥＴａ，ＮＥＴｂ間にショ
ートが生じた場合にはドライバＤＶａ，ＤＶｂがＴＴＬ
で構成されていたとすると、ローレベルの方がハイレベ
ルより信号強度が強いためネットＮＥＴａ，ＮＥＴｂは
共にローレベルとされ、レシーバＲＶａ，ＲＶｂの入力
は共にローレベルとなる。ところがドライバＤＶａの出
力はハイレベルで、これにネットＮＥＴａを介して接続
されたレシーバＲＶａはハイレベルとなるところがロー
レベルとなってしまうため、レシーバＲＶａでフェイル
を検出することができる。ただし、レシーバＲＶｂの入
力はローベルでパスとなりフェールは検出できない。
ＤＶａの出力がハイレベル、ドライバＤＶｂの出力がロ
ーレベルの場合に、ネットＮＥＴａ，ＮＥＴｂ間にショ
ートが生じた場合にはドライバＤＶａ，ＤＶｂがＴＴＬ
で構成されていたとすると、ローレベルの方がハイレベ
ルより信号強度が強いためネットＮＥＴａ，ＮＥＴｂは
共にローレベルとされ、レシーバＲＶａ，ＲＶｂの入力
は共にローレベルとなる。ところがドライバＤＶａの出
力はハイレベルで、これにネットＮＥＴａを介して接続
されたレシーバＲＶａはハイレベルとなるところがロー
レベルとなってしまうため、レシーバＲＶａでフェイル
を検出することができる。ただし、レシーバＲＶｂの入
力はローベルでパスとなりフェールは検出できない。
【００４４】また、図８（Ｄ）に示すようにドライバＤ
Ｖａの出力がローレベル、ドライバＤＶｂの出力がハイ
レベルで、ネットＮＥＴａ，ＮＥＴｂ間にショートが生
じた場合、ドライバＤＶａ，ＤＶｂがＴＴＬであるとす
れば、ネットＮＥＴａ，ＮＥＴｂは共にローレベルとな
るため、レシーバＲＶｂにフェイルが生じ、レシーバＲ
Ｖａにパスとなる。
Ｖａの出力がローレベル、ドライバＤＶｂの出力がハイ
レベルで、ネットＮＥＴａ，ＮＥＴｂ間にショートが生
じた場合、ドライバＤＶａ，ＤＶｂがＴＴＬであるとす
れば、ネットＮＥＴａ，ＮＥＴｂは共にローレベルとな
るため、レシーバＲＶｂにフェイルが生じ、レシーバＲ
Ｖａにパスとなる。
【００４５】したがって、図８（Ｃ），（Ｄ）に示すよ
うにネットＮＥＴａ，ＮＥＴｂ間がテストパターンで、
少なくとも一回は排他的論理となるように決定し、その
ときレシーバＲＶａまたは、ＲＶｂの論理が期待値と異
なれば、ネットＮＥＴａ，ＮＥＴｂ間のフェイルを検出
できる。さらに、２種類の排他的論理パターンが供給さ
れたときに共にフェイルを検出していれば（異常が分か
っていれば）互いのネットＮＥＴａ，ＮＥＴｂ間にショ
ートがあることが特定できる（ショートしているネット
名を指定できる）。
うにネットＮＥＴａ，ＮＥＴｂ間がテストパターンで、
少なくとも一回は排他的論理となるように決定し、その
ときレシーバＲＶａまたは、ＲＶｂの論理が期待値と異
なれば、ネットＮＥＴａ，ＮＥＴｂ間のフェイルを検出
できる。さらに、２種類の排他的論理パターンが供給さ
れたときに共にフェイルを検出していれば（異常が分か
っていれば）互いのネットＮＥＴａ，ＮＥＴｂ間にショ
ートがあることが特定できる（ショートしているネット
名を指定できる）。
【００４６】これは、ドライバＤＶａ，ＤＶｂがＥＣＬ
で構成された場合でも同様にフェイルを検出できる。
で構成された場合でも同様にフェイルを検出できる。
【００４７】以上は信号強度に差がある場合について説
明したが回路によっては信号強度に差がない場合があ
る。図９に信号強度に差がない場合の説明図を示す。
明したが回路によっては信号強度に差がない場合があ
る。図９に信号強度に差がない場合の説明図を示す。
【００４８】図９（Ａ）に示すように信号強度に差がな
い場合にはドライバＤＶａの出力がハイレベル、ドライ
バＤＶｂの出力がローレベルとなった場合にはネットＮ
ＥＴａ，ＮＥＴｂ間にショートが生じると、ネットＮＥ
Ｔａ，ＮＥＴｂの信号は共に引き合って、図９（Ｂ）に
示すようにハイレベルとローレベルの中間レベルを取る
ことになる。この状態ではレシーバＲＶａ，ＲＶｂの入
力は共に中間レベルとなってしまいパスともフェイルと
も判断することはできない。最悪の場合ネットＮＥＴ
ａ，ＮＥＴｂ共にパスと判断され、フェイルを検出でき
ないことになる。図１０にこのような場合のショート故
障検出方法について説明する。ＬＳＩ２１〜２４はピン
スキャンアウト回路付ＬＳＩで構成されている。このた
め、図１０（Ａ）に示すように入出力ピンＰＩ，ＰＯは
ピンスキャンコンパレータ２６の非反転入力端子に接続
されている。またピンスキャンコンパレータ２６の反転
入力端子にはコンピュータ１２により出力基準電圧Vref
が変化する基準電圧源１７が接続される。
い場合にはドライバＤＶａの出力がハイレベル、ドライ
バＤＶｂの出力がローレベルとなった場合にはネットＮ
ＥＴａ，ＮＥＴｂ間にショートが生じると、ネットＮＥ
Ｔａ，ＮＥＴｂの信号は共に引き合って、図９（Ｂ）に
示すようにハイレベルとローレベルの中間レベルを取る
ことになる。この状態ではレシーバＲＶａ，ＲＶｂの入
力は共に中間レベルとなってしまいパスともフェイルと
も判断することはできない。最悪の場合ネットＮＥＴ
ａ，ＮＥＴｂ共にパスと判断され、フェイルを検出でき
ないことになる。図１０にこのような場合のショート故
障検出方法について説明する。ＬＳＩ２１〜２４はピン
スキャンアウト回路付ＬＳＩで構成されている。このた
め、図１０（Ａ）に示すように入出力ピンＰＩ，ＰＯは
ピンスキャンコンパレータ２６の非反転入力端子に接続
されている。またピンスキャンコンパレータ２６の反転
入力端子にはコンピュータ１２により出力基準電圧Vref
が変化する基準電圧源１７が接続される。
【００４９】このように、コンピュータ１２により基準
電圧Vrefを変化させれば、ピンの検出レベルを変化させ
ることができる構成とされている。
電圧Vrefを変化させれば、ピンの検出レベルを変化させ
ることができる構成とされている。
【００５０】例えば、期待値がローレベルのときは基準
電圧Vrefを図１０（Ｂ）に示すように上昇させ、ＶthH
とし、ハイレベルのときは基準電圧Vrefを図１０（Ｂ）
に示すように低下させ、ＶthL とする。このため、ピン
スキャンコンパレータ２６に接続されたネットＮＥＴが
中間レベルとなった場合にはピンスキャンコンパレータ
２６の出力は必ず期待値の逆論理となる。このように、
ＬＳＩのピンスキャンアウト回路を用いることにより出
力論理の信号強度に差がない場合でもショート故障の検
出が可能となる。
電圧Vrefを図１０（Ｂ）に示すように上昇させ、ＶthH
とし、ハイレベルのときは基準電圧Vrefを図１０（Ｂ）
に示すように低下させ、ＶthL とする。このため、ピン
スキャンコンパレータ２６に接続されたネットＮＥＴが
中間レベルとなった場合にはピンスキャンコンパレータ
２６の出力は必ず期待値の逆論理となる。このように、
ＬＳＩのピンスキャンアウト回路を用いることにより出
力論理の信号強度に差がない場合でもショート故障の検
出が可能となる。
【００５１】図１１に図３のプリント回路板１９の完全
なバイナリバイセクションパターンによるショート故障
検出テストパターンの説明図を示す。なお、本実施例で
はローレベル優先とする。同図中、○はフェイルの検出
されたネットを示している。図１１では３つのテストパ
ターンでネットＮＥＴ６がフェイルしており、まずネッ
トＮＥＴ６が被妨害ネットの一つであることがわかる。
ネットＮＥＴ６は期待値がハイレベルでフェイルしてい
ることからフェイルが生じたパターン１，２，８ではロ
ーレベルであり、ネットＮＥＴ６がショートするもう一
方の妨害ネットは図８に示すように同一テストパターン
中ではローレベルとなる。
なバイナリバイセクションパターンによるショート故障
検出テストパターンの説明図を示す。なお、本実施例で
はローレベル優先とする。同図中、○はフェイルの検出
されたネットを示している。図１１では３つのテストパ
ターンでネットＮＥＴ６がフェイルしており、まずネッ
トＮＥＴ６が被妨害ネットの一つであることがわかる。
ネットＮＥＴ６は期待値がハイレベルでフェイルしてい
ることからフェイルが生じたパターン１，２，８ではロ
ーレベルであり、ネットＮＥＴ６がショートするもう一
方の妨害ネットは図８に示すように同一テストパターン
中ではローレベルとなる。
【００５２】このため、フェイルが表われるテストパタ
ーン１では〔ネットＮＥＴ２，ＮＥＴ３，ＮＥＴ４，Ｎ
ＥＴ５〕が妨害ネット候補となり、テストパターン２で
は〔ネットＮＥＴ３，ＮＥＴ５，ＮＥＴ７，ＮＥＴ８〕
が妨害ネット候補となり、テストパターン８では〔ネッ
トＮＥＴ３，ＮＥＴ４，ＮＥＴ５，ＮＥＴ８〕が妨害ネ
ット候補となる。
ーン１では〔ネットＮＥＴ２，ＮＥＴ３，ＮＥＴ４，Ｎ
ＥＴ５〕が妨害ネット候補となり、テストパターン２で
は〔ネットＮＥＴ３，ＮＥＴ５，ＮＥＴ７，ＮＥＴ８〕
が妨害ネット候補となり、テストパターン８では〔ネッ
トＮＥＴ３，ＮＥＴ４，ＮＥＴ５，ＮＥＴ８〕が妨害ネ
ット候補となる。
【００５３】また、フェイルが生じなかったパターン
３，４，５，６，７では図８で説明したようにネットＮ
ＥＴ６と同一論理となる。このため、テストパターン３
では〔ネットＮＥＴ１，ＮＥＴ２，ＮＥＴ５〕、テスト
パターン４では〔ネットＮＥＴ２，ＮＥＴ３，ＮＥＴ
５〕、テストパターン５では〔ネットＮＥＴ１，ＮＥＴ
５，ＮＥＴ７〕、テストパターン６では〔ネットＮＥＴ
４，ＮＥＴ５，ＮＥＴ７〕、テストパターン７では〔ネ
ット５、ＮＥＴ７，ＮＥＴ８〕が妨害ネット候補とな
る。
３，４，５，６，７では図８で説明したようにネットＮ
ＥＴ６と同一論理となる。このため、テストパターン３
では〔ネットＮＥＴ１，ＮＥＴ２，ＮＥＴ５〕、テスト
パターン４では〔ネットＮＥＴ２，ＮＥＴ３，ＮＥＴ
５〕、テストパターン５では〔ネットＮＥＴ１，ＮＥＴ
５，ＮＥＴ７〕、テストパターン６では〔ネットＮＥＴ
４，ＮＥＴ５，ＮＥＴ７〕、テストパターン７では〔ネ
ット５、ＮＥＴ７，ＮＥＴ８〕が妨害ネット候補とな
る。
【００５４】以上で妨害ネットの候補にいつも現れるネ
ットがネットＮＥＴ６とショートしたネットとなる。
ットがネットＮＥＴ６とショートしたネットとなる。
【００５５】例えば、パターン１で表われた〔ＮＥＴ
５、ＮＥＴ７，ＮＥＴ８〕、パターン２で表われた〔Ｎ
ＥＴ１，ＮＥＴ２，ＮＥＴ５〕、パターン３で表われた
「ＮＥＴ１，ＮＥＴ３，ＮＥＴ５，ＮＥＴ７〕の論理積
（ＡＮＤ）を取ると〔ＮＥＴ５，ＮＥＴ７，ＮＥＴ８〕
・〔ＮＥＴ１，ＮＥＴ２，ＮＥＴ５〕・〔ＮＥＴ１，Ｎ
ＥＴ３，ＮＥＴ５，ＮＥＴ７〕＝〔ＮＥＴ５〕となる。
したがって、すべてに表われたネットＮＥＴ５が妨害ネ
ットと診断できる。つまり、ネットＮＥＴ５，ＮＥＴ６
間にショートが生じていることがわかる。なお、本実施
例では完全なバイナリバイセクションパターンを用いて
ショートを検出したが、完全でないバイナリバイセクシ
ョンパターンでも検出は可能である。
５、ＮＥＴ７，ＮＥＴ８〕、パターン２で表われた〔Ｎ
ＥＴ１，ＮＥＴ２，ＮＥＴ５〕、パターン３で表われた
「ＮＥＴ１，ＮＥＴ３，ＮＥＴ５，ＮＥＴ７〕の論理積
（ＡＮＤ）を取ると〔ＮＥＴ５，ＮＥＴ７，ＮＥＴ８〕
・〔ＮＥＴ１，ＮＥＴ２，ＮＥＴ５〕・〔ＮＥＴ１，Ｎ
ＥＴ３，ＮＥＴ５，ＮＥＴ７〕＝〔ＮＥＴ５〕となる。
したがって、すべてに表われたネットＮＥＴ５が妨害ネ
ットと診断できる。つまり、ネットＮＥＴ５，ＮＥＴ６
間にショートが生じていることがわかる。なお、本実施
例では完全なバイナリバイセクションパターンを用いて
ショートを検出したが、完全でないバイナリバイセクシ
ョンパターンでも検出は可能である。
【００５６】図１２に最も理想的なバイナリセクション
パターンをを示す。このパターンは一般にカウンティン
グパターンと呼ばれバウンダリースキャンテストで良く
用いられている。また完全でないバイナリバイセクショ
ンパターンでも全てのネットの組み合せにおいて少なく
とも１回はネット間の論理が互いに相互と逆論理をとる
パターンであれば、上記方法により、ネット間ショート
の検出とそのショート位置指摘が可能である。
パターンをを示す。このパターンは一般にカウンティン
グパターンと呼ばれバウンダリースキャンテストで良く
用いられている。また完全でないバイナリバイセクショ
ンパターンでも全てのネットの組み合せにおいて少なく
とも１回はネット間の論理が互いに相互と逆論理をとる
パターンであれば、上記方法により、ネット間ショート
の検出とそのショート位置指摘が可能である。
【００５７】次にショート故障箇所の検出について説明
する。図１３乃至図１６にショートの故障箇所の検出動
作説明図を示す。
する。図１３乃至図１６にショートの故障箇所の検出動
作説明図を示す。
【００５８】ショート故障箇所の検出にはＬＳＩ２１〜
２４のピンスキャンコンパレータ２６を用いる。コンピ
ュータ１２により基準電圧Vrefを変化させ、各基準電圧
Vrefに応じて得られる論理のフェイルパターンに応じて
ショート故障箇所を特定する。
２４のピンスキャンコンパレータ２６を用いる。コンピ
ュータ１２により基準電圧Vrefを変化させ、各基準電圧
Vrefに応じて得られる論理のフェイルパターンに応じて
ショート故障箇所を特定する。
【００５９】これは、配線パターンに抵抗があれば、ネ
ット間でショート故障があった場合、測定点であるピン
スキャン各部での電圧値は同一接続関係にあってもＬＳ
Ｉの内部抵抗と配線抵抗の分圧効果による電位差を生
じ、その電位差はショートした箇所により異なることを
利用したものである。
ット間でショート故障があった場合、測定点であるピン
スキャン各部での電圧値は同一接続関係にあってもＬＳ
Ｉの内部抵抗と配線抵抗の分圧効果による電位差を生
じ、その電位差はショートした箇所により異なることを
利用したものである。
【００６０】図１３（Ａ）に示すようにネットＮＥＴ
５，ＮＥＴ６の点Ａ〜点Ｃ間にショートが生じ、ネット
ＮＥＴ５がハイレベル、ネット６がローレベルとされた
場合、点Ａ〜点Ｄの電位は略同電位となり、ハイレベル
を−０．８９〔Ｖ〕、ローレベルを−１．８５〔Ｖ〕と
すると、−１．２７〜−１．４７〔Ｖ〕となる。したが
って、基準電圧Vrefを−１．２〔Ｖ〕とすると、点Ａ，
Ｂ（ネットＮＥＴ５）でフェイルが発生し、基準電圧Vr
ef＝−１．６〔Ｖ〕とした場合には点Ｃ，Ｄ（ネットＮ
ＥＴ６）でフェイルが発生する。
５，ＮＥＴ６の点Ａ〜点Ｃ間にショートが生じ、ネット
ＮＥＴ５がハイレベル、ネット６がローレベルとされた
場合、点Ａ〜点Ｄの電位は略同電位となり、ハイレベル
を−０．８９〔Ｖ〕、ローレベルを−１．８５〔Ｖ〕と
すると、−１．２７〜−１．４７〔Ｖ〕となる。したが
って、基準電圧Vrefを−１．２〔Ｖ〕とすると、点Ａ，
Ｂ（ネットＮＥＴ５）でフェイルが発生し、基準電圧Vr
ef＝−１．６〔Ｖ〕とした場合には点Ｃ，Ｄ（ネットＮ
ＥＴ６）でフェイルが発生する。
【００６１】また、図１４に示すように点Ｂ、点Ｄでシ
ョートが生じた場合、点Ｂ、点Ｄは−１．２７〜−１．
４７〔Ｖ〕で略同電位となるが点Ａは−１．１１〜１．
３〔Ｖ〕、点Ｃは−１．４３〜１．６３〔Ｖ〕となり、
点Ａ〜点Ｃ間に大きな電位差が生じる。このため、基準
電圧Vref＝−１．２，−１．４，−１．６〔Ｖ〕とした
場合、図１４（Ｃ）に示すようなフェイルパターンが得
られる。
ョートが生じた場合、点Ｂ、点Ｄは−１．２７〜−１．
４７〔Ｖ〕で略同電位となるが点Ａは−１．１１〜１．
３〔Ｖ〕、点Ｃは−１．４３〜１．６３〔Ｖ〕となり、
点Ａ〜点Ｃ間に大きな電位差が生じる。このため、基準
電圧Vref＝−１．２，−１．４，−１．６〔Ｖ〕とした
場合、図１４（Ｃ）に示すようなフェイルパターンが得
られる。
【００６２】次に図１５（Ａ）に示すように点Ａと点Ｄ
との間でショート故障が生じた場合、点Ａ，Ｂ，Ｄの電
位は−１．１７〜−１．３７〔Ｖ〕、点Ｃの電位だけ電
位差が生じ、−１．３７〜−１．５７〔Ｖ〕となる。こ
のため、基準電圧Vref＝１．２，−１．４，−１．６と
変化させた場合のフェイルパターンは図１５（Ｃ）に示
すようになる。
との間でショート故障が生じた場合、点Ａ，Ｂ，Ｄの電
位は−１．１７〜−１．３７〔Ｖ〕、点Ｃの電位だけ電
位差が生じ、−１．３７〜−１．５７〔Ｖ〕となる。こ
のため、基準電圧Vref＝１．２，−１．４，−１．６と
変化させた場合のフェイルパターンは図１５（Ｃ）に示
すようになる。
【００６３】また、図１６（Ａ）に示すように点Ｂと点
Ｃとの間でショート故障が生じた場合、点Ｂ，Ｃ，Ｄの
電位は−１．３７〜−１．５７〔Ｖ〕となり、点Ａの電
位のみ高くなり、−１．１７〜−１．３７〔Ｖ〕とな
る。このため、基準電圧Vref＝−１．２，−１．４，−
１．６と変化させた場合のフェイルパターンは図１６
（Ｃ）に示すようになる。
Ｃとの間でショート故障が生じた場合、点Ｂ，Ｃ，Ｄの
電位は−１．３７〜−１．５７〔Ｖ〕となり、点Ａの電
位のみ高くなり、−１．１７〜−１．３７〔Ｖ〕とな
る。このため、基準電圧Vref＝−１．２，−１．４，−
１．６と変化させた場合のフェイルパターンは図１６
（Ｃ）に示すようになる。
【００６４】このようにショート故障箇所によりフェイ
ルパターンが異なり、このフェイルパターンによりショ
ート故障箇所を特定できる。
ルパターンが異なり、このフェイルパターンによりショ
ート故障箇所を特定できる。
【００６５】なお、本実施例では基準電圧Vrefを−１．
２〔Ｖ〕，−１．４〔Ｖ〕，−１．６〔Ｖ〕の３つのレ
ベルに変化させたがこれに限られるものではなく、もっ
と多数のレベルでフェイルを検出する構成としてもよ
い。基準電圧Vrefレベルが多くなればフェイルパターン
もより多く得られ、ショート故障箇所もより細かく限定
できる。
２〔Ｖ〕，−１．４〔Ｖ〕，−１．６〔Ｖ〕の３つのレ
ベルに変化させたがこれに限られるものではなく、もっ
と多数のレベルでフェイルを検出する構成としてもよ
い。基準電圧Vrefレベルが多くなればフェイルパターン
もより多く得られ、ショート故障箇所もより細かく限定
できる。
【００６６】ただし、あまり基準電圧Vrefレベルを多く
するとフェイルパターンが多くなり、制御も複雑なもの
となってしまう。通常では−１．２〔Ｖ〕と−１．６
〔Ｖ〕の２ヶ所で得られるフェイルパターンによるショ
ート故障箇所の特定で十分である。
するとフェイルパターンが多くなり、制御も複雑なもの
となってしまう。通常では−１．２〔Ｖ〕と−１．６
〔Ｖ〕の２ヶ所で得られるフェイルパターンによるショ
ート故障箇所の特定で十分である。
【００６７】なお、上記実施例では説明を簡単にするた
めに小規模のプリント回路板１９について説明したが、
当然、より大規模なプリント回路板にも対応できるもの
である。
めに小規模のプリント回路板１９について説明したが、
当然、より大規模なプリント回路板にも対応できるもの
である。
【００６８】
【発明の効果】上述の如く、本発明によれば、プリント
回路板を論理的に試験する試験装置で、ショート故障の
検出、診断が可能となり、縮退（スタック）の試験と同
時にショート故障の検出、診断が行なえるため、プリン
ト回路板の試験が比較的簡単な構成で、迅速に行なえる
等の特長を有する。
回路板を論理的に試験する試験装置で、ショート故障の
検出、診断が可能となり、縮退（スタック）の試験と同
時にショート故障の検出、診断が行なえるため、プリン
ト回路板の試験が比較的簡単な構成で、迅速に行なえる
等の特長を有する。
【図１】本発明の原理ブロック図である。
【図２】本発明の一実施例のブロック図である。
【図３】本発明の一実施例のプリント回路板の構成図で
ある。
ある。
【図４】本発明の一実施例のプリント回路板に搭載され
るＬＳＩの構成図である。
るＬＳＩの構成図である。
【図５】本発明の一実施例のプリント回路板に搭載され
るＬＳＩの動作説明図である。
るＬＳＩの動作説明図である。
【図６】本発明の一実施例の動作説明図である。
【図７】本発明の一実施例の動作説明図である。
【図８】ネット間ショート故障のモデル説明図である。
【図９】ネット間ショート故障のモデル説明図である。
【図１０】中間レベルのフェール検出動作を説明するた
めの図である。
めの図である。
【図１１】本発明の一実施例の動作説明図である。
【図１２】本発明の他の実施例の動作説明図である。
【図１３】本発明の一実施例の動作説明図である。
【図１４】本発明の一実施例の動作説明図である。
【図１５】本発明の一実施例の動作説明図である。
【図１６】本発明の一実施例の動作説明図である。
１ プリント回路板 ２ 入力パターン供給手段 ３ 論理照合手段 ４ 故障判別手段 １１ プリント回路板試験装置 １２ コンピュータ １３ 外部記憶装置 １４ テストパターン発生印加部 １５ パターン比較照合部 １６ テスト結果記憶メモリ １７ 基準電圧源 １８ バスライン １９ 被試験プリント回路板
Claims (6)
- 【請求項１】 プリント基板にＬＳＩを搭載してなるプ
リント回路板（１）の故障を検出するプリント回路板試
験装置において、 前記ＬＳＩの入力ピン及び内部スキャンラッチに外部か
ら所定の論理を供給して、前記ＬＳＩの出力ピンの論理
を決定できる論理決定機能（１ａ）と、 前記ＬＳＩの入出力ピンの論理を観測できる観測機能
（１ｂ）とを前記プリント回路板（１）に予め持たせる
と共に、 前記プリント回路板（１）の前記論理決定機能（１ａ）
を用いて、前記ＬＳＩ間を接続する各ネットの論理が総
てのネット間の論理の組合せにおいて少なくとも一回は
互いに排他的論理とならしめる複数の入力パターンを前
記プリント回路板（１）に供給する入力パターン供給手
段（２）と、 前記プリント回路板（１）の前記観測機能（１ｂ）を用
いて、前記入力パターン供給手段（２）から前記複数の
入力パターンが供給されたときの前記ＬＳＩの入出力ピ
ンの論理を観測し、その観測結果が期待値通りになって
いるかどうかを照合する論理照合手段（３）と、 前記論理照合手段（３）の照合結果に応じて前記プリン
ト回路板（１）のショート故障を検出する故障判別手段
（４）とを有することを特徴とするプリント回路板試験
装置。 - 【請求項２】 前記故障判別手段（４）は前記論理照合
結果のうち期待値と逆論理が生じたネットを被妨害ネッ
トと判別し、該被妨害ネットを有するフェイルパターン
においては該被妨害ネットの論理とは逆論理のネットを
求め、期待値通りの論理が得られた非フェイルパターン
においては該被妨害ネットと同一論理のネットを求め、
求められたネットのうちすべてのパターンで求められた
ネットを妨害ネットと判別し、該被妨害ネット間にショ
ート故障を有するものと判別することを特徴とする請求
項１記載のプリント回路板試験装置。 - 【請求項３】 前記ＬＳＩ（２１〜２４）に入出力ピン
のレベルを基準電圧と比較し、該レベルに応じた論理を
出力させるピンスキャンコンパレータ（２６）を内蔵
し、前記プリント回路板（１）に前記ＬＳＩ（２１〜２
４）に内蔵された該ピンスキャンコンパレータ（２６）
に基準電圧を供給する基準電圧供給機能を持たせると共
に、 前記プリント回路板（１）の前記基準電圧供給機能を用
いて前記ピンスキャンコンパレータ（２６）に所定の基
準電圧を供給する基準電圧供給手段（１７）を有するこ
とを特徴とする請求項１又は２記載のプリント回路板試
験装置。 - 【請求項４】 前記論理照合手段（３）は前記基準電圧
供給手段（１７）を制御し、前記ピンスキャンコンパレ
ータ（２６）に供給される基準電圧を異ならせることに
より、各基準電圧に応じた照合結果を得ることを特徴と
する請求項３記載のプリント回路板試験装置。 - 【請求項５】 前記故障判別手段（４）は前記ピンスキ
ャンコンパレータ（２６）に供給された異なる基準電圧
の照合結果に応じて信号強度が同程度のネット間のショ
ート故障を判別することを特徴とする請求項４記載のプ
リント回路板試験装置。 - 【請求項６】 前記故障判別手段（４）は前記ピンスキ
ャンコンパレータ（２６）に供給された異なる基準電圧
毎の照合結果を得、その不良パターンに応じて故障箇所
を特定することを特徴とする請求項４又は５記載のプリ
ント回路板試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19861993A JP3280126B2 (ja) | 1993-08-10 | 1993-08-10 | プリント回路板試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19861993A JP3280126B2 (ja) | 1993-08-10 | 1993-08-10 | プリント回路板試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0755894A true JPH0755894A (ja) | 1995-03-03 |
| JP3280126B2 JP3280126B2 (ja) | 2002-04-30 |
Family
ID=16394213
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19861993A Expired - Fee Related JP3280126B2 (ja) | 1993-08-10 | 1993-08-10 | プリント回路板試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3280126B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100401542B1 (ko) * | 1996-07-27 | 2004-01-28 | 삼성탈레스 주식회사 | 피씨비(pcb) 테스트 장치 |
| CN106841998A (zh) * | 2017-03-24 | 2017-06-13 | 安徽林驰电子有限公司 | 一种汽车尾灯电路板的测试方法及系统 |
| CN113687214A (zh) * | 2021-08-03 | 2021-11-23 | 浙江台运汽车科技有限公司 | 基于LabVIEW的装配印刷电路板检测装置及其方法 |
-
1993
- 1993-08-10 JP JP19861993A patent/JP3280126B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100401542B1 (ko) * | 1996-07-27 | 2004-01-28 | 삼성탈레스 주식회사 | 피씨비(pcb) 테스트 장치 |
| CN106841998A (zh) * | 2017-03-24 | 2017-06-13 | 安徽林驰电子有限公司 | 一种汽车尾灯电路板的测试方法及系统 |
| CN106841998B (zh) * | 2017-03-24 | 2023-12-19 | 深圳市昇科源汽车科技有限公司 | 一种汽车尾灯电路板的测试方法及系统 |
| CN113687214A (zh) * | 2021-08-03 | 2021-11-23 | 浙江台运汽车科技有限公司 | 基于LabVIEW的装配印刷电路板检测装置及其方法 |
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