JPH0756456B2 - センサ信号ディジタル化装置 - Google Patents
センサ信号ディジタル化装置Info
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- JPH0756456B2 JPH0756456B2 JP3203305A JP20330591A JPH0756456B2 JP H0756456 B2 JPH0756456 B2 JP H0756456B2 JP 3203305 A JP3203305 A JP 3203305A JP 20330591 A JP20330591 A JP 20330591A JP H0756456 B2 JPH0756456 B2 JP H0756456B2
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- Testing Or Calibration Of Command Recording Devices (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、ホトダイオードやホ
ール素子などの各種センサから出力されるアナログ信号
を簡単な構成でディジタル変換するセンサ信号ディジタ
ル化装置に関する。
ール素子などの各種センサから出力されるアナログ信号
を簡単な構成でディジタル変換するセンサ信号ディジタ
ル化装置に関する。
【０００２】
【従来の技術】従来、上述した各種センサは、その出力
が微小なアナログ信号であるので、コンピュータ等のデ
ジタル機器に接続する場合には、図３に示すように、セ
ンサ出力を増幅器１により増幅後、Ａ／Ｄ変換器３によ
りデジタル変換し、出力するようにしている。なお、こ
の図に示すローパスフィルタ２は必要に応じて挿入され
る。
が微小なアナログ信号であるので、コンピュータ等のデ
ジタル機器に接続する場合には、図３に示すように、セ
ンサ出力を増幅器１により増幅後、Ａ／Ｄ変換器３によ
りデジタル変換し、出力するようにしている。なお、こ
の図に示すローパスフィルタ２は必要に応じて挿入され
る。
【０００３】
【発明が解決しようとする課題】ところで、各種センサ
から出力されるアナログ信号をデジタル信号に変換する
ためには、上述のように増幅器１およびＡ／Ｄ変換器３
等の各々独立した要素を必要とするので、回路構成が複
雑になり、価格高になるという問題があった。
から出力されるアナログ信号をデジタル信号に変換する
ためには、上述のように増幅器１およびＡ／Ｄ変換器３
等の各々独立した要素を必要とするので、回路構成が複
雑になり、価格高になるという問題があった。
【０００４】この発明はこのような事情に鑑みてなされ
たもので、各種センサから出力されるアナログ信号を簡
単な構成でディジタル変換できるセンサ信号ディジタル
化装置を提供することを目的としている。
たもので、各種センサから出力されるアナログ信号を簡
単な構成でディジタル変換できるセンサ信号ディジタル
化装置を提供することを目的としている。
【０００５】
【課題を解決するための手段】この発明のセンサ信号デ
ィジタル化装置は、測定対象となる物理量を電流に変換
し、該変換した電流を被測定電流として検出する検出手
段と、 前記検出手段が検出する前記被測定電流を、任意
のビット数に応じた数分設けられた複数のビットへ各々
供給する被測定電流供給手段と、 前記複数のビットの最
上位ビットから最下位ビットへ順次値が小さくなるしき
い値を有する参照電流を発生する参照電流発生手段と、
前記最上位ビットにおける前記参照電流と前記被測定電
流とを比較し、該被測定電流が該参照電流よりも大の場
合に“１”信号を出力すると共に、該最上位ビットにお
ける参照電流を下位ビットの各々に対して供給する最上
位ビット出力手段と、前記最上位ビットを除く他の下位
ビットの各々に対応して設けられ、各ビットにおいて、
供給された該各ビットよりも上位のビットにおける参照
電流の総和値を前記被測定電流から減じた値と、該各ビ
ットにおける参照電流とを比較し、該減じた値が該各ビ
ットにおける参照電流よりも大である場合に“１”信号
を出力すると共に、該各ビットよりも下位のビットに対
して該各ビットにおける参照電流を供給する下位ビット
出力手段とを具備してなり、 前記各手段をＣＭＯＳ回路
により構成することを特徴とする。
ィジタル化装置は、測定対象となる物理量を電流に変換
し、該変換した電流を被測定電流として検出する検出手
段と、 前記検出手段が検出する前記被測定電流を、任意
のビット数に応じた数分設けられた複数のビットへ各々
供給する被測定電流供給手段と、 前記複数のビットの最
上位ビットから最下位ビットへ順次値が小さくなるしき
い値を有する参照電流を発生する参照電流発生手段と、
前記最上位ビットにおける前記参照電流と前記被測定電
流とを比較し、該被測定電流が該参照電流よりも大の場
合に“１”信号を出力すると共に、該最上位ビットにお
ける参照電流を下位ビットの各々に対して供給する最上
位ビット出力手段と、前記最上位ビットを除く他の下位
ビットの各々に対応して設けられ、各ビットにおいて、
供給された該各ビットよりも上位のビットにおける参照
電流の総和値を前記被測定電流から減じた値と、該各ビ
ットにおける参照電流とを比較し、該減じた値が該各ビ
ットにおける参照電流よりも大である場合に“１”信号
を出力すると共に、該各ビットよりも下位のビットに対
して該各ビットにおける参照電流を供給する下位ビット
出力手段とを具備してなり、 前記各手段をＣＭＯＳ回路
により構成することを特徴とする。
【０００６】
【作用】上記の構成によれば、被測定電流供給手段が最
上位ビットから最下位ビットまでの各々へ、検出手段が
検出する被測定電流を供給し、最上位ビットにおいて
は、この最上位ビットにおけるしきい値の参照電流と被
測定電流とが比較され、被測定電流が大きい場合に
“１”信号を出力するとともに、下位ビットの各々に対
して最上位ビットにおけるしきい値の参照電流が供給さ
れる。また、最上位ビット以外の下位ビットにおいて
は、各ビットにおける参照電流と各ビットよりも上位の
ビットにおける参照電流が供給されている場合、被測定
電流から、供給されている上位ビットにおける参照電流
の総和値を減じた値とが比較され、被測定電流が大きい
場合に“１”信号を出力するとともに、各ビットよりも
下位のビットの各々に対して各ビットにおける参照電流
が供給される。以上の作用により、検出手段が検出する
被測定電流をディジタル信号として出力する。
上位ビットから最下位ビットまでの各々へ、検出手段が
検出する被測定電流を供給し、最上位ビットにおいて
は、この最上位ビットにおけるしきい値の参照電流と被
測定電流とが比較され、被測定電流が大きい場合に
“１”信号を出力するとともに、下位ビットの各々に対
して最上位ビットにおけるしきい値の参照電流が供給さ
れる。また、最上位ビット以外の下位ビットにおいて
は、各ビットにおける参照電流と各ビットよりも上位の
ビットにおける参照電流が供給されている場合、被測定
電流から、供給されている上位ビットにおける参照電流
の総和値を減じた値とが比較され、被測定電流が大きい
場合に“１”信号を出力するとともに、各ビットよりも
下位のビットの各々に対して各ビットにおける参照電流
が供給される。以上の作用により、検出手段が検出する
被測定電流をディジタル信号として出力する。
【０００７】
【実施例】以下、図面を参照してこの発明の実施例につ
いて説明する。図１はこの発明の一実施例である４ビッ
トのデジタル信号を出力可能なセンサ信号ディジタル化
装置を示す構成図である。この場合、図示のようにセン
サとしてホトダイオード５が用いられている。
いて説明する。図１はこの発明の一実施例である４ビッ
トのデジタル信号を出力可能なセンサ信号ディジタル化
装置を示す構成図である。この場合、図示のようにセン
サとしてホトダイオード５が用いられている。
【０００８】この図において、ホトダイオード５で受光
された光強度に対応した光電流が、ＰＭＯＳトランジス
タからなる４個のカレントミラー回路６，７，８，９に
反映され、それぞれから光電流に等しい電流（以下被測
定電流という）が出力される。そして、これら被測定電
流は各々異なるしきい値を有する参照電流と比較され
る。すなわち、カレントミラー回路６から出力された被
測定電流は、ゲートを共通電位にした２個のＮＭＯＳト
ランジスタからなる参照回路１０による参照電流と比較
され、カレントミラー回路７から出力された被測定電流
は参照回路１１による参照電流と比較され、カレントミ
ラー回路８から出力された被測定電流は参照回路１２に
よる参照電流と比較され、カレントミラー回路９から出
力された被測定電流は参照回路１３による参照電流と比
較される。
された光強度に対応した光電流が、ＰＭＯＳトランジス
タからなる４個のカレントミラー回路６，７，８，９に
反映され、それぞれから光電流に等しい電流（以下被測
定電流という）が出力される。そして、これら被測定電
流は各々異なるしきい値を有する参照電流と比較され
る。すなわち、カレントミラー回路６から出力された被
測定電流は、ゲートを共通電位にした２個のＮＭＯＳト
ランジスタからなる参照回路１０による参照電流と比較
され、カレントミラー回路７から出力された被測定電流
は参照回路１１による参照電流と比較され、カレントミ
ラー回路８から出力された被測定電流は参照回路１２に
よる参照電流と比較され、カレントミラー回路９から出
力された被測定電流は参照回路１３による参照電流と比
較される。
【０００９】ここで、しきい値の決定には、ＭＯＳトラ
ンジスタのドレイン電流がチャネル幅Ｗとチャネル長Ｌ
との比に比例することを利用する。例えば４ビットの場
合には、ＭＯＳトランジスタのチャネル長Ｌを４μｍと
し、チャネル幅Ｗを８：４：２：１となるように変化さ
せて、カレントミラーによる参照電流として各々８Ｉ：
４Ｉ：２Ｉ：Ｉを発生するようにマスク上に設計する。
これにより、２の３乗、２の２乗、２の１乗および２の
０乗の各桁に対応させることができる。このようなチャ
ネル幅Ｗとチャネル長Ｌにより各桁におけるしきい値を
決定する方法を採用することにより、製造過程において
膜厚や拡散条件が変化しても、各しきい値は同一チップ
では同じ変化をするので、均一な精度を得ることができ
る。
ンジスタのドレイン電流がチャネル幅Ｗとチャネル長Ｌ
との比に比例することを利用する。例えば４ビットの場
合には、ＭＯＳトランジスタのチャネル長Ｌを４μｍと
し、チャネル幅Ｗを８：４：２：１となるように変化さ
せて、カレントミラーによる参照電流として各々８Ｉ：
４Ｉ：２Ｉ：Ｉを発生するようにマスク上に設計する。
これにより、２の３乗、２の２乗、２の１乗および２の
０乗の各桁に対応させることができる。このようなチャ
ネル幅Ｗとチャネル長Ｌにより各桁におけるしきい値を
決定する方法を採用することにより、製造過程において
膜厚や拡散条件が変化しても、各しきい値は同一チップ
では同じ変化をするので、均一な精度を得ることができ
る。
【００１０】上述した各被測定電流と各参照電流との比
較結果において、被測定電流が参照電流よりも大きい場
合には、それぞれ２段に縦続接続されたＣＭＯＳインバ
ータ（例えば１４，１５）の入力側が充電され、２段目
のＣＭＯＳインバータの出力が“１”（Ｈレベル）にな
る。このように各桁のデジタル出力は後段のＣＭＯＳイ
ンバータから得られる。一方、各初段のＣＭＯＳインバ
ータの出力は、より低位の桁用の参照電流として２個の
ＮＭＯＳトランジスタからなるカレントミラー回路（例
えば２２）に供給する。
較結果において、被測定電流が参照電流よりも大きい場
合には、それぞれ２段に縦続接続されたＣＭＯＳインバ
ータ（例えば１４，１５）の入力側が充電され、２段目
のＣＭＯＳインバータの出力が“１”（Ｈレベル）にな
る。このように各桁のデジタル出力は後段のＣＭＯＳイ
ンバータから得られる。一方、各初段のＣＭＯＳインバ
ータの出力は、より低位の桁用の参照電流として２個の
ＮＭＯＳトランジスタからなるカレントミラー回路（例
えば２２）に供給する。
【００１１】以下、具体的に動作の説明をする。ここ
で、参照回路１０，１１，１２，１３による各々の参照
電流が８Ｉ，４Ｉ，２Ｉ，Ｉに設定されているものとす
る。さて、ホトダイオード５の出力電流が１４．２Ｉで
あった場合、カレントミラー回路６〜９の各々から被測
定電流１４．２Ｉが出力され、２の３乗、２の２乗、２
の１乗および２の０乗の各桁段ヘ供給される。
で、参照回路１０，１１，１２，１３による各々の参照
電流が８Ｉ，４Ｉ，２Ｉ，Ｉに設定されているものとす
る。さて、ホトダイオード５の出力電流が１４．２Ｉで
あった場合、カレントミラー回路６〜９の各々から被測
定電流１４．２Ｉが出力され、２の３乗、２の２乗、２
の１乗および２の０乗の各桁段ヘ供給される。
【００１２】カレントミラー回路６から出力された被測
定電流１４．２Ｉは、２の３乗の桁段の参照回路１０に
よる参照電流８Ｉと比較される。この場合、被測定電流
１４．２Ｉは参照電流８Ｉよりも大きいので、ＣＭＯＳ
インバータ１４の入力電位が上がり、その出力が“０”
（Ｌレベル）になる。これにより、ＣＭＯＳインバータ
１５の出力が“１”になる。すなわち、２の３乗の桁が
“１”になる。一方、ＣＭＯＳインバータ１４の出力が
“０”になるので、ＣＭＯＳトランジスタ２２〜２４の
各々ドレイン−ソース間が導通状態（オン状態）にな
り、カレントミラー回路であるＰＭＯＳトランジスタ２
５〜２７から参照電流８Ｉが２の２乗、２の１乗および
２の０乗の各桁段へ供給される。
定電流１４．２Ｉは、２の３乗の桁段の参照回路１０に
よる参照電流８Ｉと比較される。この場合、被測定電流
１４．２Ｉは参照電流８Ｉよりも大きいので、ＣＭＯＳ
インバータ１４の入力電位が上がり、その出力が“０”
（Ｌレベル）になる。これにより、ＣＭＯＳインバータ
１５の出力が“１”になる。すなわち、２の３乗の桁が
“１”になる。一方、ＣＭＯＳインバータ１４の出力が
“０”になるので、ＣＭＯＳトランジスタ２２〜２４の
各々ドレイン−ソース間が導通状態（オン状態）にな
り、カレントミラー回路であるＰＭＯＳトランジスタ２
５〜２７から参照電流８Ｉが２の２乗、２の１乗および
２の０乗の各桁段へ供給される。
【００１３】２の２乗の桁段では、カレントミラー回路
７から出力された被測定電流１４．２Ｉが２の３乗の桁
段から供給される参照電流８Ｉより引かれ、この結果
（１４．２Ｉ−８Ｉ＝６．２Ｉ）と参照回路１１による
参照電流４Ｉとが比較される。この場合、電流６．２Ｉ
は参照電流４Ｉよりも大きいので、ＣＭＯＳインバータ
１６の入力電位が上がり、その出力が“０”になる。こ
れにより、ＣＭＯＳインバータ１７の出力が“１”にな
る。すなわち、２の２乗の桁が“１”になる。一方、Ｃ
ＭＯＳインバータ１６の出力が“０”になるので、ＰＭ
ＯＳトランジスタ２８，２９の各々ドレイン−ソース間
が導通状態になり、カレントミラー回路であるＰＭＯＳ
トランジスタ３０，３１から参照電流４Ｉが２の１乗お
よび２の０乗の各桁段へ供給される。
７から出力された被測定電流１４．２Ｉが２の３乗の桁
段から供給される参照電流８Ｉより引かれ、この結果
（１４．２Ｉ−８Ｉ＝６．２Ｉ）と参照回路１１による
参照電流４Ｉとが比較される。この場合、電流６．２Ｉ
は参照電流４Ｉよりも大きいので、ＣＭＯＳインバータ
１６の入力電位が上がり、その出力が“０”になる。こ
れにより、ＣＭＯＳインバータ１７の出力が“１”にな
る。すなわち、２の２乗の桁が“１”になる。一方、Ｃ
ＭＯＳインバータ１６の出力が“０”になるので、ＰＭ
ＯＳトランジスタ２８，２９の各々ドレイン−ソース間
が導通状態になり、カレントミラー回路であるＰＭＯＳ
トランジスタ３０，３１から参照電流４Ｉが２の１乗お
よび２の０乗の各桁段へ供給される。
【００１４】２の１乗の桁段では、カレントミラー回路
８から出力された被測定電流１４．２Ｉが２の３乗の桁
段から供給される参照電流８Ｉと２の２乗の桁段から供
給される参照電流４Ｉとの和より引かれ、この結果（１
４．２Ｉ−１２Ｉ＝２．２Ｉ）と参照回路１２による参
照電流２Ｉとが比較される。この場合、電流２．２Ｉは
参照電流２Ｉよりも大きいので、ＣＭＯＳインバータ１
８の入力電位が上がり、その出力が“０”になる。これ
により、ＣＭＯＳインバータ１９の出力が“１”にな
る。すなわち、２の１乗の桁が“１”になる。一方、Ｃ
ＭＯＳインバータ１８の出力が“０”になるので、ＰＭ
ＯＳトランジスタ３２のドレイン−ソース間が導通状態
になり、カレントミラー回路であるＰＭＯＳトランジス
タ３３から参照電流２Ｉが２の０乗の桁段へ供給され
る。
８から出力された被測定電流１４．２Ｉが２の３乗の桁
段から供給される参照電流８Ｉと２の２乗の桁段から供
給される参照電流４Ｉとの和より引かれ、この結果（１
４．２Ｉ−１２Ｉ＝２．２Ｉ）と参照回路１２による参
照電流２Ｉとが比較される。この場合、電流２．２Ｉは
参照電流２Ｉよりも大きいので、ＣＭＯＳインバータ１
８の入力電位が上がり、その出力が“０”になる。これ
により、ＣＭＯＳインバータ１９の出力が“１”にな
る。すなわち、２の１乗の桁が“１”になる。一方、Ｃ
ＭＯＳインバータ１８の出力が“０”になるので、ＰＭ
ＯＳトランジスタ３２のドレイン−ソース間が導通状態
になり、カレントミラー回路であるＰＭＯＳトランジス
タ３３から参照電流２Ｉが２の０乗の桁段へ供給され
る。
【００１５】２の０乗の桁段では、カレントミラー回路
９から出力された被測定電流１４．２Ｉが２の３乗の桁
段から供給される参照電流８Ｉと２の２乗の桁段から供
給される参照電流４Ｉと２の１乗の桁段から供給される
参照電流２Ｉとの和より引かれ、この結果（１４．２Ｉ
−１４Ｉ＝０．２Ｉ）と参照回路１３による参照電流Ｉ
とが比較される。この場合、電流０．２Ｉは参照電流Ｉ
よりも小さいので、ＣＭＯＳインバータ２０の入力電位
が下がり、その出力が“１”になる。これにより、ＣＭ
ＯＳインバータ２１の出力が“０”になる。すなわち、
２の０乗の桁が“０”になる。
９から出力された被測定電流１４．２Ｉが２の３乗の桁
段から供給される参照電流８Ｉと２の２乗の桁段から供
給される参照電流４Ｉと２の１乗の桁段から供給される
参照電流２Ｉとの和より引かれ、この結果（１４．２Ｉ
−１４Ｉ＝０．２Ｉ）と参照回路１３による参照電流Ｉ
とが比較される。この場合、電流０．２Ｉは参照電流Ｉ
よりも小さいので、ＣＭＯＳインバータ２０の入力電位
が下がり、その出力が“１”になる。これにより、ＣＭ
ＯＳインバータ２１の出力が“０”になる。すなわち、
２の０乗の桁が“０”になる。
【００１６】このようにして、アナログ信号１４．２Ｉ
がデジタル信号“１１１０”に直接変換されて出力され
る。この場合、各デジタル信号はＣＭＯＳインバータ１
５，１７，１９，２１の各々の出力であるので、直接外
部のディジタル機器に供給することができる。
がデジタル信号“１１１０”に直接変換されて出力され
る。この場合、各デジタル信号はＣＭＯＳインバータ１
５，１７，１９，２１の各々の出力であるので、直接外
部のディジタル機器に供給することができる。
【００１７】上記センサ信号ディジタル化装置は、一種
の電流モードのニューラルネットワークと言えるもので
あり、これによりセンサ信号を増幅器およびＡ／Ｄ変換
器を使用することなく簡単にデジタル化することができ
る。また、このセンサ信号ディジタル化装置は全てＣＭ
ＯＳプロセス技術を用いて製造することができるので、
シリコンチップ上にセンサとともに製作することができ
る。したがって、適用するシステムの小型化および価格
の低減を図ることができる。
の電流モードのニューラルネットワークと言えるもので
あり、これによりセンサ信号を増幅器およびＡ／Ｄ変換
器を使用することなく簡単にデジタル化することができ
る。また、このセンサ信号ディジタル化装置は全てＣＭ
ＯＳプロセス技術を用いて製造することができるので、
シリコンチップ上にセンサとともに製作することができ
る。したがって、適用するシステムの小型化および価格
の低減を図ることができる。
【００１８】なお、上記実施例では、４ビットの場合に
ついて説明したが、ビット数に限定はない。また、上記
実施例においては、ホトダイオードに適用したものであ
るが、このような電流駆動されるセンサの他、ゲージ抵
抗をブリッジ構成とした圧力センサや加速度センサなど
の電圧駆動型のセンサに対しても電圧−電流変換器のみ
の追加で容易に適用可能である。
ついて説明したが、ビット数に限定はない。また、上記
実施例においては、ホトダイオードに適用したものであ
るが、このような電流駆動されるセンサの他、ゲージ抵
抗をブリッジ構成とした圧力センサや加速度センサなど
の電圧駆動型のセンサに対しても電圧−電流変換器のみ
の追加で容易に適用可能である。
【００１９】
【発明の効果】以上説明したようにこの発明のセンサ信
号ディジタル化装置によれば、測定対象となる物理量を
電流に変換し、該変換した電流を被測定電流として検出
する検出手段と、前記検出手段が検出する前記被測定電
流を、任意のビット数に応じた数分設けられた複数のビ
ットへ各々供給する被測定電流供給手段と、前記複数の
ビットの最上位ビットから最下位ビットへ順次値が小さ
くなるしきい値を有する参照電流を発生する参照電流発
生手段と、前記最上位ビットにおける前記参照電流と前
記被測定電流とを比較し、該被測定電流が該参照電流よ
りも大の場合に“１”信号を出力すると共に、該最上位
ビットにおける参照電流を下位ビットの各々に対して供
給する最上位ビット出力手段と、前記最上位ビットを除
く他の下位ビットの各々に対応して設けられ、各ビット
において、供給された該各ビットよりも上位のビットに
おける参照電流の総和値を前記被測定電流から減じた値
と、該各ビットにおける参照電流とを比較し、該減じた
値が該各ビットにおける参照電流よりも大である場合に
“１”信号を出力すると共に、該各ビットよりも下位の
ビットに対して該各ビットにおける参照電流を供給する
下位ビット出力手段とを具備してなり、前記各手段をＣ
ＭＯＳ回路により構成するので、回路構成が複雑化する
ことなく一種の電流モードのニューラルネットワークを
構成することができ、これによりセンサから出力される
アナログ信号を増幅器およびＡ／Ｄ変換器を使用するこ
となく簡単にディジタル信号に変換することができる。
そして、回路構成が簡単であることから価格も低く抑え
ることができる。また、ＣＭＯＳプロセス技術を用いて
シリコンチップ上にセンサとともに容易に製作すること
ができ、かつディジタル機器に直接接続することができ
るので、適用するシステムの小型化および価格の低減を
図ることができるという効果も得られる。
号ディジタル化装置によれば、測定対象となる物理量を
電流に変換し、該変換した電流を被測定電流として検出
する検出手段と、前記検出手段が検出する前記被測定電
流を、任意のビット数に応じた数分設けられた複数のビ
ットへ各々供給する被測定電流供給手段と、前記複数の
ビットの最上位ビットから最下位ビットへ順次値が小さ
くなるしきい値を有する参照電流を発生する参照電流発
生手段と、前記最上位ビットにおける前記参照電流と前
記被測定電流とを比較し、該被測定電流が該参照電流よ
りも大の場合に“１”信号を出力すると共に、該最上位
ビットにおける参照電流を下位ビットの各々に対して供
給する最上位ビット出力手段と、前記最上位ビットを除
く他の下位ビットの各々に対応して設けられ、各ビット
において、供給された該各ビットよりも上位のビットに
おける参照電流の総和値を前記被測定電流から減じた値
と、該各ビットにおける参照電流とを比較し、該減じた
値が該各ビットにおける参照電流よりも大である場合に
“１”信号を出力すると共に、該各ビットよりも下位の
ビットに対して該各ビットにおける参照電流を供給する
下位ビット出力手段とを具備してなり、前記各手段をＣ
ＭＯＳ回路により構成するので、回路構成が複雑化する
ことなく一種の電流モードのニューラルネットワークを
構成することができ、これによりセンサから出力される
アナログ信号を増幅器およびＡ／Ｄ変換器を使用するこ
となく簡単にディジタル信号に変換することができる。
そして、回路構成が簡単であることから価格も低く抑え
ることができる。また、ＣＭＯＳプロセス技術を用いて
シリコンチップ上にセンサとともに容易に製作すること
ができ、かつディジタル機器に直接接続することができ
るので、適用するシステムの小型化および価格の低減を
図ることができるという効果も得られる。
【００２０】
【図１】この発明の一実施例によるセンサ信号ディジタ
ル化装置を示す構成図である。
ル化装置を示す構成図である。
【図２】この発明の一実施例によるセンサ信号ディジタ
ル化装置の動作の説明するための構成図である。
ル化装置の動作の説明するための構成図である。
【図３】センサとディジタル機器との接続における問題
点を説明するためのブロック図である。
点を説明するためのブロック図である。
５ ホトダイオード（センサ） ６〜９ カレントミラー回路 １０〜１３ 参照回路 １４〜２１ ＣＭＯＳインバータ ２２〜２７ スイッチング回路
フロントページの続き (56)参考文献 特開 平２−269912（ＪＰ，Ａ) 特開 昭62−216422（ＪＰ，Ａ) 特開 昭53−29645（ＪＰ，Ａ)
Claims (1)
- 【請求項１】 測定対象となる物理量を電流に変換し、
該変換した電流を被測定電流として検出する検出手段
と、 前記検出手段が検出する前記被測定電流を、任意の
ビット数に応じた数分設けられた複数のビットへ各々供
給する被測定電流供給手段と、 前記複数のビットの最上
位ビットから最下位ビットへ順次値が小さくなるしきい
値を有する参照電流を発生する参照電流発生手段と、前
記最上位ビットにおける前記参照電流と前記被測定電流
とを比較し、該被測定電流が該参照電流よりも大の場合
に“１”信号を出力すると共に、該最上位ビットにおけ
る参照電流を下位ビットの各々に対して供給する最上位
ビット出力手段と、前記最上位ビットを除く他の下位ビ
ットの各々に対応して設けられ、各ビットにおいて、供
給された該各ビットよりも上位のビットにおける参照電
流の総和値を前記被測定電流から減じた値と、該各ビッ
トにおける参照電流とを比較し、該減じた値が該各ビッ
トにおける参照電流よりも大である場合に“１”信号を
出力すると共に、該各ビットよりも下位のビットに対し
て該各ビットにおける参照電流を供給する下位ビット出
力手段とを具備してなり、 前記各手段をＣＭＯＳ回路に
より構成することを特徴とするセンサ信号ディジタル化
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3203305A JPH0756456B2 (ja) | 1991-07-19 | 1991-07-19 | センサ信号ディジタル化装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3203305A JPH0756456B2 (ja) | 1991-07-19 | 1991-07-19 | センサ信号ディジタル化装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0526683A JPH0526683A (ja) | 1993-02-02 |
| JPH0756456B2 true JPH0756456B2 (ja) | 1995-06-14 |
Family
ID=16471837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3203305A Expired - Lifetime JPH0756456B2 (ja) | 1991-07-19 | 1991-07-19 | センサ信号ディジタル化装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0756456B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL7609608A (nl) * | 1976-08-30 | 1978-03-02 | Philips Nv | Analoog-digitaal omzetter. |
| JPS62216422A (ja) * | 1986-03-17 | 1987-09-24 | Nippon Telegr & Teleph Corp <Ntt> | ジヨセフソンａ／ｄ変換器 |
-
1991
- 1991-07-19 JP JP3203305A patent/JPH0756456B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0526683A (ja) | 1993-02-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19951205 |