JPH0756751A - マルチタスクプロセッサアーキテクチャ - Google Patents

Abstract

(57)【要約】 【目的】 多数の可能性のあるタスクの中からカレント
タスクを実行するプロセッサアーキテクチャを開示す
る。 【構成】 アーキテクチャには次のものが含まれてい
る：それぞれがタスクを内蔵しており、内蔵タスクを実
行するカレント命令のアドレスをそれぞれが記憶してい
る多数の命令ポインタであり、これらのポインタの１つ
のみがメモリにアドレスをあたえることを同時にイネー
ブルにする；所定のプライオリティレベルを各リクエス
ト信号に与え、最高のプライオリティレベルを有したア
クティブリクエスト信号を内蔵した命令ポインタをイネ
ーブルにするプライオリティ復号器；イネーブルされた
命令ポインタの内容を増加させ、その内容が内蔵プログ
ラムのエンドアドレスに到達した時内蔵プログラムのス
タートアドレスで再初期化するためのメカニズム。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、単独のプロセッサを
有するマルチタスクプロセッサアーキテクチャに関す
る。より詳細には、この発明はタスクのリアルタイム処
理に適合するアーキテクチャに関する。

【０００２】

【従来の技術】マルチタスク処理を制御するため、最も
簡単で価格の低いアプローチはタスクに対応しタイムシ
ェアリングで幾つかのプログラムを実行するプロセッサ
を有するシステムを使用することである。一番目のプロ
グラムが実行される間に二番目のプログラムがプロセッ
サにより実行されれば、割り込みリクエストはこのプロ
セッサに送られている。二番目のプログラムが一番目よ
り高いプライオリティを有していれば、この割り込みリ
クエストは一番目のプログラムの実行を中止する。一番
目のプログラムが割り込まれる時、プロセッサは“セー
ブコンテクスト（ｓａｖｅ ｃｏｎｔｅｘｔ）”動作に
より一番目のプログラムのコンテクストをセーブする必
要がある。一番目のプログラムの実行が再び始まると、
リストアコンテクスト動作が予めセーブされたコンテク
ストをリストアする。このリストアコンテクスト動作に
より一番目のプログラムは割り込みが行なわれた点から
再び始まる。

【０００３】マルチタスクプロセッサシステムは比較的
簡単で価格が低いが、幾つかの命令サイクルが割り込み
の間実行される必要からそれぞれの割り込みがオーバー
ヘッドでぶつかることにより比較的処理が遅い。これは
コンテクストをセーブし実行される新しいプログラムに
スタートアドレスの位置を定める割り込みルーチンがコ
ールされることにもよる。同様に、リストアコンテクス
トも時間を消費する。

【０００４】この種のシステムは割り込みの頻繁が高く
タスクが所謂“リアルタイム”で実行される時適してい
ない。

【０００５】典型的なリアルタイムマルチタスクシステ
ムはテレビジョン影像を処理するように設計されたシス
テムであるが、このシステムでは処理データの非割り込
みフローが出力される間データの非割り込みフローを受
け処理している。影像処理用としては、パイプラインア
ーキテクチャシステムが最も使用されている。この種の
システムでは所要のデータフロー速度で影像を処理する
ことができるが、非常に複雑で高価である。

【０００６】ＥＰ−Ａ−０５０３９５６にはＭＰＥＧ標
準に従い圧縮されたビデオ信号を伸張（ｄｅｃｏｍｐｒ
ｅｓｓｉｏｎ）するためのタイムシェアリング影像処理
システムが記載されている。このシステムでは、処理さ
れるデータはメモリ装置、復号化装置、移動補償装置、
及び逆離散コサイン変換（ＤＣＴ^-1）の計算装置の間で
転送される。これらの装置からの転送は割り込みにより
オペレイトされる特別なプロサッサにより制御されてい
る。

【０００７】ＥＰ−Ａ−０５０３９５６に使用されてい
るプロセッサはエレメント間でのデータの転送に特に適
合するが、割り込みオーバーヘッドは依然として重要で
ありシステムをリクエストされたデータフローの速度で
処理することができない。

【０００８】

【課題を解決するための手段】この発明の目的はあるタ
スクの実行から他のタスクの実行へのパスが特に高速で
あるマルチタスクプロセッサアーキテクチャを提示する
ことである。

【０００９】この発明の他の目的は非常に高速なデータ
フロー速度、より詳細には現在の標準が要求しているフ
ロー速度で処理できる影像処理システムを提示すること
である。

【００１０】これらの目的は多数の可能性のあるタスク
からカレントタスクを実行するプロセッサアーキテクチ
ャにより達成されるが、これには次のものを含んでい
る：タスクの命令を記憶するメモリ；処理される連続し
た命令から受けるためにメモリに結合された処理装置；
サーブされるためリクエストされるタスクにそれぞれ内
蔵されるアクティブリクエスト信号を与えるためのメカ
ニズム；それぞれがタスクに内蔵された多数の命令ポイ
ンタであり、それぞれが内蔵タスクのカレント命令のア
ドレスを含み、これらのポインタの１つがアドレスとし
てメモリにその内容を同時に与えることができる；所定
のプライオリティレベルを各リクエスト信号に与えるた
め、更にプライオリティレベルの一番高いアクティブリ
クエスト信号を内蔵した命令ポインタをイネーブルにす
るための回路を有するプライオリティレベル復号器；イ
ネーブル命令ポインタの内容を増加させるため、更にそ
の内容が内蔵プログラムのエンドアドレスに到達した時
内蔵プログラムのスタートアドレスで再初期化するため
のメカニズム。

【００１１】この発明の実施態様によれば、各命令には
処理装置に与えられるコマンドフィールドとプリフィッ
クス復号器に与えられる命令タイプフィールドとが含ま
れている。プリフィックス復号器にはカレント命令のタ
イプフィールドが一番目の所定の値を有するならば新し
い命令ポインタをプライオリティレベル復号器によりイ
ネーブルにするメカニズムが含まれ、更にカレント命令
のタイプフィールドが二番目の所定の値を有するならば
イネーブル命令ポインタの内容をカレントタスクのスタ
ートアドレスに初期化するメカニズムが含まれている。

【００１２】この発明の実施態様によれば、プリフィッ
クス復号器にはタイプフィールドが三番目の所定の値を
取ればイネーブル命令ポインタの増加を禁止するメカニ
ズムがあるが、これによりカレント命令は連続的に数回
実行され、この実行の回数はこの三番目の値により決定
される。

【００１３】この発明の実施態様によれば、タスクを内
蔵したプログラムを有するメモリは処理装置により制御
されるバスと独立している。

【００１４】この発明の実施態様によれば、それぞれの
命令には処理装置に与えられるコマンドフィールドと、
命令が実行される時処理装置に結合される装置をイネー
ブルにするメカニズムに与えられるアクノレッジフィー
ルドとがある。

【００１５】この発明の実施態様によれば、処理装置に
結合される装置には少なくとも１つの読み出し専用装置
があるが、この装置はトランシットメモリにデータを転
送する必要があることを示すため、内蔵されたリクエス
ト信号をアクティブにする。このリクエストのアクノレ
ッジは、バスからトランシットメモリにデータを転送す
るタスクが実行される間、この読み出し専用装置のみ選
択する。装置には更に少なくとも１つの書き込み専用装
置があるが、この装置はトランシットメモリからデータ
を受ける必要がある時、内蔵されたリクエスト信号をア
クティブにする。このリクエストのアクノレッジはトラ
ンシットメモリからバスにデータを転送するタスクが実
行される間この書き込み専用装置のみを選択する。

【００１６】この発明の実施態様によれば、処理装置に
は多数のアドレス計算機能があり、それぞれの機能は読
み出しまたは書き込み命令のフィールドにより選択され
る。

【００１７】この発明の実施態様によれば、それぞれの
機能はアドレスバスに接続されたアドレスレジスタに内
蔵されており、この機能には処理装置内で命令が実行さ
れる間アドレスレジスタの内容を適当に変更する回路が
含まれている。

【００１８】

【実施例】図１では、種々の装置１０がシステムバスに
接続されているが、このシステムバスにはデータバス
Ｄ、アドレスバスＡ、更にシステムバスに接続されたエ
レメントの読み出しまたは書き込みモードを他の操作の
中から選択する制御バスＣＴＲＬが含まれている。読み
出し専用メモリ（ＲＯＭ）１２とランダムアクセスメモ
リ（ＲＡＭ）１４もこのシステムバスに接続されてい
る。

【００１９】システム内でプロセッサにより実行される
メインのタスクは装置１０、１２、１４の間でデータを
交換し、更に必要があればデータの上でオペレイトされ
る。

【００２０】この発明によるプロセッサの実施態様を図
の下に点線Ｌで示している。プロセッサにはシステムバ
スＤ，Ａ，ＣＴＲＬに接続された命令処理装置（ＩＰＲ
ＯＣ）１６がある。この装置１６は例えば、マイクロプ
ロセッサに共通のタイプである従来の命令プロセッサで
ある。従来の命令プロセッサはデータバスＤを通してＲ
ＯＭ１２またＲＡＭ１４内に記憶された命令Ｉを最初受
ける即ちロードし、次にこの命令を実行する。命令の実
行は一般にバスＤ，Ａ，ＣＴＲＬの上で行なわれる。

【００２１】従来のプロセッサでは、命令が取出される
アドレスは単独の命令ポインタの中に含まれている。こ
の命令ポインタの内容はプログラムの実行が割り込まれ
その後再開する時セーブされリストアされる。

【００２２】これとは反対に、この発明ではそれぞれが
実行される可能性のあるタスクに対応した多数の命令ポ
インタＩＰ１，ＩＰ２…ＩＰｎがある。これらのポイン
タのそれぞれは処理装置１６に対し取出される命令のア
ドレスとしてポインタがその内容を与えるためそれぞれ
のイネーブルラインＥＮ１−ＥＮｎによりイネーブルに
される。イネーブルラインＥＮはプライオリティレベル
復号器１８により制御されているが、これはプロッセサ
がリクエストを処理する各装置１０から１つのリクエス
トラインＲＥＱを受ける。それぞれのリクエストライ
ン、及びそれ故各装置１０にはプライオリティレベルが
割り当てられている。同じプライオリティレベルが幾つ
かのタスクに割り当てられる場合がある。復号器１８は
同時に１つのポインタＩＰのみイネーブルにする。これ
は例えば種々のプライオリティレベルをこれらのタスク
に内部で割り当てることにより行なわれ、更に命令また
は１グループの命令が実行される毎に内部のプライオリ
ティレベルを循環的にシフトすることにより行なわれ
る。

【００２３】必要があれば、このイネーブルラインＥＮ
は装置１０により発生するリクエストのアクノレッジラ
インＡＣＫとして機能する場合がある。アクノレッジは
それを受ける装置の特性により種々の影響を及ぼす。

【００２４】プログラムはそれぞれの位置でＲＯＭまた
はＲＡＭ内に記憶され、更に実行されるタスクにそれぞ
れ対応している。ＲＯＭは図１のアーキテクチャのあら
ゆるシステム内で実行されるベーシックプログラムを記
憶している。同様にＲＡＭは使用者が選択し、例えばフ
ロッピーディスクまたはハードディスクからロードする
プログラムを記憶している。使用者がＲＡＭにプログラ
ムをロードできることはシステムがモジュラーベースで
動作しても特に有益であるが、このモジュラーベースで
は使用者はシステムバスＤ，Ａ，ＣＴＲＬの上で制御さ
れる装置を加えたり除去できる。システムが制御できる
タスクの最大数はプロセッサに与えられる命令ポインタ
ＩＰの数ｎに等しい。

【００２５】システムの動作は以下の通りである。電源
を投入すると、各命令ポインタＩＰｉ（ｉ＝１，２，…
ｎ）は内蔵されたプログラムのスタートアドレスに対応
しているスタート値ＩＰｉ₀ で初期化される。これらの
スタートアドレスは例えばＲＯＭまたはＲＡＭ記憶され
ており、ブートプログラムによりまたは動作中のシステ
ムによりそれぞれに命令ポインタに転送される。更に、
例えば命令ポインタのランクを内蔵プログラムに割り当
てることによりプライオリティレベルは各プログラムに
割り当てられる。しかも、復号化の機能が電源投入時に
プログラムされるプライオリティ復号器１８も与えられ
ている。

【００２６】システムが初期化されると、ラインＲＥＱ
上にリクエストが生ずる。プライオリティ復号器１８は
プライオリティの一番高いリクエストの命令ポインタＩ
Ｐをイネーブルにする。命令プロセッサ１６はイネーブ
ル命令ポインタにより示されたアドレスにある命令を受
け（即ちロードし）、この命令を実行する。この命令が
実行されると、増加回路２０はイネーブル命令ポインタ
を増加させる。これにより次の命令のアドレスが命令プ
ロセッサ１６により実行される。増加回路２０はイネー
ブルポインタ上でのみ動作する。すなわち、他のポイン
タの内容は変更されない。増加回路２０の表現（＋１）
は記号である。例えば、命令が異なる長さを有する時、
またはジャンプ即ちサブプログラムのコール命令が実行
されると、実行される命令は必ずしも連続したアドレス
にある必要はない。この場合、イネーブル命令ポインタ
は従来のプロセッサのように適当な値により増加または
減少する。

【００２７】命令ポインタＩＰのランク（ｉ）は内蔵プ
ログラム（即ちタスク）とリクエストを示すため使用さ
れる。タスクは内蔵プログラムの多数のループの実行
に、またはプログラムの一部の実行に対応している。タ
スクも連続している。このように、プログラムの終わり
は必ずしも内蔵タスクの終わりに対応しておらず、その
逆もある。リクエストが無くなればタスクの終わりが発
生する。このような時、タスクはサーブされると言われ
る。

【００２８】リクエストｉのプライオリティが実行され
るプログラムのプライオリティより高い時、例えばプロ
グラムｉ−1 が補正プログラムならば、プログラムｉ−
1 のカレント命令が実行された後復号器１８はポインタ
ＩＰｉ−１の代わりポインタＩＰｉをイネーブルにす
る。以下に更に記載するが、プログラムＩＰｉ−１の命
令のグループが実行されるまで、ＩＰｉをイネーブルに
することが待機される。リクエストｉは内蔵されたアク
ノレッジラインＡＣＫにより同時にアクノレッジされ
る。新しいイネーブルポインタＩＰｉにより示される命
令は命令プロセッサ１６内にロードされいかなる時間ロ
スも無く実行される。すなわち、新しい命令はプログラ
ムｉ−1 の新しい命令が実行された時実行される。

【００２９】タスクｉがサーブされると、リクエストｉ
がディセイブルされ、更に復号器１８はプライオリティ
が最大の新しいタスクに対応した命令ポインタをイネー
ブルにする。新しいタスクはタスクｉにより休止にされ
たタスクであり、すなわちタスクｉ−１は完全に新しい
タスクである。内蔵プログラムはすぐに実行される。新
しいタスクが休止にされたタスクであれば、そのプログ
ラムは休止ポイントからスタートする。新しいタスクが
まだスタートされないタスクに対応したプログラムであ
れば、そのプログラムはスタートアドレスでスタートす
る。

【００３０】容易に判るように、１つのタスクから他の
タスクへのスイッチングには従来のシステムでは内容の
セーブとリストアに必要であるいかなるデッドタイムも
生じない。

【００３１】復号器１８および増加回路２０での命令プ
ロセッサ１６の動作は継続した命令サイクルに同期した
クロック回路２３により与えられる共通クロック信号Ｃ
Ｋにより同期している。ポインタの増加は各命令サイク
ルの終わりまたは始めのいずれかで行なわれる。

【００３２】通常、従来から知られているように一番高
いプライオリティレベルは一番短いタスクに割り当てら
れている。タスクの長さは内蔵されたリクエストのアク
ティベーション期間により決定される。早い処理を必要
とする期間の長いタスクはこのルールに従わない。例え
ば、長いタスクにはデータのロスを防ぐため高いプライ
オリティが必要である。

【００３３】前述のように、所定のタスクを内蔵したプ
ログラムはループ内で実行されるように与えられてい
る。このように図１のシステムにおいて、この種のプロ
グラムの最後の命令はプログラムの一番目の命令にジャ
ンプする。このジャンプは従来は増加回路２０により制
御されている。この発明による最適な方法はループの制
御に対する以下の部分に記載されている。

【００３４】従来のプロセッサシステムには実行が休止
されない命令のグループが幾つかある。従来のプロセッ
サでは割り込みリクエストのサーブにディセイブルとイ
ネーブルを行なう。しかし、この発明によるプロセッサ
では、このような特別な命令は割り込みがそれ自体ない
ことにより適していない。

【００３５】この問題を解くため、この発明では各命令
ＩをプリフィックスＩ１とコマンドＩ２に分けている。
プリフィックスＩ１はプリフィックス復号器２２に与え
られ、従来の命令に対応したコマンドＩ２は命令プロセ
ッサ１６に与えられる。内蔵命令がより高いプライオリ
ティでプログラムを処理するため実行されると、プリフ
ィックスＩ１はカレントプログラムが休止されるかされ
ないかを示している。

【００３６】プリフィックス復号器２２はプライオリテ
ィ復号器１８に信号ＮＥＸＴＥＮを与えるが、この信号
はプリフィックスが特別な値にあれば、例えばカレント
プログラムのプライオリティより高いプライオリティを
有するリクエストが生じても、新しい命令ポインタを禁
止する。

【００３７】図２にはこの発明によるマルチタスクプロ
セッサアーキテクチャの他の実施態様を示している。図
１と同じエレメントは同じ参照番号で示している。この
アーキテクチャは所定のタスクを有するマルチタスクに
適合する。タスクに対応したプログラムはシステムバス
Ｄ，Ａ，ＣＴＲＬと独立したＲＯＭ２４内に記憶され
る。イネーブル命令ポインタＩＰｉの内容はアドレスバ
スＡに与えられる代わりＲＯＭ２４のアドレス入力に直
接加えられる。命令プロセッサ１６は前述のようにシス
テムバスＤ，Ａ，ＣＴＲＬに結合されているが、ＲＯＭ
２４から命令を直接受けるため変更されている。従来の
プロセッサではこのような変更は当業者により容易に行
なわれている。

【００３８】従来のプロセッサには命令レジスタと、デ
ータバスＤに結合されているワークレジスタとがある。
命令がロードされると、命令レジスタに書き込まれ、更
にこの命令が実行される時、データバスＤとワークレジ
スタの間でやりとりが発生する。この発明によれば、命
令レジスタをデータバスＤに結合する代わり、この命令
レジスタがＲＯＭ２４の出力に結合されている。このよ
うなシステムでは、命令プロセッサ１６に命令がロード
されるとすぐ命令が実行される。このように、システム
バスは命令を得るためには命令プロセッサに必要でな
い。これは時間の大幅な節約を示している。

【００３９】図２のシステムには最適化が更に含まれて
いる。命令のプリフィックスＩ１は、カレントプログラ
ムがカレント命令の後に休止されるかされないかの他
に、カレント命令が所定の回数実行されるかどうかを適
当なビットで示すため与えられている。プリフィックス
Ｉ１は更にカレント命令がプログラムの最後の命令かど
うかを示すため使用されている。

【００４０】プリフィックス復号器２２にはプリフィッ
クスＩ１内の数により初期化される命令サイクルのダウ
ンカウンタがある。この数はプリフィックス復号器によ
り復号される幾つかの一定数またはデータバスＤにより
与えられる数Ｎの中から選択される数である。この数Ｎ
は計算されメモリ内に記憶される、即ちサーブ装置１０
により与えられる。ループ命令が実行されると、プリフ
ィックス復号器２２は所要数の命令サイクルの間増加回
路２０を禁止にする。その結果ロードされた命令は所要
の数と同じ回数実行される。

【００４１】この方法では実行される各ループに対しジ
ャンプ命令を使用していないが、これは１つの命令のみ
が数回連続的に実行されるならば大きな時間の節約にな
る。このような命令ループはデータがブロック毎にシス
テムバスの１つのエレメントから他のエレメントに転送
される時特に有益である。

【００４２】図２の実施態様では、各命令ポインタＩＰ
に次の２つのレジスタがある：一番目のレジスタには内
蔵されたプログラムを実行するために命令アドレスを有
しており、二番目のレジスタにはこのプログラムのスタ
ートアドレスＩＰ₀ を有している。値ＩＰ₀ を与えるた
め幾つかの解決策が利用できる。例えばＲＯＭ２４はス
タートアドレスのテーブルを有しており、これらのアド
レスは初期化の間対応するレジスタ内に書き込まれる。
ＲＯＭ２４内のプログラムがあるシステムと他のシステ
ムで同一であれば、スタートアドレスＩＰ₀ はハード的
に接続できる。この最後の解決策によりシステムバスに
ポインタＩＰを有することが避けられ、これによりプロ
セッサの構造が簡単になる。

【００４３】実行される命令が最後の命令であることを
プリフィックスＩ１が示すと、この命令により信号ＩＮ
ＩＴを命令ポインタＩＰのグループに与える復号器２２
が実行され、イネーブルポインタのみをプログラムスタ
ートアドレスで初期化する。

【００４４】このようなシステムでは、プロセッサの命
令セットは、幾つかの場合いかなるジャンプ命令も含ま
ないセットに制限されており、これはプロセッサとりわ
け増加回路２０を大幅に簡単にする。

【００４５】図３は例えばビデオ信号用の単独の信号プ
ロセッサシステムに適合するこの発明によるプロセッサ
アーキテクチャの実施態様を示している。図２と同じエ
レメントは同じ参照番号で示している。

【００４６】タイムシェアリング信号処理システムで
は、ＥＰ−Ａ−０５０３９５６のシステムのように、信
号の処理自体は特別な回路により実施される。プロセッ
サのみがデータをＲＡＭから種々の処理回路に転送す
る。

【００４７】図３のアーキテクチャによりバスＶＩＮ上
に来るデータの連続フローをＲＡＭ１４内に転送するよ
うに、更に内容を処理回路３０に転送するようにされて
いる。更に、このアーキテクチャにより回路３０により
処理されるデータをＲＡＭに転送するように、また最後
にＲＡＭの内容を出力バスＶＯＵＴに転送するようにさ
れている。ＲＡＭ１４を通る中間的な通過はデータが入
力バスＶＩＮと処理回路３０との間で不適当な順序で到
達することから、またはデータが処理回路３０と出力バ
スＶＯＵＴとの間で不適当な順序で到達することから、
または処理されるデータがすでに処理されたデータと結
合されることから必要である。ＲＡＭ１４は従来から
“トランシットメモリ”と呼ばれている。

【００４８】図３のシステム内で実行されるタスクには
適当なアドレスを計算することが含まれているが、これ
はデータが連続して処理回路３０に転送されるように一
番目のＲＡＭエリア内で適当な順序で記憶されるためで
あり、更にデータが連続して出力バスＶＯＵＴの上に転
送されるように二番目のＲＡＭエリア内で適当な順序で
記憶されるためである。

【００４９】入力バスＶＩＮ、処理回路３０の入力、出
力、および出力バスＶＯＵＴはそれぞれ先入れ先出し方
式（ｆｉｒｓｔ ｉｎ ｆｉｒｓｔ ｏｕｔ）メモリ
（“ＦＩＦＯ”）３２、３３、３４、３５を通してデー
タバスＤに結合されている。ＦＩＦＯ３２−３５のそれ
ぞれはリクエストラインＲＥＱに接続されている。ＦＩ
ＦＯ３２と３４はデータバスＤに対し専用メモリで、内
容が所定の最大の内容を越える時およびその内容がシス
テムバスを通し空になる時、アクティブリクエストを出
す。ＦＩＦＯ３３と３５はデータバスＤに対し書き込み
専用メモリであり、内容が所定の最小の内容より小さい
時、および内容がバスを通し充満される時アクティブリ
クエストを発生する。ＦＩＦＯのリクエストは前の図と
は異なりアクノレッジ回路３８に結合されているそれぞ
れのアクノレッジラインＡＣＫを通しアクノレッジされ
る。

【００５０】アクノレッジ回路３８はＲＯＭ２４により
与えられるそれぞれの命令Ｉからアディショナルフィー
ルドＩ３を受ける。この構成において、ＦＩＦＯ３２−
３５、データバスＤに接続されるあらゆる他の読み出し
書き込み専用装置はアドレスバス上にいかなるアドレス
も発生すること無く実行される命令（より詳細にはフィ
ールドＩ３）により直接選択される。これにより書き込
み専用装置に直接書き込むためＲＡＭで読み出されるデ
ータが生じ、更に読み出しサイクルを実行する必要はな
いが、書き込みサイクルに従いＲＡＭ内に直接書き込む
読み出し専用装置に読み出されるデータを生ずる。回路
３８は必要があればアクノレッジを適当にフォーマット
するための復号器および／または回路である（例えば、
ＦＩＦＯメモリによりデータが読み込まれる前にＲＡＭ
時間をバスＤ上で現在のデータに与えるため、この回路
はアクノレッジ信号を遅延する必要がある）。

【００５１】この種のシステムは以下のように動作す
る。２つの一番高いプライオリティレベルはＦＩＦＯ３
２と３５のリクエストに割り当てられるが、これはこれ
らのＦＩＦＯがデータの連続フローをそれぞれバスＶＩ
Ｎ上で受けバスＶＯＵＴ上に与えるためである。圧縮デ
ータがバスＶＩＮ上に到着し伸張データがバスＶＯＵＴ
上で伝達されると、データのフローはバスＶＯＵＴ上よ
りバスＶＩＮ上の方が遅い。一番高いプライオリティは
ＦＩＦＯ３５のリクエストに割り当てられる。非圧縮デ
ータがバスＶＩＮ上に到着し圧縮データがバスＶＯＵＴ
上で伝達されると、一番高いプライオリティレベルがＦ
ＩＦＯ３２のリクエストに割り当てられる。より低いプ
ライオリティレベルは連続的にＦＩＦＯ３０とＦＩＦＯ
３４のリクエストに割り当てられる。

【００５２】前に示したように、書き込み専用ＦＩＦＯ
（ＦＩＦＯ３３と３５）はその内容が内容の最小より小
さければ、例えばＦＩＦＯメモリサイズの半分に等しけ
ればリクエストを出す。書き込み専用ＦＩＦＯに内蔵さ
れたタスクはデータのパケットをＲＡＭからＦＩＦＯに
転送するが、データのこのパケットの大きさは固定され
ており、例えばＦＩＦＯのサイズの半分に等しい。

【００５３】このような転送操作は前に示したように、
ＲＡＭ読み出し命令のループ化された実行から成るが、
このループの数は読み出し命令のプリフィックスＩ１に
より決定される。読み出し命令の各実行の間、ＲＡＭ１
４はＦＩＦＯに直接転送されたデータをバスＤ上で与え
る。データのＦＩＦＯへの書き込み操作はクロック信号
ＣＫのエッジに同期している。

【００５４】読み出し専用ＦＩＦＯ（ＦＩＦＯ３２と３
４）はデータの数が内容の最大を越えていれば、例えば
ＦＩＦＯの大きさの半分に等しければリクエストを出
す。ＦＩＦＯに内蔵されたタスクはＦＩＦＯの内容をデ
ータのパケットによりＲＡＭ１４内に転送する。各々の
パケットには例えばＦＩＦＯの大きさの半分に等しい固
定数のデータが入っている。

【００５５】このような転送操作はＲＡＭ書き込み命令
のループ化された実行から成るが、このループの数は書
き込み命令のプリフィックスＩ１により決定される。Ｆ
ＩＦＯのアクノレッジ信号がアクティブにされると、Ｆ
ＩＦＯはデータをバスの上にクロック信号ＣＫの速度で
与えられるが、この速度は書き込み命令の実行速度であ
る。このように、ＦＩＦＯによりバスの上に与えられる
各データは直接ＲＡＭに書き込まれる。

【００５６】データのパケットが転送されるＲＡＭ１４
にアドレスを決定するため、例えばＲＡＭ内に記憶され
たポインタを更新することができる。命令プロセッサ１
６にはアドレスレジスタＡＲがあるが、このレジスタに
は転送（読み出しまたは書き込み）操作が行なわれるア
ドレスが含まれている。データのパケットに対する転送
プログラムの始めにはこのアドレスレジスタ内にポイン
タの内容を書き込む命令が含まれている。プログラムの
後続の命令は例えば各転送命令においてアドレスレジス
タの内容を適当に変更する命令である。この適当な変更
は増加またはより複雑な計算、例えば再帰的な操作から
成る。

【００５７】しかし、転送命令の各実行におけるアドレ
スレジスタＡＲの変更命令の実行には転送命令の前後に
命令が挿入されることが必要である。変更命令は転送命
令と同じループの間に実行される。この方法はカレント
命令のみループ化する必要があることを示すためプリフ
ィックスＩ１を使用することにより与えられる利点とは
両立しない。

【００５８】この欠点を避けシステムの速度を更に上昇
させるため、命令ポインタ１６にはアドレスを計算する
ため所定数の所定の機能を有するアドレス計算ユニット
１６−１がある。各機能には機能を実施するためのハー
ドウェアがある。計算ユニット１６−１のそれぞれの計
算機能は命令ＩのアディショナルフィールドＩ４により
選択される（フィールドＩ４もアクノレッジフィールド
Ｉ３に対応している）。このように実行される各命令に
対し、特別なアドレス計算機能が選択される。それぞれ
のハードワイヤ機能は（クロックＣＫの）命令サイクル
と同期してレジスタＡＲの状態を変更するようにされて
いる。この構成により単独の読み出しまたは書き込み命
令がループ実行される。読み出しまたは書き込み操作は
レジスタＡＲ内のアドレスで生じ、更にこのアドレスは
各ループで自動的にしかも適当に更新される。

【００５９】ＦＩＦＯからＲＡＭにｎ個のデータのパケ
ットを転送する転送プログラムについて検討する。この
転送プログラムはＦＩＦＯにより与えられるリクエスト
で初期化されたタスクに対応している。数ｎはパケット
のｎ番目のデータを受信した時対象とするＦＩＦＯがリ
クエストをアクティブにしないように十分大きく選択さ
れる。

【００６０】この種のプログラムは次の命令から構成さ
れている： （１）カレントタスクの最後の実行の間使用されるラス
トアドレスをレジスタＡＲ内にロードするための命令
（このアドレスは、例えばタスクに割り当てられた位置
でＲＡＭに記憶される）。この命令のプリフィックスＩ
１は命令が実行された後タスクが（より高いプライオリ
ティにより）休止されないことを示している。フィール
ドＩ３とＩ４にはアクティブでない値が入っている。 （２）転送命令であり、この命令のプリフィックスＩ１
はこの命令がｎ回実行され、更にタスクが休止されない
ことを示している。フィールドＩ３は処理される装置
（３２−３５）を選択し、フィールドＩ４は使用される
アドレス計算機能を選択する。 （３）レジスタＡＲの内容をセーブするための命令で、
そのプリフィックスＩ１はプログラムの実行が最初から
続いておりタスクが休止していることを示している。フ
ィールドＩ３とＩ４はアクティブでない値を有してい
る。

【００６１】このようなタスクはプログラムの最後の命
令において、即ちデータの全てのパケットが転送された
時、より高いプライオリティのタスクに制御を与える
（この命令はタスクを休止させる命令である）。パケッ
ト内のデータ数ｎが大きければ、より高いプライオリテ
ィのタスクにより頻繁に制御を与える必要がある。

【００６２】これを行なうため、一番目のアプローチは
ｎ個のデータにパケットをそれぞれｎ₁ …ｎ_i …ｎ_p 個
のデータのサブパケットに分割することであり、更にそ
れぞれｎ₁ …ｎ_i …ｎ_p 個のデータのｐ個の連続した転
送プログラムを有する転送プログラムを与えることであ
る。各サブプログラムには転送命令がｎ回の代わりｎ_i
回実行されることを除き、更にプログラムが始めから連
続していることを最後のサブプログラムのサーブＡＲ命
令のみが示していることを除いて、前述の３つの命令を
含んでいる。これにより各サブプログラムの終わりで、
即ち（ｎ個データの代わり）ｎ_i 個のデータの転送に多
くても等しい比較的短い待ち時間の後に、より高いプラ
イオリティのタスクがゲインコントロールされる。これ
により、更に各サブプログラムにおいて異なったアドレ
ス計算機能が選択され、しかも複雑な計算機能を他のタ
スクにも使用される簡単なサブ機能に分割できる。

【００６３】しかし、このアプローチにはｎ_i 個のデー
タの２つの転送の間でセーブ命令を実行することと、処
理の速度を下げるレジスタＡＲの更新命令を実行するこ
とが必要である。

【００６４】この欠点を避ける二番目のアプローチは計
算機能と同じ数のアドレスレジスタＡＲを有する命令プ
ロセッサ１６を与えることから成る。このように、各計
算機能は自身のアドレスレジスタの上で動作を実施し、
更に機能が（内蔵タスクが休止されることにより）休止
されるならば、内蔵アドレスレジスタはアドレスを保持
し、機能が再度アクティブにされるならばこのアドレス
から継続する。これらのアドレスレジスタを更新しまた
はセーブする必要がない。この結果、転送プログラムの
みがアドレスレジスタに対する可能な一番目の更新命令
と、可能な最後のセーブ命令と、これらの間に一連の転
送命令とから構成されるが、それぞれはループ内で実行
され、各転送命令のプリフィックスＩ１はループの数を
示している。

【００６５】プログラムはループ化された命令を実行す
る間休止されない。これを行なうため、ループ化された
命令のフィールドＩ１はアクティブビットにより（図１
に関して前に記載したように）プログラムが休止されて
はいけないことを示している。このアクティブビットは
信号ＮＥＸＴＥＮをアクティブにしないプリフィックス
復号器２２により受信されるが、これによりカレントプ
ログラムが休止されることを示している。

【００６６】図４Ａには影像処理システム、例えばＭＰ
ＥＧ標準に従い圧縮（符号化）されたビデオ信号の伸張
（即ち復号化）に適合するこの発明によるプロセッサア
ーキテクチャの実施態様を示している。このシステムは
図３のシステムに基づいているが、同じエレメントは同
じ参照番号で示している。処理回路３０は、可変長復号
器（ＶＬＤ）, ランレングス復号器（ＲＬＤ）, および
逆離散コサイン変換回路（ＤＣＴ^-1）を有した復号器で
ある。アディショナル書き込み専用ＦＩＦＯ３６はデー
タバスＤと、アクノレッジバスＡＣＫと、更にリクエス
トバスＲＥＱとに接続されている。ＦＩＦＯ３６により
データはフィルタ４０に与えられる。このフィルタを通
されたデータは復号器３０の出力に加えられる。フィル
タがデータを受信する必要があることを示すためフィル
タ４０がラインＦＲＱをアクティブにすればＦＩＦＯ３
６のみがリクエストを発生する。

【００６７】回路３０のＶＬＤはバスＶを通し命令プロ
セッサ１６のレジスタ１６−２に接続されている。復号
器ＶＬＤは更にフィルタのアクティブラインＧＯを通し
フィルタ４０に接続されている。

【００６８】命令プロセッサ１６の計算ユニット１６−
１はプリフィックス復号器２２に命令がループされてい
る回数を示すための前述の数Ｎを与えている。

【００６９】この場合使用されているＲＡＭ１４はダイ
ナミックラム（ＤＲＡＭ）である。ＤＲＡＭの利点はサ
イズが小さいこと、低廉であること、および記憶容量が
大きいことである。しかし、ＤＲＡＭは次の２つの段階
でアクセスされる。ＤＲＡＭは幾つかのページに分割さ
れる。ＤＲＡＭ内での読み出しまたは書き込みの前に、
ページは特別なアドレスサイクルで選択される。従っ
て、セルは通常の読み出しまたは書き込みサイクルでこ
のページ内で選択される。

【００７０】図４Ａに示すような影像処理システムにお
いては、ＤＲＡＭは多数の領域に分割される。一番目の
領域はバスＶＩＮを通して与えられる圧縮データを受け
るためのものである。二番目から四番目の領域は最後の
２つの処理影像と同じく復号器３０により処理される影
像を記憶するためのものである。（バスＶＯＵＴに送ら
れて）ディスプレイされる影像はこれらの最後の３つの
セルの１つから読み出される。

【００７１】図４ＢはバスＶＩＮに到着するデータのフ
ローを示している。ＤＲＡＭ領域の部分１００は処理さ
れる影像を記憶するため使用されており、ＤＲＡＭ領域
の１つの部分１０２は処理される最後の２つの影像を記
憶するため使用されている。

【００７２】バスＶＩＮに到着するデータのフローには
ヘッダＨが前にある可変長の圧縮データＣＤのパケット
がある。連続的なパケットＣＤは例えば影像の１６×１
６画素の連続したスクエアに対応している。各パケット
は復号されると所謂“マクロブロック”になる。マクロ
ブロックは例えば１６×１６画素の輝度ブロックＹと、
更に例えば８×８画素の２つの色ブロックＵ、Ｖとに分
割される。１つの影像を記憶するためのＤＲＡＭ領域は
２つのサブ領域に分割され、一方は輝度ブロックＹを記
憶し、他方は色ブロックＵ、Ｖを記憶する。色ブロック
はブロックの全数をＤＲＡＭのページに入れるためこの
ように色ブロックから分離される。記載を簡単にするた
め、前述の２つのサブ領域は合わせて示している。この
ように、メモリ領域からマクロブロックを読み出すこと
または書き込むことは、輝度ブロックＹを一番目のサブ
領域に、更に対応した色ブロックＵ、Ｖを二番目のサブ
領域から読み出すことまたは書き込むことになる。マク
ロブロックをＤＲＡＭとＦＩＦＯの間で対応するため、
アドレス計算機能は一番目のサブ領域内でのブロックＹ
の読み出しまたは書き込みを、更に二番目のサブ領域内
でのブロックＵ、Ｖの読み出しまたは書き込みを制御す
るため必要になる。

【００７３】ＭＰＥＧ標準によれば３つの再構成タイ
プ、即ち“内部”、“予測”、および“両方向”があ
る。内部の再構成では復号器３０により与えられるマク
ロブロックは直接影像部分に対応しており処理の追加を
必要としない。

【００７４】予測の再構成では、再構成される影像のマ
クロブロックは前に再構成された影像のマクロブロック
と結合される（“予測器”）。復号器３０により与えら
れるマクロブロックはカレントブロックを形成するため
フィルタを通った予測器に加えられる補正マクロブロッ
クである。

【００７５】予測器は再構成される影像に従ってまたは
前にディスプレイの順序で影像内でサーチする。勿論こ
れを行なうため影像はディスプレイの順序とは異なる適
当な順序で到達する。

【００７６】両方向の再構成では、再構成される影像の
マクロブロックは予測器で述べたようにそれぞれ前の２
つの再構成された影像の２つのマクロブロックと結合さ
れる。これらの２つの再構成された影像は、再構成され
る影像の前にある影像および再構成される影像の後にあ
る影像にそれぞれ対応している。復号器３０により与え
られるマクロブロックも補正マクロブロックである。

【００７７】図４Ｂは影像のマクロブロックＢの予測の
再構成がメモリ領域１００内で再構成されることを示し
ている。このメモリ領域のハッチング部分は既に再構成
されたマクロブロックを示している。メモリ領域１０２
は既に再構成された影像の全てを記憶している。データ
のパケットのヘッダＨはこのヘッダの後に到着するデー
タＣＤ上で動作する再構成のタイプを示している。予測
の再構成の場合、データＣＤは復号され補正マクロブロ
ックＣＢを形成する。マクロブロックＣＢの画素が与え
られるように、メモリ領域１０２内でサーチされる予測
器ＰＢの画素に加えられるが、この予測器ＰＢの画素は
既にフィルタを通っている。領域１０２内の予測器ＰＢ
の位置はヘッダにより与えられるベクトルＶにより決定
される。ベクトルＶにより、領域１００内で再構成され
るブロックＢの位置に対応した領域１０２内での位置に
対する予測器Ｐの相対的な位置が与えられる。

【００７８】図４Ａのシステムの動作を次に考察する。
種々のＦＩＦＯに内蔵されたタスクをプライオリティが
減少する順序で以下に記載する： −ＤＲＡＭからバスＶＯＵＴへの転送（ＦＩＦＯ３
５）, −バスＶＩＮからＤＲＡＭへの転送（ＦＩＦＯ３２）, −ＤＲＡＭから復号器３０への転送（ＦＩＦＯ３３）, −ＤＲＡＭからフィルタ４０への転送（ＦＩＦＯ３
６）, −復号器３０からＤＲＡＭへの転送（ＦＩＦＯ３４）。

【００７９】ＦＩＦＯ３４−３６の大きさは、例えば２
つのマクロブロックである、即ち１６×１６画素の２つ
のブロック（輝度）、および８×８画素の４つのブロッ
ク（色）である。ＦＩＦＯ３４−３６は１つのマクロブ
ロックを含む時リクエストを発生する。ＦＩＦＯ３２と
３３の大きさは、例えば平均サイズの圧縮データの２つ
のパケットであり、半分満たされた時リクエストを発生
する。

【００８０】内部の再構成の場合の図４Ａのシステムの
動作は、予測器を処理するフィルタ４０が含まれていな
いので図３の動作に等しい。

【００８１】ＦＩＦＯ３２に内蔵されたタスクは一番目
のＤＲＡＭ領域における内容の半分を書き込むことから
成る。データは連続したアドレスでＤＲＡＭ内に書き込
まれる。

【００８２】ＦＩＦＯ３３に内蔵されたタスクは前述の
一番目の領域内に記憶されたデータを有するＦＩＦＯ３
３の半分を満たすことから成る。データは連続したアド
レスでＤＲＡＭから読み出される。

【００８３】これらのタスクに内蔵されたアドレス計算
機能は簡単なアドレスの増加から成る。

【００８４】ＦＩＦＯ３４に内蔵されたタスクはＦＩＦ
Ｏ３４を空にすること、およびこのマクロブロックをＤ
ＲＡＭの二番目から四番目の影像領域の１つの中に書き
込むことから成る。これらの影像領域は２つの再構成さ
れた影像と再構成された１つの影像が常に利用できるよ
うにするため周期的に充満される。マクロブロックは、
例えば連続的なアドレスのメモリセルが影像ラインの連
続的な画素に対応するように対象とする影像領域に書き
込まれる。

【００８５】ＦＩＦＯ３５に内蔵されたタスクはディス
プレイされる影像を含む領域内に読み出されたマクロブ
ロックによりＦＩＦＯ３５を充満することから成る。前
述のように、この領域は二番目から四番目の領域の１つ
である。アドレスは影像ラインの連続した画素に対応し
たメモリセルを読み出すように発生する。充満される影
像領域に画素を読み出すことが必要である。この場合、
この充満はシステムが画素の読み出しを開始した直後に
開始する。読み出される画素は書き込まれるマクロブロ
ックにより重ね書きされない。

【００８６】前述のように、各マクロブロックには影像
領域の一番目のサブ領域に記憶された輝度ブロックと、
影像領域の二番目のサブ領域に記憶された２つの色ブロ
ックとがある。アドレス計算機能は書き込みの間データ
の分離を制御し、しかも読み出しの間データのグループ
分けを制御し、更にサブ領域への画素の読み出し書き込
みを制御する。

【００８７】予測または両方向の再構成の場合、システ
ムは次のように動作する。ＦＩＦＯ３２−３５に内蔵さ
れたタスクは前述の通りである。ＶＬＤが予測ベクトル
Ｖを含むヘッダを受信すると、信号ＧＯを送ることによ
りフィルタ４０をアクティブにし、ＶＬＤは命令プロセ
ッサ１６のレジスタ１６−２にベクトルＶを同時に送
る。フィルタ４０はラインＦＲＱをアクティブにしＦＩ
ＦＯ３６により発生するリクエストをイネーブルにす
る。ＦＩＦＯ３５は最初空であるので、リクエストをす
ぐに発生する。

【００８８】ＦＩＦＯ３６に内蔵されたタスクはＦＩＦ
Ｏ３６内でベクトルＶにより示される予測器に書き込ま
れる。このタスクに内蔵されたプログラムにはＤＲＡＭ
を読み出し更にフィールドＩ４を通し特別なアドレス計
算機能を選択するためのループ化された命令がある。こ
の特別なアドレス計算機能はベクトルＶを使用し予測器
が読み出される位置に置かれる。両方向の再構成の場
合、ベクトルＶはダブルであり２つの所要の予測器のい
ずれかの位置を示している。アドレス計算機能は２つの
予測器が画素のグループにより交互に読み出されるよう
に行なわれる。

【００８９】図４Ｂに示すように、予測器ＰＢによりＤ
ＲＡＭの幾つかのページはオーバーラップされる（ペー
ジの境界は太いラインで示される）。予測器の読み出し
はより複雑である。この場合、選択された計算機能によ
りプリフィックス復号器に数Ｎが与えられる。数Ｎは例
えば予測器が部分的に含む上側のページ内で列の画素の
高さを示している。予測器を読み出すことは全ての列に
対し、上側のページに含まれる列の一番目の部分の画素
を読み出すためＮ回読み出し命令を実行することから成
り、次に下側のページ内の列の残りの部分をＬ−Ｎ回読
み出し命令を実行することから成る（Ｌは列の画素の全
ての高さ）。ＤＲＡＭのページの変更は２つの読み出し
ループの間で行なわれる。

【００９０】このような構成により、予測器は適当な順
序で読み出されるが、これにより予測器の画素を再配列
するための複雑なアドレス計算機能と、配列される前に
予測器の画素を一時的に記憶するためのバッファを用意
する必要性が無くなる。前述のＥＰ−Ａ−０５０３９５
６の特許出願において、ページに含まれる部分的な予測
器の全ての画素は他のページに含まれる部分的な予測器
の画素を読み出す前に一番目に読み出されるが、これは
より高い複雑性を犠牲にしてページの変更数を最小にす
るためである。この発明によれば、システムの速さは十
分であるので多数のページ変更を行なうことが可能であ
る。更に実際にはこのページ変更の数の増加は１００回
につき約４クロックサイクルである。

【００９１】当業者はアドレス計算に必要な種々の機能
を実行するための論理回路を容易に実現することができ
る。

【００９２】このシステムはタイムシェアリング影像処
理システムのメモリコントローラに対応できることに注
意する必要がある。システムの全体は、この発明により
このようなシステムが改善される内容を容易に示す簡単
な方法について記載されている。当業者はこの記載で与
えられた情報により、およびＭＰＥＧ標準により与えら
れた命令で影像処理システムの全体を理解することがで
きる。

【００９３】この発明の１つの特別な実施態様について
記載したが、種々の変更、修正、および改善が当業者に
は容易に考えられる。このような変更、修正、および改
善はこの開示の一部であり、この発明の内容および範囲
の中である。従って前述の記載は一例でありこれにより
制限されない。

【図面の簡単な説明】

【図１】この発明によるマルチタスクプロセッサアーキ
テクチャの例

【図２】この発明によるプロセッサアーキテクチャの他
の例

【図３】この発明によるプロセッサアーキテクチャの他
の例で、より詳細には単独の処理システムに適合する例

【図４Ａ】この発明によるプロセッサアーキテクチャの
簡単な例で、より詳細には影像処理システムに適合する
例

【図４Ｂ】ＭＰＥＧの標準に従い動作する影像処理シス
テムにより処理される影像部分に対応したデータのブロ
ックダイアグラム

【符号の説明】

１０ 装置 １２ 読み出し専用メモリ（ＲＯＭ） １４ ランダムアクセスメモリ（ＲＡＭ） １６ 命令処理装置（ＩＰＲＯＣ） １６−１ アドレス計算ユニット １６−２ レジスタ １８ 復号器 ２０ 増加回路 ２２ プリフィックス復号器 ２３ クロック回路 ２４ ＲＯＭ ３０ 処理回路 ３２、３３、３４、３５ 先入れ先出し方式メモリ（Ｆ
ＩＦＯ） ３６ 付加的な書き込み専用ＦＩＦＯ ３８ アクノレッジ回路 ４０ フィルタ １００、１０２ メモリ領域

Claims (7)

【特許請求の範囲】
1. 【請求項１】 次のものを含み、多数のタスクの中から
   カレントタスクをサーブするためのプロセッサアーキテ
   クチャ： （１）データバスとアドレスバスを有し、それぞれがタ
   スクに対応したプログラムの命令を記憶するメモリ； （２）命令サイクルの速度で処理されるメモリ命令から
   受けるためデータバスに結合された命令プロセッサ； （３）それぞれがタスクに内蔵された種々のプライオリ
   ティレベルのリクエストラインであり、それぞれのリク
   エストラインは内蔵タスクがサーブをリクエストされる
   とすぐ断言される； （４）それぞれがタスクに内蔵された多数の命令ポイン
   タであり、それぞれが実行される内蔵タスクのカレント
   命令のアドレスを含み内蔵イネーブルラインが断言され
   る間各命令サイクルで前記のアドレスバスの上にその内
   容を与えているが、これにより対応する命令は命令プロ
   セッサに与えられ各命令サイクルで実行される； （５）リクエストラインおよび命令ポインタのイネーブ
   ルラインに接続され、更にプライオリティレベルが一番
   高く断言されたリクエストに対応した命令ポインタのイ
   ネーブルラインを断言するプライオリティレベル復号
   器； （６）イネーブル命令ポインタが各命令サイクルで内蔵
   タスクの次の命令に対するポイントに変更されるように
   命令ポインタに接続された増加回路。
2. 【請求項２】 更にプリフィックス復号器を含み、各命
   令が命令プロセッサに与えられるコマンドフィールドと
   プリフィックス復号器に与えられる命令タイプフィール
   ドとを含むが、プリフィックス復号器は次のものを含ん
   でいる請求項１のアーキテクチャ： （１）カレント命令のタイプフィールドが一番目の所定
   の値を有するならば、新しい命令ポインタがプライオリ
   ティレベル復号器によりイネーブルにされる手段； （２）カレント命令のタイプフィールドが二番目の所定
   の値を有するならば、イネーブル命令ポインタの内容を
   カレントプログラムのスタートアドレスに初期化する手
   段。
3. 【請求項３】 タイプフィールドが三番目の所定の値を
   有するならば、プリフィックス復号器が増加回路を禁止
   にする手段を有するが、これによりカレント命令が前記
   の三番目の値で決定される回数各命令サイクルで実行さ
   れる請求項２のアーキテクチャ。
4. 【請求項４】 命令プロセッサにより制御されるシステ
   ムバスにメモリが独立している請求項１のアーキテクチ
   ャ。
5. 【請求項５】 装置がシステムバスに結合され、更に各
   命令が命令プロセッサに与えられるコマンドフィールド
   と、命令が実行される時システムバスを使用するために
   前記の装置の選択を可能にするアクノレッジフィールド
   とを有している請求項４のアーキテクチャ。
6. 【請求項６】 トランシットメモリがシステムバスに結
   合され、更にシステムに結合されている前記の装置が次
   のものを含む請求項５のアーキテクチャ： （１）それぞれのシステムバスに対する少なくとも１つ
   の読み出し専用装置であり、システムバスからトランシ
   ットメモリにデータを転送するタスクが実行される間、
   システムバスを使用するため前記の読み出し専用装置の
   みを選択する前記のリクエストのアクノレッジがトラン
   シットメモリにデータを転送するため必要であることを
   示すため前記の装置が内蔵されたリクエストラインを断
   言する； （２）それぞれのシステムバスに対する少なくとも１つ
   の書き込み専用装置であり、トランシットメモリからシ
   ステムバスにデータを転送するタスクが実行される間、
   前記の書き込み専用装置のみを選択するリクエストのア
   クノレッジがトランシットメモリからデータを受けるた
   め必要である時前記の装置が内蔵されたリクエストライ
   ンを断言する。
7. 【請求項７】 命令プロセッサが多数のワイヤアドレス
   計算機能を含み、それぞれの機能が読み出しまたは書き
   込み命令のフィールドにより選択されている請求項６の
   アーキテクチャ。