JPH0757004B2 - 画像縮小回路及び画像拡大回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデジタル２値画像の拡大縮小に係り、特に高速
復号装置の出力画像を直接に受け取り、復号装置の処理
速度に合わせて高速に拡大縮小する回路および画像の内
容に応じて高速処理を選択する拡大縮小回路に関する。

〔従来の技術〕

従来、ファクシミリ装置等の画像の符号化による画像デ
ータ量の圧縮とその復号による画像復元を行う装置の画
像縮小回路としては、特開昭60−98762号公報などがあ
る。第２図はファクシミリ装置の縮小回路の概略ブロッ
ク図である。

復号装置201はファクシミリ装置本体であり、ファクシ
ミリの国際標準規格であるMH符号,MR符号あるいはMMR符
号に変換された圧縮画像データを、回線を介して他から
受け取り、元の画像に復号してシリアルパラレル変換回
路107へ１ビットシリアル形式である。縮小制御テーブ
ルROM203は縮小のための画像データ間引きパターンを記
憶したものであり、カウンタ回路202の発生する値をア
ドレスとしてシリアルパラレル変換回路107の画像取り
込みクロックの制御信号を出力する。シリアルパラレル
変換回路107は縮小制御テーブルROM203からの制御信号
に従った取り込みクロックを用いて復号装置201から画
像データを１ビットずつ受け取る。更に１ビット画像デ
ータを複数ビットにもとめ、パラレル形式に変換して外
部へ出力する。

第３図は第２図のブロック図の処理タイムチャートであ
る。基本処理クロックは復号装置201,カウンタ回路202,
シリアルパラレル変換回路107の処理クロックである。
復号画像データは復号装置201の出力する信号であり、
ＡからＯが各々１ビットの画像データを表わす。ROMア
ドレスはカウンタ回路202の出力する値であり、基本処
理クロックに従い、０から１ずつ加算されて行き、縮小
制御テーブルROM203のアドレスを表わす。取り込みクロ
ックはシリアルパラレル変換回路107が復号装置201から
画像を取り込むクロックを表わしており、基本処理クロ
ックと同相であるが、縮小制御テーブルROM203からの信
号により間引かれたクロックとなる。取り込み画像はシ
リアルパラレル変換回路107が復号装置201から前記取り
込みクロックにより取り込んだ画像を表わし、ＡからＭ
は前記復号画像データＡからＭに対応する。

第３図では、復号画像データＡからＨの８ビットに対し
て取り込み画像がA,B,D,E,Gの５ビットしかないので、5
/8倍処理である。これを実現するために、ROMアドレス
2,5,7において取り込みクロックが発生しないように制
御するデータが縮小制御テーブルROM203に書き込まれて
いる。これにより復号画像データC,F,Gがシリアルパラ
レル変換回路107に取り込まれず、間引かれる。

以上の縮小回路は復号装置の出力する画像を１ビットず
つシリアルパラレル変換回路107が取り込むか否かによ
り画像データを少なくしているため、基本処理クロック
１サイクルにつき復号画像データ１ビットを処理でき
る。

ところが、画像ファイル装置等への復号装置の適用範囲
拡大に伴い、復号処理の高速化が必要となってきてい
る。これは、ファクシミリ装置では回線速度が低く、復
号装置の高速化を図ってもシステム全体の処理速度が向
上しないのに対して、画像ファイル装置では記憶装置か
らデータを高速に読み出さるため、復号装置の高速化が
システム全体の処理速度向上に役立つからである。

高速復号装置に関しては特開昭59−126368号公報等が挙
げられる。これらの装置は、ファクシミリ符号化方式が
画像の色の変化する場所すなわち変化点に対して符号を
割当てることにより画像データを圧縮することに着目
し、画像の色の変化のない部分を高速に処理するもので
ある。

また、１個のROMに複数のテーブルを記憶させ、アドレ
スを切り替えることによりテーブルを切り替える装置に
関しては特開昭59−200369号公報を挙げることができ
る。この装置では、１種類の拡大縮小倍率に対して１個
のテーブルを備えている。

〔発明が解決しようとする課題〕

上記従来技術は復号装置の高速化について配慮がされて
おらず、復号装置を高速化しても縮小回路の処理速度で
制限され、システム全体の性能向上が望めないという問
題があった。

本発明の目的は、復号装置の高速化に対応して縮小回路
も高速化することにある。

本発明の他の目的は、復号装置の高速化と同じ手段を縮
小回路に付与することにより、縮小回路単体で使用する
ときも高速化することにある。

本発明第３の目的は、縮小回路の高速化と同じ手段によ
り、縮小処理のみならず拡大処理も高速化することにあ
る。

〔課題を解決するための手段〕

上記目的は、複数種類の制御テーブルを備え、高速復号
装置の処理に対応して切替えることにより達成される。

上記他の目的は、複数ビット変化点検出回路と複数種類
の制御テーブルを備え、複数ビット変化点検出回路の検
出信号により複数種類の制御テーブルを切替えることに
より達成される。

上記第３の目的は、拡大用の複数種類の制御テーブルを
備え、高速復号装置の処理あるいは複数ビット変化点検
出回路の検出信号により拡大用の複数種類の制御テーブ
ルを切替えることにより達成される。

具体的には、２値の原画像を所定の長さの固定長ビット
に分割して同時に入力し、該原画像を縮小した縮小画像
を該固定長ビットで出力する画像縮小回路であって、前
記画像縮小回路は、前記固定長ビットをパラレルデータ
として入力し、該パラレルデータ内の色変化を検出する
変化点検出回路と、前記パラレルデータをシリアルデー
タへ変換するパラレルシリアル変換回路と、前記原画像
が所定倍率となるよう前記パラレルデータに対応して出
力されたシリアルデータの最下位ビットから該倍率に対
応したビット数を間引く手順を記憶した第１の記憶回路
と、前記原画像が前記所定の倍率となるよう前記パラレ
ルシリアル変換回路から出力されるシリアルデータのビ
ットデータを均一に間引く手順を記憶した第２の記憶回
路と、前記変化点検出回路の出力が、色変化の存在を表
わすものでない場合には前記第１の記憶回路の出力を選
択し、色変化が存在することを表わすものである場合に
は前記第２の記憶回路の出力を選択する選択回路と、前
記パラレルシリアル変換回路により変換されたシリアル
データを前記選択回路の出力により前記第１又は第２の
記憶回路に記憶された間引き手順に基づいて取り込み、
該取り込まれたシリアルデータを前記所定の長さの固定
長ビットであるパラレルデータに変換するシリアルパラ
レル変換回路とを備えた画像縮小回路とした。

また、前記第１及び第２の記憶回路に記憶された手順を
それぞれ異なるアドレスに記憶する記憶回路と、前記第
１及び第２の記憶回路の前記を前記アドレスの選択によ
り行うアドレス発生回路と備えた画像縮小回路とした。

また、２値の原画像を所定の長さの固定長ビットに分割
して同時に入力し、該原画像を拡大した拡大画像を該固
定長ビットで出力する画像拡大回路であって、前記画像
拡大回路は、前記固定長ビットをパラレルデータとして
入力し、該入力されたパラレルデータ内の色変化を検出
する変化点検出回路と、前記パラレルデータをシリアル
データへ変換するパラレルシリアル変換回路と、前記原
画像が所定倍率となるよう前記パラレルデータに対応し
て出力されたシリアルデータの最下位ビットから該倍率
に対応したビット数を前記パラレルデータに加える手順
を記憶した第１の記憶回路と、前記原画像が前記所定の
倍率となるよう前記パラレルシリアル変換回路から出力
されるシリアルデータのビットデータを均一に複写する
手順を記憶した第２の記憶回路と、前記変化点検出回路
の出力が、色変化の存在を表わすものでない場合には前
記第１の記憶回路の出力を選択し、色変化が存在するこ
とを表わすものである場合には前記第２の記憶回路の出
力を選択する第１の選択回路と、前記パラレルシリアル
変換回路により変換されたシリアルデータを取り込み、
取り込んだシリアルデータを前記所定の長さの固定長ビ
ットのパラレルデータに変換するシリアルパラレル変換
回路と、前記パラレルシリアル変換回路に入力されるパ
ラレルデータ、前記シリアルパラレル変換回路の出力及
び、前記第１の選択回路の出力が入力され、前記第１の
記憶回路に記憶された手順を実行する場合は前記パラレ
ルシリアル変換回路に入力されるパラレルデータと前記
シリアルパラレル変換回路から出力されるパラレルデー
タの一部を選択し、前記第２の記憶回路に記憶された手
順を実行する場合には前記シリアルパラレル変換回路の
出力を選択する第２の選択回路とを備えた画像拡大回路
とした。

更に、前記第１及び第２の記憶回路に記憶された内容を
それぞれ異なるアドレスに記憶した記憶回路と、前記第
１及び第２の記憶回路の選択を前記アドレスの選択によ
り行うアドレス発生回路とを備えた画像拡大回路とし
た。

〔作用〕

画像の拡大縮小処理は画像の１ビットずつに対し、間引
いて縮小するか、複写して拡大するために基本的には画
像を複数ビットまとめて処理することができない。しか
し、連続する複数ビットの色が同じである画像に対して
は１ビットずつに対して処理する必要がなく、同じ色で
画像のビット数だけを制御すればよい。

高速復号装置は連続する複数ビットの色が同じである画
像を特定のデータ幅だけまとめて高速に出力する。これ
に対して色の変化の多い部分は従来の制御テーブルを用
いて１ビットずつ処理するものを、高速復号装置から高
速処理状態の信号を受け取り、別と高速用制御テーブル
に切替える。

縮小の場合、従来の制御テーブルでは取り込みクロック
を間引き、復号画像データを一部捨てることにより画像
のビット数を減らしたが、高速用制御テーブルでは取り
込みクロックを間引かず、取り込みクロックの個数を高
速用制御テーブルで制御する。これはいずれのビットの
色も同じであることから、従来は捨てていた復号画像デ
ータを取り込み、出力に必要なビット数の画像を可能な
かぎり早くそろえるためである。また、高速復号装置は
同色の画像を特定のデータ幅だけまとめて１クロックで
出力してしまうので、取り込みクロックの個数を制御し
て縮小画像を作成する間は高速用制御テーブルが高速復
号装置へ信号を送り、処理を停止させる。以上の制御に
よりｎとｍを自然数とするとn/m倍縮小の場合には高速
処理部分を従来ｍクロックに対してｎクロックで処理で
き、n/m倍高速化できる。

拡大の場合、高速復号装置が同色の画像を特定のデータ
幅だけまとめて出力するのに対して、高速用制御テーブ
ルはまとまった復号画像データをテーブルで決められた
回数だけ通過させ、端数の画像を１ビットずつテーブル
で決められた数だけ出力する。従って、n/m倍拡大の場
合には、高速復号装置がまとめて出力するデータ幅をk,
nをｋで割った商をi,余りをｌとするとｎ＝ｋ×ｉ＋ｌ
となり高速処理部分をｉ＋ｌクロックで処理できる。

〔実施例〕

以下、本発明の一実施例を第１図により説明する。

第１図は本発明に係る高速画像拡大縮小回路のブロック
図である。高速復号装置101は通信回線あるいは記憶装
置から符号化された圧縮画像データを受け取り、元の画
像データに復号し、画像データを８ビットパラレル形式
でパラレルシリアル変換回路102とセレクタ回路108へ送
る。また、連続する８ビット以上が同じ色の画像を出力
する場合は、セレクタ回路106へ信号101Bを送り、高速
用制御テーブルROM105を選択させる。逆に、セレクタ回
路106からの信号106Cにより復号処理を一時的に停止す
る。

パラレルシリアル変換回路102は高速復号装置101から受
け取る画像データ101Aを８ビットパラレル形式から１ビ
ットシリアル形式へ変換する回路である。低速処理時に
１ビットずつ処理するために使用する。

シリアルパラレル変換回路107はパラレルシリアル変換
回路102から受け取る１ビットシリアル形式の画像デー
タ102Aを８ビットパラレル形式に変換して、セレクタ回
路108へ送る回路である。パラレルシリアル変換回路102
から画像を取り込むタイミングはセレクタ回路106から
の信号106Aで決定する。

セレクタ回路108は高速復号装置101とシリアルパラレル
変換回路107からの８ビットパラレル形式の画像データ1
07Aをセレクタ回路106からの信号106Bにより選択する。
拡大処理時に高速復号装置101の出力を選択することに
より、１ビット単位の処理を省略できる。

ラッチ回路103は低速用制御テーブルROM104と高速用制
御テーブルROM105ヘアドレスを出力する。２つのROMの
アドレスは同じである。次に出力すべきアドレスはセレ
クタ回路106からデータ106Dとして入力する。

低速用制御テーブルROM104と高速用制御テーブルROM105
は各々が次のアドレス106D,シリアルパラレル変換回路1
07の縮小用取り込みクロック制御情報106A,高速復号装
置101の拡大用復号停止情報106C,セレクタ回路108の拡
大用選択情報106Bを記憶している。ラッチ回路103の値
をアドレスとして入力し、セレクタ回路106への上記４
種類の情報を出力する。

セレクタ回路106は高速復号装置101からの高速復号信号
101Bにより低速用制御テーブルROM104と高速用制御テー
ブルROM105の信号を選択して、高速復号装置101,ラッチ
回路103,シリアルパラレル変換回路107およびセレクタ
回路108へ信号を送る。

第４図は5/8倍縮小のタイムチャートであり、第５図は
低速用制御テーブルROM104と高速用制御テーブルROM106
の内容である。

復号画像データ８ビットが同色になると、高速復号装置
101からセレクタ回路106へ高速復号信号101Bが出力さ
れ、セレクタ回路106は高速用制御テーブルROM105を選
択する。また、復号装置101はパラレルシリアル変換回
路102へ復号画像データＡからＨを出力する。第４図と
第５図では省略してあるが、縮小処理であるのでセレク
タ回路108は常にシリアルパラレル変換回路107を選択す
る。

高速用制御テーブルROM105を選択すると、第５図の高速
用の内容に従い、アドレスを0,1,2,3,7と順次に変え
る。このときにクロック発生の内容がすべて“1"である
ため、第４図に示すように取り込みクロックは間引かれ
ず、シリアルパラレル変換回路107はパラレルシリアル
変換回路102の出力する同色の画像を５ビット取り込
む。このようにして、高速復号装置101の８ビットを５
ビットに変換し5/8倍縮小を実現する。第４図では取り
込み画像として、A,B,C,D,Eと書いたが、ＡからＨは同
色であり、どのビットを取り込んだかは問題とならな
い。

復号画像データＩ以降は画像の色に変化のある場合であ
り、高速復号装置101からの高速復号信号がなくなり、
セレクタ回路106は低速用制御テーブルROM104を選択す
る。これにより第５図の低速用の内容に従い、アドレス
を８から順次に１ずつ加えた値とする。また、アドレス
10と13ではクロック発生が“0"のために第４図では取り
込みクロックが間引かれて復号画像データＫとＮを取り
込まない。

以上の実施例によれば、5/8倍縮小において第３図では
基本処理クロックの上の数字が示すようにＡからＭまで
の13ビットを処理するために13クロックを必要とするの
に対し、第４図では復号処理クロックの上の数字が示す
ように10クロックで高速に処理できる効果がある。

次に、10/8倍拡大の実施例を第６図と第７図を用いて説
明する。

復号画像データ８ビットが同色になると、高速復号装置
101からセレクタ回路106へ高速復号信号が出力され、セ
レクタ回路106は高速用制御テーブルROM105を選択す
る。また、復号装置101はパラレルシリアル変換回路102
とセレクタ回路108へ復号画像データＡからＨを出力す
る。

高速用制御テーブルROM105を選択すると、第７図の高速
用の内容に従い、アドレを0,1,9と順次に変える。第７
図では省略してあるが、拡大ではクロック発生がすべて
“1"であり、アドレス０において８ビット出力が“1"の
ためにセレクタ回路108は高速復号装置101の復号画像デ
ータを選択し、１クロックで８ビットの画像を出力す
る。さらに、アドレス１と９では８ビット出力“0"のた
めセレクタ回路108はシリアルパラレル変換回路107を選
択し、復号画像データＡからＨと同色の画像を２ビット
だけシリアルパラレル変換回路107で取り込み、この後
に８ビットそろった時点でセレクタ回路108を介して出
力する。第６図では取り込み画像としてＡからＨと書い
てあるが、実際には高速復号装置101からセレクタ回路1
08へ直接に送られるため、シリアルパラレル変換回路10
7では取り込まない。単に出力のタイミングを書いだだ
けである。このようにして、高速復号装置101の８ビッ
トを10ビットに変換することにより10/8倍拡大を実現す
る。

復号画像データＩ以降は画像の色に変化のある場合であ
り、セレクタ回路106は低速用制御テーブルROM104を選
択する。これにより第７図の低速用の内容に従い、アド
レスは０から順次に１ずつ加えた値となる。アドレス０
と５では復号停止が“1"のため、第６図では復号処理ク
ロックが停止して復号画像データのＩとＭとＱが各々２
ビット発生したのと同じ効果を持ち、拡大される。

以上の実施例によれば８ビットを１クロックで１回処理
しており、すべてを低速用制御テーブルROM104で処理し
た場合と比較すると７クロック高速に処理できる効果が
ある。

次に、高速復号装置101に接続されず、拡大縮小回路単
体の実施例を第８図により以下に説明する。

第８図は拡大縮小回路単体のブロック図である。第１図
との差は高速復号装置101がなく、入力バッファ回路80
1,変化点検出回路802および入力要求回路803が追加され
ている。

入力バッファ回路801は外部から入力する画像を一時的
に蓄え、タイミングを整えるとともに、８ビットパラレ
ル形式で変化点検出回路802,パラルシリアル変換回路10
2,セレクタ回路108へ画像を送る。変化点検出回路802は
入力バッファ801の出力する８ビットの画像中の色の変
化を調べる回路であり、高速復号装置101の高速復号信
号と同じ信号をセレクタ回路106へ出力する。入力要求
回路803は外部に対して画像データを要求する回路であ
り、要求された画像データは入力バッファ回路801へ入
力される。セレクタ回路106から復号停止信号を受け取
り、復号停止の場合は外部に画像を要求しない。また、
１ビット単位の処理では、パラレルシリアル変換回路10
2が８ビットを変換し終えると外部に画像を要求する。

以上の説明で明らかなように第８図のブロック図は第１
図のブロック図と同じ拡大縮小処理を実現でき、同じ効
果が得られる。

〔発明の効果〕

本発明によれば、画像の拡大縮小処理において複数の制
御テーブルを選択することにより、無駄な処理時間を省
くことができるので、高速化の効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の高速復号装置付き拡大縮小
回路のブロック図，第２図は従来の復号装置付き縮小回
路のブロック図，第３図は従来の縮小回路の処理タイム
チャート，第４図は第１図のブロック図の縮小処理時の
タイムチャート，第５図は第４図の処理を実現する制御
テーブルの内容を示す図，第６図は第１図のブロック図
の拡大処理時のタイムチャート，第７図は第６図の処理
を実現する制御テーブルの内容を示す図，第８図は本発
明の一実施例の拡大縮小回路単体のブロック図である。 102……パラレルシリアル変換回路， 103……ラッチ回路， 104……低速用制御テーブルROM, 105……高速用制御テーブルROM, 106……セレクタ回路， 107……シリアルパラレル変換回路， 108……セレクタ回路。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭64−73969（ＪＰ，Ａ) 特開 昭59−70358（ＪＰ，Ａ)

Claims (4)

【特許請求の範囲】
1. 【請求項１】２値の原画像を所定の長さの固定長ビット
   に分割して同時に入力し、該原画像を縮小した縮小画像
   を該固定長ビットで出力する画像縮小回路であって、 前記画像縮小回路は、 前記固定長ビットをパラレルデータとして入力し、該パ
   ラレルデータ内の色変化を検出する変化点検出回路と、 前記パラレルデータをシリアルデータへ変換するパラレ
   ルシリアル変換回路と、 前記原画像が所定倍率となるよう前記パラレルデータに
   対応して出力されたシリアルデータの最下位ビットから
   該倍率に対応したビット数を間引く手順を記憶した第１
   の記憶回路と、 前記原画像が前記所定の倍率となるよう前記パラレルシ
   リアル変換回路から出力されるシリアルデータのビット
   データを均一に間引く手順を記憶した第２の記憶回路
   と、 前記変化点検出回路の出力が、色変化の存在を表わすも
   のでない場合には前記第１の記憶回路の出力を選択し、
   色変化が存在することを表わすものである場合には前記
   第２の記憶回路の出力を選択する選択回路と、 前記パラレルシリアル変換回路により変換されたシリア
   ルデータを前記選択回路の出力により前記第１又は第２
   の記憶回路に記憶された間引き手順に基づいて取り込
   み、該取り込まれたシリアルデータを前記所定の長さの
   固定長ビットであるパラレルデータに変換するシリアル
   パラレル変換回路とを 有することを特徴とする画像縮小回路。
2. 【請求項２】前記項１記載の画像縮小回路において、前
   記第１及び第２の記憶回路に記憶された手順をそれぞれ
   異なるアドレスに記憶する記憶回路と、 前記第１及び第２の記憶回路の選択を前記アドレスの選
   択により行うアドレス発生回路とを有することを特徴と
   する画像縮小回路。
3. 【請求項３】２値の原画像を所定の長さの固定長ビット
   に分割して同時に入力し、該原画像を拡大した拡大画像
   を該固定長ビットで出力する画像拡大回路であって、 前記画像拡大回路は、 前記固定長ビットをパラレルデータとして入力し、該入
   力されたパラレルデータ内の色変化を検出する変化点検
   出回路と、 前記パラレルデータをシリアルデータへ変換するパラレ
   ルシリアル変換回路と、 前記原画像が所定倍率となるよう前記パラレルデータに
   対応して出力されたシリアルデータの最下位ビットから
   該倍率に対応したビット数を前記パラレルデータに加え
   る手順を記憶した第１の記憶回路と、 前記原画像が前記所定の倍率となるよう前記パラレルシ
   リアル変換回路から出力されるシリアルデータのビット
   データを均一に複写する手順を記憶した第２の記憶回路
   と、 前記変化点検出回路の出力が、色変化の存在を表わすも
   のでない場合には前記第１の記憶回路の出力を選択し、
   色変化が存在することを表わすものである場合には前記
   第２の記憶回路の出力を選択する第１の選択回路と、 前記パラレルシリアル変換回路により変換されたシリア
   ルデータを取り込み、取り込んだシリアルデータを前記
   所定の長さの固定長ビットのパラレルデータに変換する
   シリアルパラレル変換回路と、 前記パラレルシリアル変換回路に入力されるパラレルデ
   ータ、前記シリアルパラレル変換回路の出力及び、前記
   第１の選択回路の出力が入力され、前記第１の記憶回路
   に記憶された手順を実行する場合は前記パラレルシリア
   ル変換回路に入力されるパラレルデータと前記シリアル
   パラレル変換回路から出力されるパラレルデータの一部
   を選択し、前記第２の記憶回路に記憶された手順を実行
   する場合には前記シリアルパラレル変換回路の出力を選
   択する第２の選択回路と を有することを特徴とする画像拡大回路。
4. 【請求項４】請求項３記載の画像拡大回路において、前
   記第１及び第２の記憶回路に記憶された内容をそれぞれ
   異なるアドレスに記憶した記憶回路と、 前記第１及び第２の記憶回路の選択を前記アドレスの選
   択により行うアドレス発生回路とを有することを特徴と
   する画像拡大回路。