JPH0758214A

JPH0758214A - 半導体記憶装置

Info

Publication number: JPH0758214A
Application number: JP5201559A
Authority: JP
Inventors: Junji Yagishita; 淳史八木下; Toru Ozaki; 徹尾崎; Mamoru Terauchi; 衛寺内
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1993-08-13
Filing date: 1993-08-13
Publication date: 1995-03-03

Abstract

(57)【要約】【目的】溝幅を狭まる等の工程を要することなく、蓄
積電極となる拡散層とゲート電極とのオーバラップを寸
法精度良く設定することができ、メモリセルの信頼性向
上をはかり得るＤＲＡＭを提供すること。【構成】Ｓｉ基板１上に格子状に配列形成された複数
個の半導体柱状構造７の側面に各々スイッチングトラン
ジスタ及びキャパシタを縦積み配置し、これらを単位セ
ルとする１トランジスタ／１キャパシタ型のＤＲＡＭに
おいて、ゲート電極２４とセルフアラインで、キャパシ
タの蓄積電極となる第１の拡散層１０と一部重なる第２
の拡散層１８を形成したことを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、トランジスタとキャパ
シタによりメモリセルを構成したダイナミック型の半導
体記憶装置に係わり、特にトランジスタとキャパシタを
縦積みした半導体記憶装置に関する。

【０００２】

【従来の技術】近年、ＤＲＡＭは、素子の微細化により
高集積化，大容量化の一途を辿っている。高集積化，大
容量化に適したＤＲＡＭ構造として、半導体基板にマト
リックス状に並ぶ溝を形成し、その内側に縦型キャパシ
タと縦型ＭＯＳＦＥＴを縦積み形成するものが提案され
ている（例えば K.Sunouchi. "A Surrounding Gate Tra
nsistor (SGT) Cell for 64/256Mbit DRAMs", IEDM Tec
h. Dig.,p.23(1989)又はW. F. Richardson, "A Trench
Transistor Cross point DRAM cell", IEDM Tech.Dig.,
p.714(1985)）。

【０００３】このようなＤＲＡＭ構造を図１７及び図１
８に示す。図１７において（ａ）は斜視図、（ｂ）は平
面図、（ｃ）は断面図であり、図１８において（ａ）は
平面図、（ｂ）は断面図である。これらのＤＲＡＭ構造
は、いずれも溝内にＭＯＳキャパシタ及びＭＯＳＦＥＴ
が縦積みされて集積形成されるため、メモリセルの占有
面積が小さくて済み、高集積化が可能である。特に図１
７の構造は、トランジスタの高性能と分離が行いやすい
というメリットを持ち有望である。

【０００４】しかしながら、図１７の構造には、トラン
ジスタとキャパシタを電気的に接続する部分に問題があ
った。即ち、キャパシタの蓄積電極となる拡散層を形成
した後にプレート電極を埋め込むと、そのプレート電極
の高さによってゲート電極の高さ（位置）が決定され
る。ところが、このプレート電極の高さを所望の位置に
制御良く設定することは困難であり、そのため蓄積電極
となる拡散層とゲート電極のオーバラップが大きくなり
過ぎたり、又は逆にオフセットが生じてしまうという問
題があった。

【０００５】これを解決する一つの方法として、最初に
ゲートを形成するための浅い溝を掘り、その側壁にマス
ク材を堆積しておき、その後で深い溝を形成し、キャパ
シタを形成した後に前述のマスク材をゲート電極と置き
換える方法が提案された。このようにすればゲートの高
さはプレートの位置によらず、側壁マスク材の位置によ
って決まる。しかしこの方法では、浅い溝の側壁にマス
ク材を形成した後にさらに深い溝を形成するため、溝の
幅が狭まってしまうという欠点があった。そして、溝幅
が狭くなると、溝を掘り進むことさえ困難となってく
る。

【０００６】

【発明が解決しようとする課題】このように従来、溝の
内側側面にキャパシタとトランジスタを縦積みした形の
メモリセルを形成する半導体記憶装置においては、蓄積
電極となる拡散層とゲート電極のオーバラップが大きく
なり過ぎたり、又は逆にオフセットが生じてしまうとい
う問題があり、さらに溝幅を狭めることなくこれを解決
することは困難であった。

【０００７】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、溝幅を狭める等の工程
を要することなく、蓄積電極となる拡散層とゲート電極
とのオーバラップを寸法精度良く設定することができ、
メモリセルの信頼性向上をはかり得る半導体記憶装置を
提供することにある。

【０００８】

【課題を解決するための手段】上記課題を解決するため
に本発明は、次のような構成を採用している。即ち、本
発明（請求項１）は、半導体基板上に格子状に配列形成
された複数個の半導体柱状構造の側面に各々スイッチン
グトランジスタ及びキャパシタを形成し、これらを単位
セルとする１トランジスタ／１キャパシタ型の半導体記
憶装置において、スイッチングトランジスタのゲート電
極に対してセルフアラインで、キャパシタの蓄積電極と
なる第１の拡散層と一部重なる第２の拡散層を形成して
なることを特徴とする。

【０００９】また、本発明（請求項２）は、半導体基板
上に格子状に配列形成された複数個のトレンチと、これ
ら各トレンチ内に埋め込まれたスイッチングトランジス
タのゲート電極及びキャパシタ電極を備え、これらを単
位セルとする１トランジスタ／１キャパシタ型の半導体
記憶装置において、ゲート電極に対してセルフアライン
で、キャパシタの蓄積電極となる第１の拡散層と一部重
なる第２の拡散層を形成してなることを特徴とする。

【００１０】さらに、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) 半導体柱状構造又はトレンチ構造の下側にＭＯＳキ
ャパシタが形成され、上側にＭＯＳトランジスタが形成
されていること。 (2) 第１の拡散層の拡散深さよりも、第２の拡散層の拡
散深さの方が浅いこと。 (3) 第２の拡散層とトランジスタのゲート電極とのオー
バラップ部分が、第２の拡散層の接合深さよりも短いこ
と。 (4) ゲート電極の上部が、メモリセルを格子状に配設し
たメモリセルアレイ内においては基板表面から突出しな
いように形成されていること。 (5) 溝の側面は、間口からキャパシタ底部までなだらか
であり、途中で溝幅が狭まるような段差を有せず、ゲー
ト電極とキャパシタの蓄積電極と接続されている第２の
拡散層とのオーバラップが多くても拡散層深さ程度であ
ること。

【００１１】ここで、本発明における半導体記憶装置を
製造するには、蓄積電極用の拡散層を半導体柱状構造又
はトレンチの下部に形成し、プレート電極を埋め込んだ
後にもう１度プレート電極の頂上付近を起点として蓄積
電極用の不純物拡散を行う。即ち、複数回の不純物拡散
の組み合わせによって、蓄積電極を形成する。この後に
プレート電極の上にゲート電極を形成することにより、
蓄積電極とゲート電極のオーバラップを、プレート電極
の高さのバラッキに影響されることなく、自己整合的
（セルフアライン）に形成できるようにする。

【００１２】

【作用】本発明によれば、ゲート電極とセルフアライン
で第２の拡散層を設けることにより、蓄積電極としての
拡散層とゲート電極とのオーバラップが大きくなり過ぎ
たり、又は逆にオフセットが生じてしまうというような
問題がなくなり、蓄積電極とゲート電極のオーバラップ
を、プレート電極の高さのバラッキに影響されることな
く、寸法精度良く設定することができる。そしてこの場
合、溝の幅が狭まることもないので、より微細な素子に
も対応できるようになる。

【００１３】また、第２の拡散層の拡散深さを第１の拡
散層のそれよりも浅くすることにより、トランジスタを
ＬＤＤ（Ligth Doped Drain ）構造として短チャネル効
果やパンチスルー耐圧の改善をはかることも可能であ
る。

【００１４】

【実施例】以下、本発明の実施例を図面を参照して説明
する。（実施例１）図１は本発明の第１の実施例に係わるＤＲ
ＡＭの４ビット分を示す平面図、図２は図１のＡ−Ａ′
断面図である。Ｓｉ基板１に格子状にトレンチ（溝）５
が形成され、これによりＳｉの柱状突起７がマトリック
ス状に配列形成されている。トレンチ５の底部には、ボ
ロンのイオン注入により反転防止のためのｐ型層１１が
形成されている。トレンチ５の側壁、つまりＳｉ柱状突
起７の側面の下側には、キャパシタの蓄積電極となる第
１の拡散層１０が形成され、この拡散層１０に対向して
キャパシタ絶縁膜を介して第１ポリＳｉ膜からなるプレ
ート電極１３が形成されている。プレート電極１３の上
には、Ｓｉ柱状突起７とは絶縁膜２０を介して第３のポ
リＳｉ膜からなる引き出し電極２１が形成されている。

【００１５】Ｓｉ柱状突起７の側面の上側には、ゲート
絶縁膜２３を介してゲート電極２４が形成されている。
ゲート電極２４と第１の拡散層１０との間には、第１の
拡散層１０よりも拡散深さの浅い第２の拡散層１８が形
成されている。この第２の拡散層１８は、後述するよう
にゲート電極２４とはセルフアラインで形成されてい
る。

【００１６】Ｓｉ柱状突起７の上面には、拡散層２８が
形成されている。ここで、ゲート電極２４と拡散層１
０，２８からＭＯＳトランジスタが構成される。また、
上記の各層を形成したＳｉ基板上には層間絶縁膜２９が
形成され、その上にＷＳｉポリサイドからなるビット線
３１が形成されている。

【００１７】次に、本実施例のＤＲＡＭの製造工程を、
図３〜図１１を参照して説明する。まず、図３に示すよ
うに、Ｓｉ基板１中にウェルを形成したのち、基板表面
を３０ｎｍ酸化して酸化膜２を形成し、さらにＳｉＮ膜
３を１００ｎｍ、ＳｉＯ₂ 膜４を８００ｎｍ堆積形成す
る。ここで、Ｓｉ基板１はｐ型基板でもよいし、ｎ型基
板上にｐ型ウェルを形成したものであってもよい。

【００１８】次いで、フォトリソグラフィにより、レジ
スト（図示せず）にトレンチ（溝）形成のためのパター
ンを形成し、ＳｉＮ膜３及びＳｉＯ₂ 膜４をＲＩＥによ
って加工する。続いて、レジストを除去した後、加工し
たＳｉＮ膜３及びＳｉＯ₂ 膜４をマスクとして、反応性
イオンエッチング（ＲＩＥ）によりＳｉ基板１を３μｍ
程度エッチングし、トレンチ（溝）５を形成する。その
後、ダメージ除去用のアニールを行い、基板表面を薄く
酸化する。

【００１９】次いで、ＡｓＳＧ膜６を１００ｎｍ程度堆
積し、全面ＲＩＥでＡｓＳＧ膜６をトレンチ５の側面に
残す。この状態でＳｉのＲＩＥを行い、さらにＳｉ基板
１を０．６μｍ程度掘り下げる。これにより、Ｓｉの柱
状突起７が形成される。そして、Ｓｉの柱状突起７同士
を電気的に分離するために、溝底部にボロン８をイオン
注入する。

【００２０】次いで、図４に示すように、全面にレジス
ト９を塗布し、全面露光することによって、溝５の中だ
けにレジスト９を残す。この際、基板表面から１．３μ
ｍ程度の位置までレジスト９を下げるようにする。その
後、ＮＨ₄ Ｆによるエッチングを９０秒行って、レジス
ト９より上の方のＡｓＳＧ膜６を除去する。

【００２１】次いで、図５に示すように、レジスト９を
除去した後、１回目のＡｓＳＧ拡散を１０００℃で３０
分程行う。ここで、キャパシタの蓄積電極となる第１の
拡散層１０が形成される。同時に、溝底部の分離用ボロ
ンも拡散されｐ⁺ 型層１１が形成される。その後、ＮＨ
₄ Ｆエッチングを９０秒行って、ＡｓＳＧ膜６を除去す
る。

【００２２】次いで、図６に示すように、Ｓｉ基板表面
を４０ｎｍ酸化し、ＳｉＮ膜３の下部の酸化膜２のくぼ
みを埋めて、またＮＨ₄ Ｆエッチングを３０秒行う。な
お、ＮＨ₄ Ｆエッチングの前に酸化するのは、エッチン
グで酸化膜２が完全に除去されてＳｉＮ膜３が剥離され
るのを防止するためである。その後、キャパシタ絶縁膜
１２を形成するが、この絶縁膜１２としては次のような
ＯＮＯ膜を用いる。例えば、ボトム酸化６ｎｍ、ＳｉＮ
堆積６．５ｎｍ、トップ酸化１０ｎｍを行う。続いて、
プレート電極を形成するために、第１のＰ（リン）ドー
プ・ポリＳｉ膜１３を６００ｎｍ堆積し、活性化のアニ
ールを行い、ＣＤＥで基板表面から１．３μｍ程度の位
置までポリＳｉ膜１３を下げる。

【００２３】次いで、図７に示すように、ウェット処理
にて、露出したＯＮＯ膜１２を除去した後、Ｓｉ表面を
３０ｎｍ程度酸化して酸化膜１４を形成する。続いて、
第２のＰ（リン）ドープ・ポリＳｉ膜１５を６００ｎｍ
堆積し、ＣＤＥにて基板表面から１．０μｍ程度の位置
までポリＳｉ膜１５を下げる。その後、ＳｉＮ膜１６を
１００ｎｍ堆積し、全面ＲＩＥによりＳｉＮ膜１６を溝
の側壁に残す。

【００２４】次いで、図８に示すように、ＣＤＥによっ
て第２のポリＳｉ膜１５を除去した後、ＮＨ₄ Ｆエッチ
ングを３０秒行う。続いて、ＡｓＳＧ膜１７を１００ｎ
ｍ堆積し、２回目のＡｓＳＧ拡散を９００℃程度で行
う。これにより、キャパシタの蓄積電極となる第２の拡
散層１８が形成される。第２の拡散層１８は、プレート
電極の頂上付近を起点として広がり、第１の拡散層１０
とつながり、１つのキャパシタ電極となる。

【００２５】次いで、図９に示すように、ＮＨ₄ Ｆエッ
チングを９０秒行ってＡｓＳＧ膜１７を除去した後、２
０ｎｍ程度酸化して酸化膜１９を形成し、さらにポリＳ
ｉを５０ｎｍ堆積する。このポリＳｉを全部酸化して酸
化膜２０を形成した後、全面ＲＩＥにより酸化膜２０を
溝の側壁に残すと共に、第１のポリＳｉ膜１３の頂上を
一部露出させる。続いて、第３のＰ（リン）ドープ・ポ
リＳｉ膜２１を４００ｎｍ堆積し、ＣＤＥで基板表面か
ら０．８μｍ程度の位置までポリＳｉ膜２１を下げる。
これが引出しプレート用ポリＳｉ膜２１となる。その
後、ＮＨ₄ Ｆエッチングを９０秒行って、上の方の酸化
膜２０（ポリＳｉの酸化膜）を除去する。

【００２６】次いで、図１０に示すように、第３のポリ
Ｓｉ膜２１の表面を数１０ｎｍ酸化して酸化膜２２を形
成する。続いて、ＣＤＥによってＳｉＮ膜３を除去し、
さらにＮＨ₄ Ｆエッチングを３０秒行って、Ｓｉ柱状突
起７の上部のＳｉ表面を露出させる。次いで、ゲート酸
化膜２３を１２ｎｍ形成したのち、ゲートポリＳｉ膜２
４を２００ｎｍを堆積し、Ｐ（リン）を拡散する。その
後、ＢＰＳＧ膜２５を６００ｎｍ堆積し、アニールによ
ってメルトし、ＮＨ₄ Ｆエッチングで溝内に埋め込む。

【００２７】次いで、平坦となった表面でリソグラフィ
によりゲートパターンをレジスト２６にパターニング
し、ＲＩＥによりＢＰＳＧ膜２５のみ加工する。これに
より、複数のＳｉ柱状突起７の間で、隣接する側壁ゲー
ト間をつなぎたい部分にだけ、ＢＰＳＧ膜２５を残す。
その後、レジスト２６を除去して、ＢＰＳＧ膜２５をエ
ッチング・マスクとしてポリＳｉ膜２４をＲＩＥにより
選択エッチングする。こうすると、レジスト２６のパタ
ーンニングが合わせずれても、ポリＳｉがＳｉ柱状突起
７より上に張り出して形成される心配がない。全てのゲ
ート電極が、Ｓｉ柱状突起７の頂上より、低く形成でき
る。こうすれば、ビット線コンタクトとゲート電極がシ
ョートする危険も激減する。

【００２８】次いで、図１１に示すように、表面を２０
ｎｍ程度酸化して酸化膜２７を形成した後、Ｓｉ柱状突
起７の頂上にイオン注入によって、後にビット線につな
がる拡散層２８を形成する。続いて、アニールの後に層
間絶縁膜２９等を形成し、さらにレジスト３２を塗布
し、リソグラフィとＲＩＥを用いてビット線のコンタク
トホール３０を形成する。

【００２９】次いで、例えばＷＳｉポリサイドでビット
線３１を形成することにより、前記図２に示す構造が得
られる。なお、図中の３３，３４はいずれもＳｉＮ膜で
あり、ビット線コンタクトをＲＩＥするときのストッパ
の役割を果たしている。

【００３０】このように本実施例によれば、ゲート電極
２４とセルフアラインで第２の拡散層１８を形成し、こ
の第２の拡散層１８をキャパシタの蓄積電極となる第１
の拡散層１０と接続することにより、ＭＯＳトランジス
タのゲートと拡散層とのオーバラップ部分を極めて精度
良く設定することができる。即ち、蓄積電極としての拡
散層とゲート電極とのオーバラップが大きくなり過ぎた
り、又は逆にオフセットが生じてしまうというような問
題がなくなり、メモリセルの特性向上をはかることが可
能となる。

【００３１】また、溝の幅が狭まることもないので、よ
り微細な素子にも対応できる。さらに、第２の拡散層１
８の拡散深さを第１の拡散層１０のそれよりも浅くする
ことにより、トランジスタをＬＤＤ構造として短チャネ
ル効果やパンチスルー耐圧の改善をはかり得る利点もあ
る。（実施例２）図１２は第２の実施例に係わるＤＲＡＭの
４ビット分を示す平面図、図１３は図１２のＢ−Ｂ′断
面図である。なお、図１及び図２と同一部分には同一符
号を付して、その詳しい説明は省略する。

【００３２】第１の実施例は、Ｓｉの柱状突起を１ビッ
トとする、いわゆる外堀り型（セルの外側に溝を掘るタ
イプ：図１６（ａ））の例であったが、この実施例は１
つのトレンチ（溝）５５を１ビットとする、いわゆる内
堀り型（セルの内側に溝を掘るタイプ：図１６（ｂ））
の例である。外堀り、内堀りの違いはあるが、本発明の
内容の大部分は同じように適用できる。

【００３３】図１４〜図１５は、第２の実施例のＤＲＡ
Ｍの製造工程を示す断面図である。以下に順を追って説
明するが、第１の実施例と殆ど同様なので、図面は重要
な工程についてだけ示した。

【００３４】まず、図１４に示すように、Ｓｉ基板１中
にウェルを形成し、トレンチ分離５２を用いて素子分離
領域を形成する。続いて、後でビット線となる拡散層２
８をイオン注入によって形成する。次いで、基板表面を
３０ｎｍ酸化して酸化膜２を形成し、さらにＳｉＮ膜３
を１００ｎｍ、ＳｉＯ₂ 膜４を８００ｎｍ堆積形成す
る。

【００３５】次いで、フォトリソグリフィにより、レジ
スト（図示せず）にトレンチ（溝）形成のためのパター
ンを形成し、ＳｉＮ膜３及びＳｉＯ₂ 膜４をＲＩＥによ
って加工する。レジストを除去した後、先程加工したＳ
ｉＮ膜３，ＳｉＯ₂ 膜４をマスクとしてＲＩＥによりＳ
ｉ基板１を３μｍ程度選択エッチングし、トレンチ
（溝）５５を形成する。続いて、ダメージ除去用のアニ
ールを行い、基板表面を薄く酸化した後、ＡｓＳＧ膜６
を１００ｎｍ程度堆積する。ここで、第１の実施例のよ
うに全面ＲＩＥでＡｓＳＧ膜６をトレンチ５５の側面だ
けに残すようなことはせず、ＡｓＳＧ膜６はトレンチ５
５の底部にも残っている。また、ＳｉのＲＩＥでさらに
Ｓｉ基板１を掘ることも行わない。

【００３６】次いで、レジスト９を塗布し、全面露光す
ることによって、溝の中だけにレジスト９を残す。この
際、基板表面から１．３μｍ程度の位置までレジスト９
を下げるようにする。その後、ＮＨ₄ Ｆによるエッチン
グを９０秒行って、レジスト９より上の方のＡｓＳＧ膜
６を除去する。

【００３７】次いで、図１５に示すように、レジスト９
を除去して１回目のＡｓＳＧ拡散を１０００℃で３０分
程行う。これにより、キャパシタの蓄積電極となる第１
の拡散層１０が形成される。その後、ＮＨ₄ Ｆエッチン
グを９０秒行って、ＡｓＳＧ膜６を除去する。そして、
基板表面を４０ｎｍ酸化してＳｉＮ膜３下部の酸化膜２
のくぼみを埋め、再びＮＨ₄ Ｆエッチングを３０秒行
う。

【００３８】次いで、キャパシタ絶縁膜１２を形成する
が、それは次のようなＯＮＯ膜であってもよい。例え
ば、ボトム酸化６ｎｍ、ＳｉＮ堆積６．５ｎｍ、トップ
酸化１０ｎｍを行う。続いて、プレート電極を形成する
ために、第１のＰ（リン）ドープ・ポリＳｉ膜１３を６
００ｎｍ堆積し、活性化のアニールを行い、ＣＤＥで基
板表面から１．３μｍ程度の位置までポリＳｉ膜１３を
下げる。その後、ウェット処理にて露出したＯＮＯ膜１
２を除去し、Ｓｉ表面を３０ｎｍ程度酸化する。続い
て、第２のＰ（リン）ドープ・ポリＳｉ膜１５を６００
ｎｍ堆積し、ＣＤＥにて基板表面から１．０μｍ程度の
位置までポリＳｉ膜１５を下げる。その後、ＳｉＮ膜１
６を１００ｎｍ堆積し、側壁残しＲＩＥによりＳｉＮ膜
１６を溝の側壁に残す。

【００３９】次いで、ＣＤＥによって第２のポリＳｉ膜
１５を除去した後、ＮＨ₄ Ｆエッチングを３０秒行う。
続いて、ＡｓＳＧ膜１７を１００ｎｍ堆積し、２回目の
ＡｓＳＧ拡散を９００℃程度で行う。これにより、キャ
パシタの蓄積電極となる第２の拡散層１８が形成され
る。なお、第２の拡散層１８は、プレート電極の頂上付
近を起点として広がり、第１の拡散層１０とつながり、
１つのキャパシタ電極となる。

【００４０】次いで、ＮＨ₄ Ｆエッチングを９０秒行っ
て、ＡｓＳＧ膜１７を除去した後、２０ｎｍ程度酸化し
てからポリＳｉを５０ｎｍ堆積する。このポリＳｉを全
部酸化して酸化膜２０を形成した後、全面ＲＩＥを行い
第１のポリＳｉ膜１３の頂上を一部露出させる。続い
て、第３のＰ（リン）ドープ・ポリＳｉ膜２１を４００
ｎｍ堆積し、ＣＤＥで基板表面から０．８μｍ程度の位
置までポリＳｉ膜２１を下げる。その後、ＮＨ₄ Ｆエッ
チングを９０秒行って、上の方の酸化膜２０を除去す
る。

【００４１】次いで、第３のポリＳｉ膜１３の表面を数
１０ｎｍ酸化して酸化膜２２を形成する。続いて、ＣＤ
ＥによってＳｉＮ膜３を除去し、さらにＮＨ₄ Ｆエッチ
ングを３０秒行って、基板及び溝上部のＳｉ表面を露出
させる。次いで、ゲート酸化膜２３を１２ｎｍ形成した
後、ゲートポリＳｉ膜２４を２００ｎｍを堆積し、Ｐ
（リン）を拡散する。その後、ＢＰＳＧ膜２５を６００
ｎｍ堆積し、アニールによってメルトし、ＮＨ₄ Ｆエッ
チングで溝内に埋め込む。

【００４２】このようにして平坦となった表面で、リソ
グラフィによりゲートパターンをレジスト２６にパター
ニングし、ＲＩＥによりＢＰＳＧ膜２５のみ加工する。
その後、ポリＳｉ膜２４をＲＩＥし、レジスト２６を除
去する。ビット線は基板表面のｎ型層２８によって形成
されるが、抵抗を下げるため所々でシャントのためのコ
ンタクトを落とす。

【００４３】具体的には、図１３に示すように、ポリＳ
ｉ表面を２０ｎｍ程度酸化して酸化膜２７を形成し、さ
らに層間絶縁膜２９を形成し、リソグラフィとＲＩＥを
用いてビット線のコンタクト・ホール（図示せず）を形
成した後、例えばＷＳｉポリサイドシャントを行いビッ
ト線３１を形成する。

【００４４】このように本実施例によれば、内掘り型の
構造であっても、第２の拡散層１８をゲート電極２４と
セルフアラインで形成することができるため、第１の実
施例と同様の効果が得られる。

【００４５】なお、本発明は上述した各実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲で、種々
変形して実施することができる。実施例では、ｐ型基板
（またはｎ型基板上にｐ型ウェルを形成したもの）を用
い、縦型のスイッチングトランジスタとしてｎチャネル
ＭＯＳトランジスタを形成したが、ｎ型基板を用いてｐ
チャネルのＭＯＳトランジスタを形成してもよい。

【００４６】

【発明の効果】以上詳述したように本発明によれば、ゲ
ート電極とセルフアラインで第１の拡散層につながる第
２の拡散層を形成することにより、蓄積電極拡散層とゲ
ート電極のオーバラップが大きくなり過ぎたり、又は逆
にオフセットが生じてしまうというような問題がなくな
る。従って、溝の幅を狭めることもなく、蓄積電極とゲ
ート電極のオーバラップを、プレート電極の高さのバラ
ツキに影響されることなく高精度に設定することがで
き、メモリセルの信頼性の向上をはかることが可能とな
る。

【図面の簡単な説明】

【図１】第１の実施例に係わるＤＲＡＭの４ビット分を
示す平面図。

【図２】図１のＡ−Ａ′断面図。

【図３】第１の実施例のＤＲＡＭの製造工程を示す断面
図。

【図４】第１の実施例のＤＲＡＭの製造工程を示す断面
図。

【図５】第１の実施例のＤＲＡＭの製造工程を示す断面
図。

【図６】第１の実施例のＤＲＡＭの製造工程を示す断面
図。

【図７】第１の実施例のＤＲＡＭの製造工程を示す断面
図。

【図８】第１の実施例のＤＲＡＭの製造工程を示す断面
図。

【図９】第１の実施例のＤＲＡＭの製造工程を示す断面
図。

【図１０】第１の実施例のＤＲＡＭの製造工程を示す断
面図。

【図１１】第１の実施例のＤＲＡＭの製造工程を示す断
面図。

【図１２】第２の実施例に係わるＤＲＡＭの４ビット分
を示す平面図。

【図１３】図１２のＢ−Ｂ′断面図。

【図１４】第２の実施例のＤＲＡＭの製造工程を示す断
面図。

【図１５】第２の実施例のＤＲＡＭの製造工程を示す断
面図。

【図１６】外堀り型と内堀り型のＤＲＡＭの違いを示す
斜視図。

【図１７】従来の外掘り型ＤＲＡＭの構造例を示す図。

【図１８】従来の内掘り型ＤＲＡＭの構造例を示す図。

【符号の説明】

１…Ｓｉ基板２，４，１４，１９，２０，２２，２７…酸化膜３，１６…ＳｉＮ膜５…外掘りトレンチ（溝）６，１７…ＡｓＳＧ膜７…Ｓｉ柱状突起９，２６，３２…レジスト１０…第１の蓄積電極用拡散層１１…ｐ⁺ 型層１２…ＯＮＯ膜１３…第１のＰ（リン）ドープ・ポリＳｉ膜１５…第２のＰ（リン）ドープ・ポリＳｉ膜１８…第２の蓄積電極用拡散層２１…第３のＰ（リン）ドープ・ポリＳｉ膜２３…ゲート酸化膜２４…ゲートポリＳｉ膜２５…ＢＰＳＧ膜２８…拡散層２９…層間絶縁層３０…コンタクトホール３１…ビット線５５…内掘りトレンチ（溝）

Claims

【特許請求の範囲】

【請求項１】半導体基板上に格子状に配列形成された複
数個の半導体柱状構造の側面に各々スイッチングトラン
ジスタ及びキャパシタが形成され、これらを単位セルと
する１トランジスタ／１キャパシタ型の半導体記憶装置
において、前記スイッチングトランジスタのゲート電極に対してセ
ルフアラインで、前記キャパシタの蓄積電極となる第１
の拡散層と一部重なるように形成された第２の拡散層を
備えてなることを特徴とする半導体記憶装置。
【請求項２】半導体基板上に格子状に配列形成された複
数個のトレンチと、これらの各トレンチ内に埋め込まれ
たスイッチングトランジスタのゲート電極及びキャパシ
タ電極を備え、これらを単位セルとする１トランジスタ
／１キャパシタ型の半導体記憶装置であって、前記ゲート電極に対してセルフアラインで、前記キャパ
シタの蓄積電極となる第１の拡散層と一部重なるように
形成された第２の拡散層を備えてなることを特徴とする
半導体記憶装置。