JPH0758221A - 不揮発性半導体記憶素子 - Google Patents
不揮発性半導体記憶素子Info
- Publication number
- JPH0758221A JPH0758221A JP20243893A JP20243893A JPH0758221A JP H0758221 A JPH0758221 A JP H0758221A JP 20243893 A JP20243893 A JP 20243893A JP 20243893 A JP20243893 A JP 20243893A JP H0758221 A JPH0758221 A JP H0758221A
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- JP
- Japan
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- floating gate
- oxide film
- semiconductor memory
- memory device
- nonvolatile semiconductor
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Abstract
(57)【要約】 （修正有）
【目的】 浮遊ゲ−ト端部の鋭角状の部分に電界集中が
発生することを防止する点。 【構成】 浮遊ゲ−ト１３に形成する窓上端付近を構成
する稜角を９０度以上の面とすること即ち丸みを帯びる
ことにより電界集中による絶縁膜の耐圧リ−ク特性低下
などを防止する。
発生することを防止する点。 【構成】 浮遊ゲ−ト１３に形成する窓上端付近を構成
する稜角を９０度以上の面とすること即ち丸みを帯びる
ことにより電界集中による絶縁膜の耐圧リ−ク特性低下
などを防止する。
Description
【０００１】
【産業上の利用分野】本発明は不揮発性半導体記憶素子
のゲ−ト構造の改良に係わる。
のゲ−ト構造の改良に係わる。
【０００２】
【従来の技術】現在多くの分野で利用されている不揮発
性半導体記憶素子を図１乃至図７に示す製造工程により
説明する。先ず公知の選択酸化法によりシリコン基板１
の表面付近に複数のフィ−ルド酸化膜を形成して（図１
参照）素子分離領域２として機能させる。次に図２に明
らかにするように第１ゲ−ト酸化膜３を露出するシリコ
ン基板１の表面に形成後（図２参照）、図３に示すよう
に浮遊ゲ−ト４を構成する多結晶珪素を堆積する。
性半導体記憶素子を図１乃至図７に示す製造工程により
説明する。先ず公知の選択酸化法によりシリコン基板１
の表面付近に複数のフィ−ルド酸化膜を形成して（図１
参照）素子分離領域２として機能させる。次に図２に明
らかにするように第１ゲ−ト酸化膜３を露出するシリコ
ン基板１の表面に形成後（図２参照）、図３に示すよう
に浮遊ゲ−ト４を構成する多結晶珪素を堆積する。
【０００３】レジスト５を利用するフォトリソグラフィ
工程（図３参照）により素子分離領域２に対応する浮遊
ゲ−ト４をパタ−ニングして（図４参照）窓６を設置し
て素子分離領域２部分を露出後、レジスト５を除去して
多結晶珪素４ならびに露出するフィ−ルド酸化膜部分に
連続する第２ゲ−ト酸化膜７を形成する。最終には制御
電極８として動作する多結晶珪素を堆積して不揮発性半
導体記憶素子ゲ−トを完成する。
工程（図３参照）により素子分離領域２に対応する浮遊
ゲ−ト４をパタ−ニングして（図４参照）窓６を設置し
て素子分離領域２部分を露出後、レジスト５を除去して
多結晶珪素４ならびに露出するフィ−ルド酸化膜部分に
連続する第２ゲ−ト酸化膜７を形成する。最終には制御
電極８として動作する多結晶珪素を堆積して不揮発性半
導体記憶素子ゲ−トを完成する。
【０００４】
【発明が解決しようとする課題】素子分離領域２に重ね
て形成する浮遊ゲ−ト４に窓６を形成するには、ドライ
エッチング即ち異方性エッチングにより加工するが、素
子分離領域２の膜厚の段差により鋭角状になることが断
面ＴＥＭ観察により明らかになった。鋭角状の端部を備
える浮遊ゲ−トに第２ゲ−ト酸化膜７を形成すると、電
界集中が鋭角状の端部に発生して耐圧リ−ク特性が劣化
する。
て形成する浮遊ゲ−ト４に窓６を形成するには、ドライ
エッチング即ち異方性エッチングにより加工するが、素
子分離領域２の膜厚の段差により鋭角状になることが断
面ＴＥＭ観察により明らかになった。鋭角状の端部を備
える浮遊ゲ−トに第２ゲ−ト酸化膜７を形成すると、電
界集中が鋭角状の端部に発生して耐圧リ−ク特性が劣化
する。
【０００５】一方浮遊ゲ−トを構成する多結晶珪素から
形成する酸化膜耐圧は単結晶シリコン酸化膜に比べると
表面の凹凸の影響から低下し、酸化膜の形成温度の低温
化によりこの凹凸が加速される。この結果ＴＤＤＢ特性
における真性破壊寿命の著しい低下を発生させている。
形成する酸化膜耐圧は単結晶シリコン酸化膜に比べると
表面の凹凸の影響から低下し、酸化膜の形成温度の低温
化によりこの凹凸が加速される。この結果ＴＤＤＢ特性
における真性破壊寿命の著しい低下を発生させている。
【０００６】従ってプロセス温度の低温化ならびに浮遊
ゲ−トの薄膜化により鋭角状の浮遊ゲ−トが特に問題に
なっている。更に第２ゲ−ト酸化膜をＣＶＤ法により堆
積することも可能であるが、凸部に堆積する膜程薄膜化
してしまい浮遊ゲ−ト端部での電界集中による耐圧リ−
ク特性の劣化や絶縁破壊が発生する。
ゲ−トの薄膜化により鋭角状の浮遊ゲ−トが特に問題に
なっている。更に第２ゲ−ト酸化膜をＣＶＤ法により堆
積することも可能であるが、凸部に堆積する膜程薄膜化
してしまい浮遊ゲ−ト端部での電界集中による耐圧リ−
ク特性の劣化や絶縁破壊が発生する。
【０００７】以上のように浮遊ゲ−ト端部が鋭角状の部
分に電界集中が発生することにより耐圧リ−ク特性が劣
化すると、不揮発性記憶素子の特性にとって重要な電荷
保持特性が低下するなどの難点がある。
分に電界集中が発生することにより耐圧リ−ク特性が劣
化すると、不揮発性記憶素子の特性にとって重要な電荷
保持特性が低下するなどの難点がある。
【０００８】本発明はこのような事情により成されたも
ので、新規な不揮発性半導体記憶素子を提供する。
ので、新規な不揮発性半導体記憶素子を提供する。
【０００９】
【課題を解決するための手段】半導体基板表面付近に位
置する複数の素子分離領域と，この半導体基板の露出表
面を覆う第１ゲ−ト酸化膜と，この第１ゲ−ト酸化膜か
ら前記素子分離領域にかけて重ねる浮遊ゲ−トと，この
浮遊ゲ−ト及び前記素子分離領域部分を被覆する第２ゲ
−ト酸化膜と，この第２ゲ−ト酸化膜に積層する制御ゲ
−トと，前記素子分離領域に連続する前記第２ゲ−ト酸
化膜部分に隣接する前記浮遊ゲ−トの窓と，この窓の上
端付近を構成する稜角が９０度以上の面とに本発明に係
わる不揮発性半導体記憶素子の特徴がある。
置する複数の素子分離領域と，この半導体基板の露出表
面を覆う第１ゲ−ト酸化膜と，この第１ゲ−ト酸化膜か
ら前記素子分離領域にかけて重ねる浮遊ゲ−トと，この
浮遊ゲ−ト及び前記素子分離領域部分を被覆する第２ゲ
−ト酸化膜と，この第２ゲ−ト酸化膜に積層する制御ゲ
−トと，前記素子分離領域に連続する前記第２ゲ−ト酸
化膜部分に隣接する前記浮遊ゲ−トの窓と，この窓の上
端付近を構成する稜角が９０度以上の面とに本発明に係
わる不揮発性半導体記憶素子の特徴がある。
【００１０】
【作用】浮遊ゲ−トに形成する窓の上端に生じる鋭角状
の形状が不揮発性半導体記憶素子の特性に影響するとの
知見を基に本発明は完成しており、この窓の上端付近を
構成する稜角を９０度以上の面を形成することにより解
決できることを確認した。
の形状が不揮発性半導体記憶素子の特性に影響するとの
知見を基に本発明は完成しており、この窓の上端付近を
構成する稜角を９０度以上の面を形成することにより解
決できることを確認した。
【００１１】即ち丸みを帯びた浮遊ゲ−トの窓の端部の
形成に伴って電界集中による絶縁膜の耐圧リ−ク特性低
下が防止できる。
形成に伴って電界集中による絶縁膜の耐圧リ−ク特性低
下が防止できる。
【００１２】
【実施例】本発明に係わる実施例を図８乃至図１６を参
照して説明する。
照して説明する。
【００１３】実施例１ 公知の選択酸化法によりシリコ
ン基板１０の表面付近に複数のフィ−ルド酸化膜を形成
して（図８参照）素子分離領域１１として機能させる。
次に図９に明らかにするように第１ゲ−ト酸化膜１２を
露出するシリコン基板１０の表面に形成後、図１０に示
すように浮遊ゲ−ト１３を構成する多結晶珪素を堆積す
る。
ン基板１０の表面付近に複数のフィ−ルド酸化膜を形成
して（図８参照）素子分離領域１１として機能させる。
次に図９に明らかにするように第１ゲ−ト酸化膜１２を
露出するシリコン基板１０の表面に形成後、図１０に示
すように浮遊ゲ−ト１３を構成する多結晶珪素を堆積す
る。
【００１４】引続いてレジスト１４を利用するフォトリ
ソグラフィ工程（図１１参照）により素子分離領域１１
に対応する浮遊ゲ−ト１３上端を露出し（図１２参
照）、浮遊ゲ−ト１３をエッチングして窓１５を設置し
て素子分離領域１１部分を露出（図１３参照）後、レジ
スト１４を除去して多結晶珪素ならびに露出するフィ−
ルド酸化膜部分に連続する第２ゲ−ト酸化膜１６を形成
する（図１４参照）。最終には制御電極１７として動作
する多結晶珪素を堆積して（図１５参照）不揮発性半導
体記憶素子ゲ−トを完成する。
ソグラフィ工程（図１１参照）により素子分離領域１１
に対応する浮遊ゲ−ト１３上端を露出し（図１２参
照）、浮遊ゲ−ト１３をエッチングして窓１５を設置し
て素子分離領域１１部分を露出（図１３参照）後、レジ
スト１４を除去して多結晶珪素ならびに露出するフィ−
ルド酸化膜部分に連続する第２ゲ−ト酸化膜１６を形成
する（図１４参照）。最終には制御電極１７として動作
する多結晶珪素を堆積して（図１５参照）不揮発性半導
体記憶素子ゲ−トを完成する。
【００１５】図１１、図１２ならびに図１３に示す工程
について詳述すると、レジスト１４を利用するフォトリ
ソグラフィ工程により素子分離領域１１に対応する浮遊
ゲ−ト１３部分に対向するレジスト１４をパタ−ニング
後（図１１参照）、レジスト１４をマスクとして浮遊ゲ
−ト１３部分に等方性エッチングができるケミカルドラ
イエッチング法により浮遊ゲ−ト１３の上端を丸める。
上端とはレジスト１４に隣接する浮遊ゲ−ト１３部分で
ある。
について詳述すると、レジスト１４を利用するフォトリ
ソグラフィ工程により素子分離領域１１に対応する浮遊
ゲ−ト１３部分に対向するレジスト１４をパタ−ニング
後（図１１参照）、レジスト１４をマスクとして浮遊ゲ
−ト１３部分に等方性エッチングができるケミカルドラ
イエッチング法により浮遊ゲ−ト１３の上端を丸める。
上端とはレジスト１４に隣接する浮遊ゲ−ト１３部分で
ある。
【００１６】次に異方性エッチングにより浮遊ゲ−ト１
３部分に窓１５を形成して、素子分離領域１１部分を露
出する。この結果浮遊ゲ−ト１３に形成する窓１３の上
端は稜角が９０度以上の面で構成され、鋭角状の尖った
形状がなくなって丸みを帯びた形となる。この結果窓１
５上端付近は９０度以上の稜角を備えた面により構成す
ることになる。
３部分に窓１５を形成して、素子分離領域１１部分を露
出する。この結果浮遊ゲ−ト１３に形成する窓１３の上
端は稜角が９０度以上の面で構成され、鋭角状の尖った
形状がなくなって丸みを帯びた形となる。この結果窓１
５上端付近は９０度以上の稜角を備えた面により構成す
ることになる。
【００１７】続いて形成する第２ゲ−ト酸化膜１６に積
層する制御電極１７には、不純物としてリンを含有する
多結晶珪素を堆積して構成する。
層する制御電極１７には、不純物としてリンを含有する
多結晶珪素を堆積して構成する。
【００１８】不揮発性半導体記憶素子として完成するに
はワ−ド線が不可欠であるために、セルフアライン法に
より制御電極１７、第２ゲ−ト酸化膜１６ならびに浮遊
ゲ−ト１３の順に夫々を部分的にドライエッチングによ
る等方性エッチングを行う。また浮遊ゲ−ト１３上端の
整形に際してはケミカルドライエッチング法に代えウエ
ットエッチング法により処理することも可能である。
はワ−ド線が不可欠であるために、セルフアライン法に
より制御電極１７、第２ゲ−ト酸化膜１６ならびに浮遊
ゲ−ト１３の順に夫々を部分的にドライエッチングによ
る等方性エッチングを行う。また浮遊ゲ−ト１３上端の
整形に際してはケミカルドライエッチング法に代えウエ
ットエッチング法により処理することも可能である。
【００１９】実施例２ 浮遊ゲ−ト１３に形成する窓１
３の上端に丸みを持たせるには、表面研磨即ちポリッシ
ング法を用いて窓１５の上端を後退させることができ、
図１６がこの工程を表している。
３の上端に丸みを持たせるには、表面研磨即ちポリッシ
ング法を用いて窓１５の上端を後退させることができ、
図１６がこの工程を表している。
【００２０】なお実施例１の図８乃至図１２までと、図
１４及び図１５に示す工程は実施例１と同じであり、第
１実施例の図１２に示すようにレジスト１４をパタ−ニ
ングする際にケミカルドライエッチング法中の等方性エ
ッチングで加工するのに対して、本実施例においてはレ
ジスト１４をパタ−ニング後除去してからポリッシング
法を用いて先端部分をほぼ平坦にする。引続いて異方性
エッチングにより浮遊ゲ−ト１３部分に窓１５を形成す
るのは実施例１と同じである。
１４及び図１５に示す工程は実施例１と同じであり、第
１実施例の図１２に示すようにレジスト１４をパタ−ニ
ングする際にケミカルドライエッチング法中の等方性エ
ッチングで加工するのに対して、本実施例においてはレ
ジスト１４をパタ−ニング後除去してからポリッシング
法を用いて先端部分をほぼ平坦にする。引続いて異方性
エッチングにより浮遊ゲ−ト１３部分に窓１５を形成す
るのは実施例１と同じである。
【００２１】この工程により窓１５上端付近は９０度以
上の稜角を備えた面により構成することになる。
上の稜角を備えた面により構成することになる。
【００２２】
【発明の効果】以上のように浮遊ゲ−ト１３に形成する
窓１５上端の鋭角状の形状を改善することにより電界集
中を抑制でき、第２酸化膜の耐圧リ−ク特性が向上する
と共にＴＤＤＢ特性中の真性破壊寿命が改善される。更
に第２酸化膜の信頼性の向上により浮遊ゲ−トに貯えら
れた電荷の抜け量も低下させることができるために、高
品質の不揮発性半導体記憶装置が得られる。
窓１５上端の鋭角状の形状を改善することにより電界集
中を抑制でき、第２酸化膜の耐圧リ−ク特性が向上する
と共にＴＤＤＢ特性中の真性破壊寿命が改善される。更
に第２酸化膜の信頼性の向上により浮遊ゲ−トに貯えら
れた電荷の抜け量も低下させることができるために、高
品質の不揮発性半導体記憶装置が得られる。
【図１】従来の不揮発性半導体記憶装置の製造工程を示
す断面図である。
す断面図である。
【図２】図１に続く不揮発性半導体記憶装置の製造工程
を示す断面図である。
を示す断面図である。
【図３】図２に続く不揮発性半導体記憶装置の製造工程
を示す断面図である。
を示す断面図である。
【図４】図３に続く不揮発性半導体記憶装置の製造工程
を示す断面図である。
を示す断面図である。
【図５】図４に続く不揮発性半導体記憶装置の製造工程
を示す断面図である。
を示す断面図である。
【図６】図５に続く不揮発性半導体記憶装置の製造工程
を示す断面図である。
を示す断面図である。
【図７】図６に続く不揮発性半導体記憶装置の製造工程
を示す断面図である。
を示す断面図である。
【図８】本発明の不揮発性半導体記憶装置の製造工程を
示す断面図である。
示す断面図である。
【図９】図８に続く不揮発性半導体記憶装置の製造工程
を示す断面図である。
を示す断面図である。
【図１０】図９に続く不揮発性半導体記憶装置の製造工
程を示す断面図である。
程を示す断面図である。
【図１１】図１０に続く不揮発性半導体記憶装置の製造
工程を示す断面図である。
工程を示す断面図である。
【図１２】図１１に続く不揮発性半導体記憶装置の製造
工程を示す断面図である。
工程を示す断面図である。
【図１３】図１２に続く不揮発性半導体記憶装置の製造
工程を示す断面図である。
工程を示す断面図である。
【図１４】図１３に続く不揮発性半導体記憶装置の製造
工程を示す断面図である。
工程を示す断面図である。
【図１５】図１４に続く不揮発性半導体記憶装置の製造
工程を示す断面図である。
工程を示す断面図である。
【図１６】本発明の不揮発性半導体記憶装置の他の実施
例の特徴的な製造工程を示す断面図である。
例の特徴的な製造工程を示す断面図である。
１、１０：半導体基板、 ２、１１：素子分離領域、 ３、１２：第１酸化膜、 ４、１３：浮遊ゲ−ト、 ５、１４：レジスト、 ６、１５：窓、 ７、１６：第２酸化膜、 ８、１７：制御電極、
Claims (1)
- 【請求項１】 半導体基板表面付近に位置する複数の素
子分離領域と，この半導体基板の露出表面を覆う第１ゲ
−ト酸化膜と，この第１ゲ−ト酸化膜から前記素子分離
領域にかけて重ねる浮遊ゲ−トと，この浮遊ゲ−ト及び
前記素子分離領域部分を被覆する第２ゲ−ト酸化膜と，
この第２ゲ−ト酸化膜に積層する制御ゲ−トと，前記素
子分離領域に連続する前記第２ゲ−ト酸化膜部分に隣接
する前記浮遊ゲ−トの窓と，この窓の上端付近を構成す
る稜角が９０度以上の面とを具備することを特徴とする
不揮発性半導体記憶素子
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20243893A JPH0758221A (ja) | 1993-08-17 | 1993-08-17 | 不揮発性半導体記憶素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20243893A JPH0758221A (ja) | 1993-08-17 | 1993-08-17 | 不揮発性半導体記憶素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0758221A true JPH0758221A (ja) | 1995-03-03 |
Family
ID=16457530
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20243893A Pending JPH0758221A (ja) | 1993-08-17 | 1993-08-17 | 不揮発性半導体記憶素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0758221A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6235589B1 (en) | 2000-01-07 | 2001-05-22 | Kabushiki Kaisha Toshiba | Method of making non-volatile memory with polysilicon spacers |
| KR100339420B1 (ko) * | 1999-11-03 | 2002-05-31 | 박종섭 | 반도체 메모리 소자의 제조 방법 |
| US6689659B2 (en) | 2001-05-29 | 2004-02-10 | Samsung Electronics Co., Ltd. | Method of making semiconductor memory device having a floating gate with a rounded edge |
| KR100466192B1 (ko) * | 2002-07-18 | 2005-01-13 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| US7348267B2 (en) * | 2005-01-13 | 2008-03-25 | Samsung Electronics Co., Ltd. | Flash memory and method of fabricating the same |
| US7445997B2 (en) | 2004-05-11 | 2008-11-04 | Samsung Electronics Co., Ltd. | Methods of forming non-volatile memory devices having floating gate electrodes |
-
1993
- 1993-08-17 JP JP20243893A patent/JPH0758221A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100339420B1 (ko) * | 1999-11-03 | 2002-05-31 | 박종섭 | 반도체 메모리 소자의 제조 방법 |
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| US6689659B2 (en) | 2001-05-29 | 2004-02-10 | Samsung Electronics Co., Ltd. | Method of making semiconductor memory device having a floating gate with a rounded edge |
| KR100466192B1 (ko) * | 2002-07-18 | 2005-01-13 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| US7445997B2 (en) | 2004-05-11 | 2008-11-04 | Samsung Electronics Co., Ltd. | Methods of forming non-volatile memory devices having floating gate electrodes |
| US7348267B2 (en) * | 2005-01-13 | 2008-03-25 | Samsung Electronics Co., Ltd. | Flash memory and method of fabricating the same |
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