JPH0758593B2 - センスアップ回路 - Google Patents
センスアップ回路Info
- Publication number
- JPH0758593B2 JPH0758593B2 JP63168206A JP16820688A JPH0758593B2 JP H0758593 B2 JPH0758593 B2 JP H0758593B2 JP 63168206 A JP63168206 A JP 63168206A JP 16820688 A JP16820688 A JP 16820688A JP H0758593 B2 JPH0758593 B2 JP H0758593B2
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- supply voltage
- sense amplifier
- switch element
- amplifier circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000003321 amplification Effects 0.000 claims description 17
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 17
- 239000000758 substrate Substances 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 7
- 230000007423 decrease Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 2
- 238000007599 discharging Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Landscapes
- Dram (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、半導体メモリー回路に使用されるセンスアン
プ回路に関するものである。
プ回路に関するものである。
従来の技術 従来のセンスアンプ回路とその動作を第５図〜第８図を
用いて説明する。
用いて説明する。
まず第５図は、従来のＰ型センスアンプの回路図である
１はＰ型のフリップフロップ回路、２はビット線対、３
はＰ型フリップフロップ回路１の共通ソースノードを、
外部電源Vcc5より降圧された内部電源▲Ｖ′ CC▼６に接
続するためのスイッチ素子である。
１はＰ型のフリップフロップ回路、２はビット線対、３
はＰ型フリップフロップ回路１の共通ソースノードを、
外部電源Vcc5より降圧された内部電源▲Ｖ′ CC▼６に接
続するためのスイッチ素子である。
次に、第６図を用いて動作を説明する。
まずメモリーセルを読み出すことで、ビット線対２に電
位差ΔＶが生じる。次にその電位差ΔＶを増幅するため
に、スイッチ素子３をONにし、フリップフロップ回路１
を、活性化する。
位差ΔＶが生じる。次にその電位差ΔＶを増幅するため
に、スイッチ素子３をONにし、フリップフロップ回路１
を、活性化する。
さらに、第７図は、従来のＮ型センスアンプの回路図で
あり、10はＮ型のフリップフロップ回路、２はビット線
対、30はＮ型フリップフロップ回路30の共通ソースノー
ドを、外部電源Vss50に接続するためのスイッチ素子で
ある。又、フリップフロップ回路10、スイッチ素子30を
構成しているＮ型MOS型トランジスタの基板電位は、基
板バイアス発生回路40から出力される電位Ｖ′BBに固定
されている。
あり、10はＮ型のフリップフロップ回路、２はビット線
対、30はＮ型フリップフロップ回路30の共通ソースノー
ドを、外部電源Vss50に接続するためのスイッチ素子で
ある。又、フリップフロップ回路10、スイッチ素子30を
構成しているＮ型MOS型トランジスタの基板電位は、基
板バイアス発生回路40から出力される電位Ｖ′BBに固定
されている。
次に、第８図を用いて動作を説明する。
まずメモリセルを読み出すことで、ビット線対２に、電
位差ΔＶが生じる。次に、その電位差ΔＶを増幅するた
めに、スイッチ素子30をONにし、フリップフロップ回路
10を活性化する。
位差ΔＶが生じる。次に、その電位差ΔＶを増幅するた
めに、スイッチ素子30をONにし、フリップフロップ回路
10を活性化する。
発明が解決しようとする課題 しかしながら、メモリーセル内の酸化膜の信頼性のため
に、メモリーセル部の電源電圧を降圧させると、当然、
フリップフロップ回路１の動作電圧は、その分、下がる
ことになる。一方、フリップフロップ回路を構成してい
るトランジスタのしきい値Vthは、そのままであるた
め、（１）式から理解できるようにトランジスタの電流
駆動能力は減少することになる。
に、メモリーセル部の電源電圧を降圧させると、当然、
フリップフロップ回路１の動作電圧は、その分、下がる
ことになる。一方、フリップフロップ回路を構成してい
るトランジスタのしきい値Vthは、そのままであるた
め、（１）式から理解できるようにトランジスタの電流
駆動能力は減少することになる。
（１）式において、Ibitは充，放電電流、Ｗはトランジ
スタのゲート幅、Ｌはトランジスタのゲート長、μは移
動度、Coxはトランジスタのゲート酸化膜容量、Vbitは
ビット線の電位、Vsは共通ソースノードの電位である。
スタのゲート幅、Ｌはトランジスタのゲート長、μは移
動度、Coxはトランジスタのゲート酸化膜容量、Vbitは
ビット線の電位、Vsは共通ソースノードの電位である。
トランジスタの電流駆動能力が減少するということは、
ビット線の充，放電電流駆動能力が低下するということ
であり、増幅の要する時間が長くなりメモリーの読み出
し速度が低下することになる。
ビット線の充，放電電流駆動能力が低下するということ
であり、増幅の要する時間が長くなりメモリーの読み出
し速度が低下することになる。
以上の問題は、今後、半導体メモリーが微細化，高密度
化されるにつれて、信頼性の問題から電源電圧が下がる
傾向にある中で、極めて重要な問題点である。
化されるにつれて、信頼性の問題から電源電圧が下がる
傾向にある中で、極めて重要な問題点である。
本発明は、以上の問題点に鑑み、高速な読み出し可能の
センスアンプ回路を実現しようとするものである。
センスアンプ回路を実現しようとするものである。
課題を解決するための手段 本発明は、複数のトランジスタから構成されるフリップ
フロップ型又は、カレントミラー型のセンスアンプ回路
の共通ノードを第１のスイッチ素子を介して第１の電源
電圧の供給線と接続し、さらに前記共通ノードを第２の
スイッチ素子を介して前記第１の電源電圧より高い電圧
をもつ第２の電源電圧の供給線と接続し、第１のスイッ
チ素子、第２のスイッチ素子を用いて、一時的に、前期
共通ノードに接続されている電源電圧の供給線を、第１
の電源電圧から第２の電源電圧に切り替えて増幅するセ
ンスアンプ回路を提供するものである。
フロップ型又は、カレントミラー型のセンスアンプ回路
の共通ノードを第１のスイッチ素子を介して第１の電源
電圧の供給線と接続し、さらに前記共通ノードを第２の
スイッチ素子を介して前記第１の電源電圧より高い電圧
をもつ第２の電源電圧の供給線と接続し、第１のスイッ
チ素子、第２のスイッチ素子を用いて、一時的に、前期
共通ノードに接続されている電源電圧の供給線を、第１
の電源電圧から第２の電源電圧に切り替えて増幅するセ
ンスアンプ回路を提供するものである。
作用 本発明は、複数のトランジスタから構成されるフリップ
フロップ型又は、カレントミラー型のセンスアンプ回路
の共通ノードを、第１のスイッチ素子を介して第１の電
源電圧の供給線と接続することでセンスアンプ回路を活
性化、ビット線対の微小な電位差ΔＶの増幅を開始し、
さらに、その後に第２のスイッチ素子を介して、第１の
電源電圧より、センスアンプ回路を構成するトランジス
タの動作電圧が高くなるように第２の電源電圧の供給線
と共通ノードを接続することで、トランジスタの電流駆
動能力を高めることができ、増幅時間が短かくて済む高
速センスアンプ回路が実現できる。
フロップ型又は、カレントミラー型のセンスアンプ回路
の共通ノードを、第１のスイッチ素子を介して第１の電
源電圧の供給線と接続することでセンスアンプ回路を活
性化、ビット線対の微小な電位差ΔＶの増幅を開始し、
さらに、その後に第２のスイッチ素子を介して、第１の
電源電圧より、センスアンプ回路を構成するトランジス
タの動作電圧が高くなるように第２の電源電圧の供給線
と共通ノードを接続することで、トランジスタの電流駆
動能力を高めることができ、増幅時間が短かくて済む高
速センスアンプ回路が実現できる。
実施例 第１図に本発明のセンスアンプ回路の回路例を示す。
なお、第１図に示す本発明の第１の実施例の回路は、基
本的には第２図に示した従来の回路と同じ構成であるの
で、同一構成部分には同一番号を付して詳細な説明は省
略する。
本的には第２図に示した従来の回路と同じ構成であるの
で、同一構成部分には同一番号を付して詳細な説明は省
略する。
まず、第１図に示すセンスアンプ回路の構成を説明する
と、 ２ケのＰ型MOS型トランジスタから構成されるフリップ
フロップ回路１の共通ソースノードを、Ｐ型MOS型トラ
ンジスタからなる第１のスイッチ素子６を介して、内部
電源電圧▲Ｖ′ CC▼６の供給線に接続する。ここで、▲
Ｖ′ CC▼は外部電源電圧５を、ダウンコンバータ４によ
り降圧した電源電圧である。
と、 ２ケのＰ型MOS型トランジスタから構成されるフリップ
フロップ回路１の共通ソースノードを、Ｐ型MOS型トラ
ンジスタからなる第１のスイッチ素子６を介して、内部
電源電圧▲Ｖ′ CC▼６の供給線に接続する。ここで、▲
Ｖ′ CC▼は外部電源電圧５を、ダウンコンバータ４によ
り降圧した電源電圧である。
さらに、共通ソースノードをＰ型MOS型トランジスタか
らなる第２のスイッチ素子３を介して外部電源電圧５の
供給線に接続する。
らなる第２のスイッチ素子３を介して外部電源電圧５の
供給線に接続する。
このセンスアンプ回路の動作を第２図に用いて説明す
る。
る。
ワード線を立ち上げることで、メモリーセルが読み出さ
れ、ビット線対２に電位差ΔＶが生じる。その後センス
アンプ制御信号10をローにすることで第１のスイッチ素
子６をオンにして、共通ソースノードを▲Ｖ′ CC▼６の
供給線に接続する。するとセンスアンプ回路１が活性化
され増幅を開始する。しかし、従来例で説明したよう
に、電源電圧が降圧されているため、Ｐ型フリップフロ
ップ回路１を構成するトランジスタの動作電圧が低く、
電流駆動能力が低下している。そのため、増幅に必要な
時間が長くなるという問題点があったが、第１の実施例
では増幅を加速するために、 センスアンプ制御信号10をハイ、制御信号20をローにす
ることで、Ｐ型フリップフロップ回路１の共通ソースノ
ードに接続されている内部電源電圧▲Ｖ′ CC▼６の供給
線を、外部電源電圧Vcc5の供給線とつなぎかえ、Ｐ型フ
リップフロップ回路１を構成するトランジスタの動作電
圧を高くし、電流駆動能力を高める。増幅が加速された
その後ビット線対２が内部電源電圧▲Ｖ′ CC▼６の電圧
レベルまで増幅されるタイミングで、センスアンプ制御
信号１をロー、制御信号２のハイにすることで、ビット
線対２が、内部電源電圧▲Ｖ′ CC▼６の電圧レベルより
高く増幅されることを防ぐ。又、各トランジスタの基板
電位は、高い電圧のVcc5に固定しているので、基板に対
して各トランジスタのソース、ドレイン領域が順方向の
バイアス関係になることはないのでリークの問題もな
い。
れ、ビット線対２に電位差ΔＶが生じる。その後センス
アンプ制御信号10をローにすることで第１のスイッチ素
子６をオンにして、共通ソースノードを▲Ｖ′ CC▼６の
供給線に接続する。するとセンスアンプ回路１が活性化
され増幅を開始する。しかし、従来例で説明したよう
に、電源電圧が降圧されているため、Ｐ型フリップフロ
ップ回路１を構成するトランジスタの動作電圧が低く、
電流駆動能力が低下している。そのため、増幅に必要な
時間が長くなるという問題点があったが、第１の実施例
では増幅を加速するために、 センスアンプ制御信号10をハイ、制御信号20をローにす
ることで、Ｐ型フリップフロップ回路１の共通ソースノ
ードに接続されている内部電源電圧▲Ｖ′ CC▼６の供給
線を、外部電源電圧Vcc5の供給線とつなぎかえ、Ｐ型フ
リップフロップ回路１を構成するトランジスタの動作電
圧を高くし、電流駆動能力を高める。増幅が加速された
その後ビット線対２が内部電源電圧▲Ｖ′ CC▼６の電圧
レベルまで増幅されるタイミングで、センスアンプ制御
信号１をロー、制御信号２のハイにすることで、ビット
線対２が、内部電源電圧▲Ｖ′ CC▼６の電圧レベルより
高く増幅されることを防ぐ。又、各トランジスタの基板
電位は、高い電圧のVcc5に固定しているので、基板に対
して各トランジスタのソース、ドレイン領域が順方向の
バイアス関係になることはないのでリークの問題もな
い。
以上の様に、第１の実施例では、高速な増幅が可能なＰ
型センスアンプ回路が実現できる。
型センスアンプ回路が実現できる。
次に、第３図に本発明の第２の実施例の回路例を示す。
第３図に示すセンスアンプ回路の構成を説明すると、 ２ケのＮ型MOS型トランジスタから構成されるフリップ
フロップ回路１の共通ソースノードを、Ｎ型MOSトラン
ジスタからなる第１のスイッチ素子70を介して、外部電
源Vss50の供給線に接続する。さらに、共通ソースノー
ドをＮ型MOS型トランジスタからなる第２のスイッチ素
子30を介して、基板バイアス発生回路40から発生された
基板電位VBBの供給線に接続する。
フロップ回路１の共通ソースノードを、Ｎ型MOSトラン
ジスタからなる第１のスイッチ素子70を介して、外部電
源Vss50の供給線に接続する。さらに、共通ソースノー
ドをＮ型MOS型トランジスタからなる第２のスイッチ素
子30を介して、基板バイアス発生回路40から発生された
基板電位VBBの供給線に接続する。
このセンスアンプ回路の動作を第４図を用いて説明す
る。
る。
ワード線を立ち上げることでメモリーセルが読み出さ
れ、ビット線対２に電位差ΔＶが生じる。その後、セン
スアンプ制後信号100をハイにすることで第１のスイッ
チ素子70をオンにして共通ソースノードをVss50の供給
線を接続する。するとセンスアンプ回路10が活性化され
増幅を開始する。しかし従来例で説明したように、電源
電圧が降圧されているため、センスアンプ回路10を構成
するトランジスタの動作電圧が低く、電流駆動能力が低
下している。そのため、増幅に必要な時間が長くなると
いう問題点があったが、第２の実施例では増幅を加速す
るために、センスアンプ制御信号100をロー、制御信号2
00をハイにすることで、センスアンプ回路10の共通ソー
スノードに接続されている。Vss50の供給線を、基板電
位VBB60の供給線とつなぎかえ、Ｎ型フリップフロップ
回路10を構成するトランジスタの動作電圧を高くし、電
流駆動能力を高める。増幅が加速されたその後、ビット
線対２がVss50の電圧レベルまで増幅されるタイミング
で、センスアンプ制御信号100をハイ、制御信号200をロ
ーにすることで、ビット線対２がVss50の電圧レベルよ
り低くなることを防ぐ。又、各トランジスタの基板電位
は、低い電圧のVBB60に固定されているので、基板に対
して、各トランジスタのソース、ドレイン領域が順方向
のバイアス関係になれことはないのでリークの問題もな
い。
れ、ビット線対２に電位差ΔＶが生じる。その後、セン
スアンプ制後信号100をハイにすることで第１のスイッ
チ素子70をオンにして共通ソースノードをVss50の供給
線を接続する。するとセンスアンプ回路10が活性化され
増幅を開始する。しかし従来例で説明したように、電源
電圧が降圧されているため、センスアンプ回路10を構成
するトランジスタの動作電圧が低く、電流駆動能力が低
下している。そのため、増幅に必要な時間が長くなると
いう問題点があったが、第２の実施例では増幅を加速す
るために、センスアンプ制御信号100をロー、制御信号2
00をハイにすることで、センスアンプ回路10の共通ソー
スノードに接続されている。Vss50の供給線を、基板電
位VBB60の供給線とつなぎかえ、Ｎ型フリップフロップ
回路10を構成するトランジスタの動作電圧を高くし、電
流駆動能力を高める。増幅が加速されたその後、ビット
線対２がVss50の電圧レベルまで増幅されるタイミング
で、センスアンプ制御信号100をハイ、制御信号200をロ
ーにすることで、ビット線対２がVss50の電圧レベルよ
り低くなることを防ぐ。又、各トランジスタの基板電位
は、低い電圧のVBB60に固定されているので、基板に対
して、各トランジスタのソース、ドレイン領域が順方向
のバイアス関係になれことはないのでリークの問題もな
い。
以上の様に、第２の実施例では、高速な増幅が可能なＮ
型センスアンプ回路が実現できる。
型センスアンプ回路が実現できる。
又、容易に考えることができるように、本発明の第１の
実施例と第２の実施例を、組み合わせたCMOSセンスアン
プ回路も当然容易に実現できる。
実施例と第２の実施例を、組み合わせたCMOSセンスアン
プ回路も当然容易に実現できる。
発明の効果 本発明によれば、メモリーセルの酸化膜の信頼性の面か
ら、低電圧されていく内部電源電圧のために、センスア
ンプ回路の動作電圧が低下し、増幅時間が、長くなると
いう問題点を、センスアンプ回路の増幅期間中にセンス
アンプ回路を構成しているトランジスタの動作電圧が、
より高くなるように、一時的に共通ソースノードに接線
されている電源の供給線を高い電圧の電源の供給線につ
なぎかえることで解決でき、その実用的効果は大きい。
ら、低電圧されていく内部電源電圧のために、センスア
ンプ回路の動作電圧が低下し、増幅時間が、長くなると
いう問題点を、センスアンプ回路の増幅期間中にセンス
アンプ回路を構成しているトランジスタの動作電圧が、
より高くなるように、一時的に共通ソースノードに接線
されている電源の供給線を高い電圧の電源の供給線につ
なぎかえることで解決でき、その実用的効果は大きい。
第１図は本発明の第１の実施例の回路図、第２図は第１
の実施例の回路の動作説明図、第３図は本発明の第２の
実施例の回路図、第４図は第２の実施例の回路の動作説
明図、第５図，第７図は従来の回路図、第６図，第８図
は従来の回路の動作説明図である。 １……Ｐ型フリップフロップ回路、２……ビット線対、
3,6,30,70……スイッチ素子、5,60……第２の電源電
圧、6,50……第１の電源電圧。
の実施例の回路の動作説明図、第３図は本発明の第２の
実施例の回路図、第４図は第２の実施例の回路の動作説
明図、第５図，第７図は従来の回路図、第６図，第８図
は従来の回路の動作説明図である。 １……Ｐ型フリップフロップ回路、２……ビット線対、
3,6,30,70……スイッチ素子、5,60……第２の電源電
圧、6,50……第１の電源電圧。
Claims (4)
- 【請求項１】複数のトランジスタから構成されるフリッ
プフロップ型又はカレントミラー型のセンスアンプ回路
の共通ノードを第１のスイッチ素子を介して、第１の電
源電圧の供給線と接続し、さらに前記共通ノードを第２
のスイッチ素子を介して前記第１の電源電圧より高い電
圧をもつ第２の電源電圧の供給線と接続し、前記第１の
スイッチ素子、第２のスイッチ素子を用いて一時的に前
記共通ノードに接続される電源電圧の供給線を、前記第
１の電源電圧から第２の電源電圧に切り替えて増幅する
ことを特徴とするセンスアンプ回路。 - 【請求項２】第１の電源電圧をダウンコンバーターで発
生し、第２の電源電圧を外部電源電圧とすることを特徴
とする特許請求の範囲第１項記載のセンスアンプ回路。 - 【請求項３】複数のトランジスタから構成されるフリッ
プフロップ型又はカレントミラー型センスアンプ回路の
共通ノードを第１のスイッチ素子を介して第１の電源電
圧の供給線と接続し、さらに前記共通ノードを、第２の
スイッチ素子を介して、前記第１の電源電圧より低い電
圧をもつ第２の電源電圧の供給線と接続し、前記第１の
スイッチ素子、第２のスイッチ素子を用いて一時的に前
記共通ノードに接続される電源電圧の供給線を、前記第
１の電源電圧から第２の電源電圧に切り替えて増幅する
ことを特徴とするセンスアンプ回路。 - 【請求項４】第１の電源電圧を外部電流電圧とし、第２
の電源電圧を基板バイアス発生回路で発生することを特
徴とする特許請求の範囲第３項記載のセンスアンプ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63168206A JPH0758593B2 (ja) | 1988-07-06 | 1988-07-06 | センスアップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63168206A JPH0758593B2 (ja) | 1988-07-06 | 1988-07-06 | センスアップ回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8145378A Division JP2809204B2 (ja) | 1996-06-07 | 1996-06-07 | センスアンプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0218784A JPH0218784A (ja) | 1990-01-23 |
| JPH0758593B2 true JPH0758593B2 (ja) | 1995-06-21 |
Family
ID=15863756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63168206A Expired - Fee Related JPH0758593B2 (ja) | 1988-07-06 | 1988-07-06 | センスアップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0758593B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3006014B2 (ja) * | 1990-02-13 | 2000-02-07 | 日本電気株式会社 | 半導体メモリ |
| JP2500422B2 (ja) * | 1993-02-10 | 1996-05-29 | 日本電気株式会社 | 半導体ｉｃチップ内蔵用の降圧回路 |
| JP3666671B2 (ja) | 1994-12-20 | 2005-06-29 | 株式会社日立製作所 | 半導体装置 |
| JP3386684B2 (ja) * | 1997-03-19 | 2003-03-17 | シャープ株式会社 | 半導体記憶装置 |
| JP2001035164A (ja) | 1999-07-19 | 2001-02-09 | Fujitsu Ltd | 半導体記憶装置 |
-
1988
- 1988-07-06 JP JP63168206A patent/JPH0758593B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0218784A (ja) | 1990-01-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| USRE37593E1 (en) | Large scale integrated circuit with sense amplifier circuits for low voltage operation | |
| JP3552068B2 (ja) | Ｃｍｏｓ論理回路 | |
| JPH02303074A (ja) | ホトカプラ装置 | |
| JP2701546B2 (ja) | 信号電荷検出回路を有する電荷転送装置 | |
| JP2593894B2 (ja) | 半導体記憶装置 | |
| KR910006513B1 (ko) | 바이폴라-상보형 금속산화물 반도체 인버터 | |
| JPH0758593B2 (ja) | センスアップ回路 | |
| JP2759689B2 (ja) | Ｒａｍの読み出し回路 | |
| JP2553632B2 (ja) | バイモス型論理回路 | |
| JP2829034B2 (ja) | 半導体回路 | |
| USRE40132E1 (en) | Large scale integrated circuit with sense amplifier circuits for low voltage operation | |
| JP2809204B2 (ja) | センスアンプ回路 | |
| JP2868789B2 (ja) | 半導体駆動回路 | |
| JP2937592B2 (ja) | 基板バイアス発生回路 | |
| JPH0656719B2 (ja) | 半導体記憶装置 | |
| JP2876648B2 (ja) | センス回路 | |
| JPS6299975A (ja) | 半導体記憶回路 | |
| US5051957A (en) | Sense amplifier circuit for large-capacity semiconductor memory | |
| JPH0681025B2 (ja) | ゲ−ト駆動回路 | |
| JPH05120881A (ja) | 半導体記憶装置 | |
| KR940008716B1 (ko) | 반도체 메모리용 감지 증폭기 회로 | |
| JPH03148877A (ja) | フローティングゲート型メモリー素子 | |
| JPH04142772A (ja) | 半導体記憶装置用メモリセル | |
| JPH0773669A (ja) | 半導体装置 | |
| JP3154502B2 (ja) | 信号増幅回路及びこれを用いた半導体メモリ装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |