JPH0758606A - レベル変換回路 - Google Patents
レベル変換回路Info
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- JPH0758606A JPH0758606A JP5228299A JP22829993A JPH0758606A JP H0758606 A JPH0758606 A JP H0758606A JP 5228299 A JP5228299 A JP 5228299A JP 22829993 A JP22829993 A JP 22829993A JP H0758606 A JPH0758606 A JP H0758606A
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Abstract
(57)【要約】
【目的】 消費電力が少なく、しかも回路を構成する素
子数（トランジスタ数）が少なくて済むレベル変換回路
を提供する。 【構成】 高電圧回路５の高レベル側（正側）の電位が
低電圧回路４の高レベル側の電位よりも高く、高電圧回
路５の低レベル側（負側）の電位が低電圧回路４の低レ
ベル側の電位よりも低いシステムにおいて、低電圧回路
４から高電圧回路５への信号レベル変換を、３個のＣＭ
ＯＳ回路１〜３を用いた完全なＣＭＯＳ回路構成の１段
のゲートにて高レベル側、低レベル側同時に行う。
子数（トランジスタ数）が少なくて済むレベル変換回路
を提供する。 【構成】 高電圧回路５の高レベル側（正側）の電位が
低電圧回路４の高レベル側の電位よりも高く、高電圧回
路５の低レベル側（負側）の電位が低電圧回路４の低レ
ベル側の電位よりも低いシステムにおいて、低電圧回路
４から高電圧回路５への信号レベル変換を、３個のＣＭ
ＯＳ回路１〜３を用いた完全なＣＭＯＳ回路構成の１段
のゲートにて高レベル側、低レベル側同時に行う。
Description
【０００１】
【産業上の利用分野】本発明は、レベル変換回路に関
し、特に低電圧回路の出力信号の信号レベルを変換して
高電圧回路に供給するレベル変換回路に関する。
し、特に低電圧回路の出力信号の信号レベルを変換して
高電圧回路に供給するレベル変換回路に関する。
【０００２】
【従来の技術】従来、この種のレベル変換回路として、
図４に示す回路構成のものが知られている。この従来回
路は、主にＩＣの入力インタフェースに使用される。図
４において、正側の低い電圧（例えば、＋５Ｖ）の電源
ＶDDと負側の高い電圧（例えば、−９Ｖ）の電源ＶL と
の間に直列に接続されたｐＭＯＳトランジスタＰ２１と
負荷抵抗Ｒ２１とによって入力段が構成されている。２
段目は、各々のドレイン同士およびゲート同士が共通接
続されて電源ＶDDと電源ＶL との間に直列に接続された
１対のｐＭＯＳトランジスタＰ２２およびｎＭＯＳトラ
ンジスタＮ２２からなり、ゲート共通接続点が入力段の
ｐＭＯＳトランジスタＰ２１のドレインに接続されたＣ
ＭＯＳインバータ２１によって構成されている。
図４に示す回路構成のものが知られている。この従来回
路は、主にＩＣの入力インタフェースに使用される。図
４において、正側の低い電圧（例えば、＋５Ｖ）の電源
ＶDDと負側の高い電圧（例えば、−９Ｖ）の電源ＶL と
の間に直列に接続されたｐＭＯＳトランジスタＰ２１と
負荷抵抗Ｒ２１とによって入力段が構成されている。２
段目は、各々のドレイン同士およびゲート同士が共通接
続されて電源ＶDDと電源ＶL との間に直列に接続された
１対のｐＭＯＳトランジスタＰ２２およびｎＭＯＳトラ
ンジスタＮ２２からなり、ゲート共通接続点が入力段の
ｐＭＯＳトランジスタＰ２１のドレインに接続されたＣ
ＭＯＳインバータ２１によって構成されている。
【０００３】３段目は、各々のドレイン同士およびゲー
ト同士が共通接続されて電源ＶDDと電源ＶL との間に直
列に接続された１対のｐＭＯＳトランジスタＰ２３およ
びｎＭＯＳトランジスタＮ２３からなり、ゲート共通接
続点が２段目のｐＭＯＳトランジスタＰ２２およびｎＭ
ＯＳトランジスタＮ２２のドレイン共通接続点に接続さ
れたＣＭＯＳインバータ２２によって構成されている。
そして、最終段は、各々のドレイン同士が共通接続され
て正側の高い電圧（例えば、＋１５Ｖ）の電源ＶH と電
源ＶL との間に直列に接続された１対のｐＭＯＳトラン
ジスタＰ２４およびｎＭＯＳトランジスタＮ２４と、同
様に各々のドレイン同士が共通接続されて電源ＶH と電
源ＶL との間に直列に接続された１対のｐＭＯＳトラン
ジスタＰ２５およびｎＭＯＳトランジスタＮ２５とから
なるレベルシフタ２３によって構成されている。
ト同士が共通接続されて電源ＶDDと電源ＶL との間に直
列に接続された１対のｐＭＯＳトランジスタＰ２３およ
びｎＭＯＳトランジスタＮ２３からなり、ゲート共通接
続点が２段目のｐＭＯＳトランジスタＰ２２およびｎＭ
ＯＳトランジスタＮ２２のドレイン共通接続点に接続さ
れたＣＭＯＳインバータ２２によって構成されている。
そして、最終段は、各々のドレイン同士が共通接続され
て正側の高い電圧（例えば、＋１５Ｖ）の電源ＶH と電
源ＶL との間に直列に接続された１対のｐＭＯＳトラン
ジスタＰ２４およびｎＭＯＳトランジスタＮ２４と、同
様に各々のドレイン同士が共通接続されて電源ＶH と電
源ＶL との間に直列に接続された１対のｐＭＯＳトラン
ジスタＰ２５およびｎＭＯＳトランジスタＮ２５とから
なるレベルシフタ２３によって構成されている。
【０００４】このレベルシフタ２３において、一方のＣ
ＭＯＳ回路を構成するｐＭＯＳトランジスタＰ２４およ
びｎＭＯＳトランジスタＮ２４のドレイン共通接続点が
他方のＣＭＯＳ回路のｐＭＯＳトランジスタＰ２５のゲ
ートに、他方のＣＭＯＳ回路を構成するｐＭＯＳトラン
ジスタＰ２５およびｎＭＯＳトランジスタＮ２５のドレ
イン共通接続点が一方のＣＭＯＳ回路のｐＭＯＳトラン
ジスタＰ２４のゲートにそれぞれ接続されている。ま
た、一方のＣＭＯＳ回路のｎＭＯＳトランジスタＮ２４
のゲートは、ＣＭＯＳインバータ２２のｐＭＯＳトラン
ジスタＰ２３およびｎＭＯＳトランジスタＮ２３のドレ
イン共通接続点に接続されている。そして、一方のＣＭ
ＯＳ回路のｐＭＯＳトランジスタＰ２４およびｎＭＯＳ
トランジスタＮ２４のドレイン共通接続点からレベル変
換後の信号が出力されるようになっている。
ＭＯＳ回路を構成するｐＭＯＳトランジスタＰ２４およ
びｎＭＯＳトランジスタＮ２４のドレイン共通接続点が
他方のＣＭＯＳ回路のｐＭＯＳトランジスタＰ２５のゲ
ートに、他方のＣＭＯＳ回路を構成するｐＭＯＳトラン
ジスタＰ２５およびｎＭＯＳトランジスタＮ２５のドレ
イン共通接続点が一方のＣＭＯＳ回路のｐＭＯＳトラン
ジスタＰ２４のゲートにそれぞれ接続されている。ま
た、一方のＣＭＯＳ回路のｎＭＯＳトランジスタＮ２４
のゲートは、ＣＭＯＳインバータ２２のｐＭＯＳトラン
ジスタＰ２３およびｎＭＯＳトランジスタＮ２３のドレ
イン共通接続点に接続されている。そして、一方のＣＭ
ＯＳ回路のｐＭＯＳトランジスタＰ２４およびｎＭＯＳ
トランジスタＮ２４のドレイン共通接続点からレベル変
換後の信号が出力されるようになっている。
【０００５】次に、上記構成のレベル変換回路の回路動
作について、図５のタイミングチャートを参照しつつ説
明する。＋５Ｖ／０Ｖ振幅の入力信号ＩＮは、初段ｐＭ
ＯＳトランジスタＰ４１によって＋５Ｖ／−９Ｖ振幅の
信号に変換され、さらに２段目のＣＭＯＳインバータ２
１によって反転されることにより、ＣＭＯＳインバータ
２１のドレイン共通接続点には入力信号ＩＮと同相の＋
５Ｖ／−９Ｖ振幅の信号Ａが導出される。この＋５Ｖ／
−９Ｖ振幅の信号Ａは、３段目のＣＭＯＳインバータ２
２で反転された後（信号Ｂ）、レベルシフタ２３によっ
て＋１５Ｖ／−９Ｖ振幅の信号にレベルシフトされ、入
力信号ＩＮと逆相の出力信号ＯＵＴとして導出される。
作について、図５のタイミングチャートを参照しつつ説
明する。＋５Ｖ／０Ｖ振幅の入力信号ＩＮは、初段ｐＭ
ＯＳトランジスタＰ４１によって＋５Ｖ／−９Ｖ振幅の
信号に変換され、さらに２段目のＣＭＯＳインバータ２
１によって反転されることにより、ＣＭＯＳインバータ
２１のドレイン共通接続点には入力信号ＩＮと同相の＋
５Ｖ／−９Ｖ振幅の信号Ａが導出される。この＋５Ｖ／
−９Ｖ振幅の信号Ａは、３段目のＣＭＯＳインバータ２
２で反転された後（信号Ｂ）、レベルシフタ２３によっ
て＋１５Ｖ／−９Ｖ振幅の信号にレベルシフトされ、入
力信号ＩＮと逆相の出力信号ＯＵＴとして導出される。
【０００６】
【発明が解決しようとする課題】上記構成の従来のレベ
ル変換回路は、少ない回路素子数（トランジスタ数）で
構成できるという特長を有する反面、入力段がコンプリ
メンタリとして構成されていないことから、入力信号Ｉ
Ｎの信号レベルが０Ｖのときは、入力段に貫通電流が流
れるため、消費電力が大きいという問題があった。ま
た、従来のレベル変換回路では、大きくは、＋５Ｖ／０
Ｖ振幅の信号を＋５Ｖ／−９Ｖ振幅の信号に変換する段
と、＋５Ｖ／−９Ｖ振幅の信号を＋１５Ｖ／−９Ｖ振幅
の信号に変換する段の２段構成となっているため、伝播
遅延時間が大きいという問題もあった。
ル変換回路は、少ない回路素子数（トランジスタ数）で
構成できるという特長を有する反面、入力段がコンプリ
メンタリとして構成されていないことから、入力信号Ｉ
Ｎの信号レベルが０Ｖのときは、入力段に貫通電流が流
れるため、消費電力が大きいという問題があった。ま
た、従来のレベル変換回路では、大きくは、＋５Ｖ／０
Ｖ振幅の信号を＋５Ｖ／−９Ｖ振幅の信号に変換する段
と、＋５Ｖ／−９Ｖ振幅の信号を＋１５Ｖ／−９Ｖ振幅
の信号に変換する段の２段構成となっているため、伝播
遅延時間が大きいという問題もあった。
【０００７】図６に、他の従来例の回路構成を示す。こ
の従来例は、図４の従来回路における消費電力の問題を
改善した回路である。図６において、各々のドレイン同
士およびゲート同士が共通接続されて正側の低い電圧
（例えば、＋５Ｖ）の電源ＶDDと負側の低い電圧（例え
ば、０Ｖ）の電源ＶSSとの間に直列に接続された１対の
ｐＭＯＳトランジスタＰ３１およびｎＭＯＳトランジス
タＮ３１からなり、ゲート共通接続点に入力信号ＩＮが
供給されるＣＭＯＳインバータ３１と、同様に各々のド
レイン同士およびゲート同士が共通接続されて電源ＶDD
と電源ＶSSとの間に直列に接続された１対のｐＭＯＳト
ランジスタＰ３１およびｎＭＯＳトランジスタＮ３１か
らなり、ゲート共通接続点がＣＭＯＳインバータ３１の
ドレイン共通接続点に接続されたＣＭＯＳインバータ３
１とによって入力段が構成されている。
の従来例は、図４の従来回路における消費電力の問題を
改善した回路である。図６において、各々のドレイン同
士およびゲート同士が共通接続されて正側の低い電圧
（例えば、＋５Ｖ）の電源ＶDDと負側の低い電圧（例え
ば、０Ｖ）の電源ＶSSとの間に直列に接続された１対の
ｐＭＯＳトランジスタＰ３１およびｎＭＯＳトランジス
タＮ３１からなり、ゲート共通接続点に入力信号ＩＮが
供給されるＣＭＯＳインバータ３１と、同様に各々のド
レイン同士およびゲート同士が共通接続されて電源ＶDD
と電源ＶSSとの間に直列に接続された１対のｐＭＯＳト
ランジスタＰ３１およびｎＭＯＳトランジスタＮ３１か
らなり、ゲート共通接続点がＣＭＯＳインバータ３１の
ドレイン共通接続点に接続されたＣＭＯＳインバータ３
１とによって入力段が構成されている。
【０００８】この入力段においては、図７のタイミング
チャートに示すように、＋５／０Ｖ振幅の入力信号ＩＮ
を初段のＣＭＯＳインバータ３１で反転することで＋５
／０Ｖ振幅の反転入力信号Ａが得られ、２段目のＣＭＯ
Ｓインバータ３２でさらに反転することで入力信号ＩＮ
と同相の＋５／０Ｖ振幅の信号Ｂが得られる。この＋５
／０Ｖ振幅の信号Ｂはレベルシフタ３３に供給される。
レベルシフタ３３は、各々のドレイン同士が共通接続さ
れて電源ＶDDと負側の高い電圧（例えば、−９Ｖ）の電
源ＶL との間に直列に接続された１対のｐＭＯＳトラン
ジスタＰ３３およびｎＭＯＳトランジスタＮ３３からな
るＣＭＯＳ回路と、同様に各々のドレイン同士が共通接
続されて電源ＶDDと電源ＶL との間に直列に接続された
１対のｐＭＯＳトランジスタＰ３４およびｎＭＯＳトラ
ンジスタＮ３４からなるＣＭＯＳ回路とによって構成さ
れている。
チャートに示すように、＋５／０Ｖ振幅の入力信号ＩＮ
を初段のＣＭＯＳインバータ３１で反転することで＋５
／０Ｖ振幅の反転入力信号Ａが得られ、２段目のＣＭＯ
Ｓインバータ３２でさらに反転することで入力信号ＩＮ
と同相の＋５／０Ｖ振幅の信号Ｂが得られる。この＋５
／０Ｖ振幅の信号Ｂはレベルシフタ３３に供給される。
レベルシフタ３３は、各々のドレイン同士が共通接続さ
れて電源ＶDDと負側の高い電圧（例えば、−９Ｖ）の電
源ＶL との間に直列に接続された１対のｐＭＯＳトラン
ジスタＰ３３およびｎＭＯＳトランジスタＮ３３からな
るＣＭＯＳ回路と、同様に各々のドレイン同士が共通接
続されて電源ＶDDと電源ＶL との間に直列に接続された
１対のｐＭＯＳトランジスタＰ３４およびｎＭＯＳトラ
ンジスタＮ３４からなるＣＭＯＳ回路とによって構成さ
れている。
【０００９】このレベルシフタ３３において、一方のＣ
ＭＯＳ回路、即ちｐＭＯＳトランジスタＰ３３およびｎ
ＭＯＳトランジスタＮ３３のドレイン共通接続点は、他
方のＣＭＯＳ回路のｎＭＯＳトランジスタＮ３４のゲー
トに接続されている。また、他方のＣＭＯＳ回路、即ち
ｐＭＯＳトランジスタＰ３４およびｎＭＯＳトランジス
タＮ３４のドレイン共通接続点は、一方のＣＭＯＳ回路
のｎＭＯＳトランジスタＮ３３のゲートに接続されてい
る。また、一方のＣＭＯＳ回路のｐＭＯＳトランジスタ
Ｐ３３のゲートは、ＣＭＯＳインバータ３２のｐＭＯＳ
トランジスタＰ３２およびｎＭＯＳトランジスタＮ３２
のドレイン共通接続点に接続されている。
ＭＯＳ回路、即ちｐＭＯＳトランジスタＰ３３およびｎ
ＭＯＳトランジスタＮ３３のドレイン共通接続点は、他
方のＣＭＯＳ回路のｎＭＯＳトランジスタＮ３４のゲー
トに接続されている。また、他方のＣＭＯＳ回路、即ち
ｐＭＯＳトランジスタＰ３４およびｎＭＯＳトランジス
タＮ３４のドレイン共通接続点は、一方のＣＭＯＳ回路
のｎＭＯＳトランジスタＮ３３のゲートに接続されてい
る。また、一方のＣＭＯＳ回路のｐＭＯＳトランジスタ
Ｐ３３のゲートは、ＣＭＯＳインバータ３２のｐＭＯＳ
トランジスタＰ３２およびｎＭＯＳトランジスタＮ３２
のドレイン共通接続点に接続されている。
【００１０】これにより、図７に示すように、ｐＭＯＳ
トランジスタＰ３３およびｎＭＯＳトランジスタＮ３３
のドレイン共通接続点には、入力信号ＩＮとは逆相の＋
５Ｖ／−９Ｖ振幅の信号Ｃが得られ、またｐＭＯＳトラ
ンジスタＰ３４およびｎＭＯＳトランジスタＮ３４のド
レイン共通接続点には、入力信号ＩＮとは同相の＋５Ｖ
／−９Ｖ振幅の信号Ｄが得られる。この＋５Ｖ／−９Ｖ
振幅の信号Ｄはレベルシフタ３４に供給される。レベル
シフタ３４は、各々のドレイン同士が共通接続されて正
側の高い電圧（例えば、＋１５Ｖ）の電源ＶH と電源Ｖ
L との間に直列に接続された１対のｐＭＯＳトランジス
タＰ３５およびｎＭＯＳトランジスタＮ３５からなるＣ
ＭＯＳ回路と、同様に各々のドレイン同士が共通接続さ
れて電源ＶH と電源ＶL との間に直列に接続された１対
のｐＭＯＳトランジスタＰ３６およびｎＭＯＳトランジ
スタＮ３６からなるＣＭＯＳ回路とによって構成されて
いる。
トランジスタＰ３３およびｎＭＯＳトランジスタＮ３３
のドレイン共通接続点には、入力信号ＩＮとは逆相の＋
５Ｖ／−９Ｖ振幅の信号Ｃが得られ、またｐＭＯＳトラ
ンジスタＰ３４およびｎＭＯＳトランジスタＮ３４のド
レイン共通接続点には、入力信号ＩＮとは同相の＋５Ｖ
／−９Ｖ振幅の信号Ｄが得られる。この＋５Ｖ／−９Ｖ
振幅の信号Ｄはレベルシフタ３４に供給される。レベル
シフタ３４は、各々のドレイン同士が共通接続されて正
側の高い電圧（例えば、＋１５Ｖ）の電源ＶH と電源Ｖ
L との間に直列に接続された１対のｐＭＯＳトランジス
タＰ３５およびｎＭＯＳトランジスタＮ３５からなるＣ
ＭＯＳ回路と、同様に各々のドレイン同士が共通接続さ
れて電源ＶH と電源ＶL との間に直列に接続された１対
のｐＭＯＳトランジスタＰ３６およびｎＭＯＳトランジ
スタＮ３６からなるＣＭＯＳ回路とによって構成されて
いる。
【００１１】このレベルシフタ３３において、一方のＣ
ＭＯＳ回路、即ちｐＭＯＳトランジスタＰ３５およびｎ
ＭＯＳトランジスタＮ３５のドレイン共通接続点は、他
方のＣＭＯＳ回路のｐＭＯＳトランジスタＰ３６のゲー
トに接続されている。また、他方のＣＭＯＳ回路、即ち
ｐＭＯＳトランジスタＰ３６およびｎＭＯＳトランジス
タＮ３６のドレイン共通接続点は、一方のＣＭＯＳ回路
のｐＭＯＳトランジスタＰ３５のゲートに接続されてい
る。また、一方のＣＭＯＳ回路のｎＭＯＳトランジスタ
Ｎ３５のゲートは、レベルシフタ３３のｐＭＯＳトラン
ジスタＰ３４およびｎＭＯＳトランジスタＮ３４のドレ
イン共通接続点に接続されている。
ＭＯＳ回路、即ちｐＭＯＳトランジスタＰ３５およびｎ
ＭＯＳトランジスタＮ３５のドレイン共通接続点は、他
方のＣＭＯＳ回路のｐＭＯＳトランジスタＰ３６のゲー
トに接続されている。また、他方のＣＭＯＳ回路、即ち
ｐＭＯＳトランジスタＰ３６およびｎＭＯＳトランジス
タＮ３６のドレイン共通接続点は、一方のＣＭＯＳ回路
のｐＭＯＳトランジスタＰ３５のゲートに接続されてい
る。また、一方のＣＭＯＳ回路のｎＭＯＳトランジスタ
Ｎ３５のゲートは、レベルシフタ３３のｐＭＯＳトラン
ジスタＰ３４およびｎＭＯＳトランジスタＮ３４のドレ
イン共通接続点に接続されている。
【００１２】そして、他方のＣＭＯＳ回路のｐＭＯＳト
ランジスタＰ３６およびｎＭＯＳトランジスタＮ３６の
ドレイン共通接続点から、＋１５Ｖ／−９Ｖ振幅にレベ
ル変換された信号ＯＵＴが出力されるようになってい
る。上記構成の他の従来回路は、入力段がコンプリメン
タリとして構成されているため、入力信号ＩＮの信号レ
ベルが＋５Ｖ／０Ｖのいずれの状態であっても入力段に
貫通電流が流れることはないので、先の従来例における
消費電力の問題を解消できることになる。
ランジスタＰ３６およびｎＭＯＳトランジスタＮ３６の
ドレイン共通接続点から、＋１５Ｖ／−９Ｖ振幅にレベ
ル変換された信号ＯＵＴが出力されるようになってい
る。上記構成の他の従来回路は、入力段がコンプリメン
タリとして構成されているため、入力信号ＩＮの信号レ
ベルが＋５Ｖ／０Ｖのいずれの状態であっても入力段に
貫通電流が流れることはないので、先の従来例における
消費電力の問題を解消できることになる。
【００１３】しかしながら、上述した他の従来回路で
は、入力信号ＩＮの反転入力信号Ａを得る回路構成とな
っているため、消費電力が少ない反面、回路素子数（ト
ランジスタ数）が増大するという問題があった。また、
先の従来例の場合と同様に、大きくは、＋５Ｖ／０Ｖ振
幅の信号を＋５Ｖ／−９Ｖ振幅の信号に変換する段と、
＋５Ｖ／−９Ｖ振幅の信号を＋１５Ｖ／−９Ｖ振幅の信
号に変換する段の２段構成となっているため、伝播遅延
時間が大きいという問題もあった。本発明は、上記課題
に鑑みてなされたものであり、その目的とするところ
は、消費電力が少なく、しかも回路を構成する素子数
（トランジスタ数）が少なくて済むレベル変換回路を提
供することにある。
は、入力信号ＩＮの反転入力信号Ａを得る回路構成とな
っているため、消費電力が少ない反面、回路素子数（ト
ランジスタ数）が増大するという問題があった。また、
先の従来例の場合と同様に、大きくは、＋５Ｖ／０Ｖ振
幅の信号を＋５Ｖ／−９Ｖ振幅の信号に変換する段と、
＋５Ｖ／−９Ｖ振幅の信号を＋１５Ｖ／−９Ｖ振幅の信
号に変換する段の２段構成となっているため、伝播遅延
時間が大きいという問題もあった。本発明は、上記課題
に鑑みてなされたものであり、その目的とするところ
は、消費電力が少なく、しかも回路を構成する素子数
（トランジスタ数）が少なくて済むレベル変換回路を提
供することにある。
【００１４】
【課題を解決するための手段】本発明によるレベル変換
回路は、低電圧回路の出力信号の信号レベルを変換して
高電圧回路に供給するレベル変換回路であって、各ドレ
インが共通接続されかつ低電圧回路の正側電源と高電圧
回路の負側電源との間に直列に接続された１対のｐＭＯ
ＳトランジスタおよびｎＭＯＳトランジスタからなり、
低電圧回路の出力信号をｐＭＯＳトランジスタのゲート
入力とする第１のＣＭＯＳ回路と、各ドレインが共通接
続されかつ高電圧回路の正側電源と負側電源との間に直
列に接続された１対のｐＭＯＳトランジスタおよびｎＭ
ＯＳトランジスタからなり、ドレイン共通接続点が第１
のＣＭＯＳ回路のｎＭＯＳトランジスタのゲートに接続
されかつｎＭＯＳトランジスタのゲートが第１のＣＭＯ
Ｓ回路のドレイン共通接続点に接続された第２のＣＭＯ
Ｓ回路と、各ドレインが共通接続されかつ高電圧回路の
正側電源と低電圧回路の負側電源との間に直列に接続さ
れた１対のｐＭＯＳトランジスタおよびｎＭＯＳトラン
ジスタからなり、ドレイン共通接続点が第２のＣＭＯＳ
回路のｐＭＯＳトランジスタのゲートに接続されかつｐ
ＭＯＳトランジスタのゲートが第２のＣＭＯＳ回路のド
レイン共通接続点に接続されるとともに、ｎＭＯＳトラ
ンジスタのゲートが第１のＣＭＯＳ回路のｐＭＯＳトラ
ンジスタのゲートに接続された第３のＣＭＯＳ回路とか
らなり、第２のＣＭＯＳ回路のドレイン共通接続点から
レベル変換後の信号を出力する構成となっている。
回路は、低電圧回路の出力信号の信号レベルを変換して
高電圧回路に供給するレベル変換回路であって、各ドレ
インが共通接続されかつ低電圧回路の正側電源と高電圧
回路の負側電源との間に直列に接続された１対のｐＭＯ
ＳトランジスタおよびｎＭＯＳトランジスタからなり、
低電圧回路の出力信号をｐＭＯＳトランジスタのゲート
入力とする第１のＣＭＯＳ回路と、各ドレインが共通接
続されかつ高電圧回路の正側電源と負側電源との間に直
列に接続された１対のｐＭＯＳトランジスタおよびｎＭ
ＯＳトランジスタからなり、ドレイン共通接続点が第１
のＣＭＯＳ回路のｎＭＯＳトランジスタのゲートに接続
されかつｎＭＯＳトランジスタのゲートが第１のＣＭＯ
Ｓ回路のドレイン共通接続点に接続された第２のＣＭＯ
Ｓ回路と、各ドレインが共通接続されかつ高電圧回路の
正側電源と低電圧回路の負側電源との間に直列に接続さ
れた１対のｐＭＯＳトランジスタおよびｎＭＯＳトラン
ジスタからなり、ドレイン共通接続点が第２のＣＭＯＳ
回路のｐＭＯＳトランジスタのゲートに接続されかつｐ
ＭＯＳトランジスタのゲートが第２のＣＭＯＳ回路のド
レイン共通接続点に接続されるとともに、ｎＭＯＳトラ
ンジスタのゲートが第１のＣＭＯＳ回路のｐＭＯＳトラ
ンジスタのゲートに接続された第３のＣＭＯＳ回路とか
らなり、第２のＣＭＯＳ回路のドレイン共通接続点から
レベル変換後の信号を出力する構成となっている。
【００１５】
【作用】高電圧回路の高レベル側の電位が低電圧回路の
高レベル側の電位よりも高く、高電圧回路の低レベル側
の電位が低電圧回路の低レベル側の電位よりも低いシス
テムにおいて、低電圧回路から高電圧回路への信号レベ
ル変換を、３個のＣＭＯＳ回路を用いた完全なＣＭＯＳ
回路構成の１段のゲートにて高レベル側、低レベル側同
時に行う。これによれば、完全なＣＭＯＳ回路構成であ
るため、入力信号の信号レベルが高／低のいずれの状態
であっても入力段に貫通電流が流れることはないため、
消費電力が少ない。また、３個のＣＭＯＳ回路、即ち６
個のＭＯＳトランジスタのみで構成できるため、回路を
構成するトランジスタ数が少なくて済む。
高レベル側の電位よりも高く、高電圧回路の低レベル側
の電位が低電圧回路の低レベル側の電位よりも低いシス
テムにおいて、低電圧回路から高電圧回路への信号レベ
ル変換を、３個のＣＭＯＳ回路を用いた完全なＣＭＯＳ
回路構成の１段のゲートにて高レベル側、低レベル側同
時に行う。これによれば、完全なＣＭＯＳ回路構成であ
るため、入力信号の信号レベルが高／低のいずれの状態
であっても入力段に貫通電流が流れることはないため、
消費電力が少ない。また、３個のＣＭＯＳ回路、即ち６
個のＭＯＳトランジスタのみで構成できるため、回路を
構成するトランジスタ数が少なくて済む。
【００１６】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図１は、本発明によるレベル変換回路の一
実施例を示す回路図である。図１において、本発明によ
るレベル変換回路は、各々ドレイン同士が共通接続され
た１対のｐＭＯＳトランジスタＰ１，ｎＭＯＳトランジ
スタＮ１からなる第１のＣＭＯＳ回路１、同様に１対の
ｐＭＯＳトランジスタＰ２，ｎＭＯＳトランジスタＮ２
からなる第２のＣＭＯＳ回路２、および同様に１対のｐ
ＭＯＳトランジスタＰ３，ｎＭＯＳトランジスタＮ３か
らなる第３のＣＭＯＳ回路３の３つのＣＭＯＳ回路によ
って構成されている。
に説明する。図１は、本発明によるレベル変換回路の一
実施例を示す回路図である。図１において、本発明によ
るレベル変換回路は、各々ドレイン同士が共通接続され
た１対のｐＭＯＳトランジスタＰ１，ｎＭＯＳトランジ
スタＮ１からなる第１のＣＭＯＳ回路１、同様に１対の
ｐＭＯＳトランジスタＰ２，ｎＭＯＳトランジスタＮ２
からなる第２のＣＭＯＳ回路２、および同様に１対のｐ
ＭＯＳトランジスタＰ３，ｎＭＯＳトランジスタＮ３か
らなる第３のＣＭＯＳ回路３の３つのＣＭＯＳ回路によ
って構成されている。
【００１７】第１のＣＭＯＳ回路１のｐＭＯＳトランジ
スタＰ１のソースは、低電圧回路４の正側電源ＶDDの電
源電圧である例えば＋５Ｖにバイアスされ、第１，第２
のＣＭＯＳ回路１，２のｎＭＯＳトランジスタＮ１，Ｎ
２の各ソースは共通接続されかつ高電圧回路５の負側電
源ＶL の電源電圧である例えば−９Ｖにバイアスされて
いる。第１のＣＭＯＳ回路１のｐＭＯＳトランジスタＰ
１およびｎＭＯＳトランジスタＮ１のドレイン共通接続
点Ａは第２のＣＭＯＳ回路２のｎＭＯＳトランジスタＮ
２のゲートに接続され、第２のＣＭＯＳ回路２のｐＭＯ
ＳトランジスタＰ２およびｎＭＯＳトランジスタＮ２の
ドレイン共通接続点Ｂは第１のＣＭＯＳ回路１のｎＭＯ
ＳトランジスタＮ１のゲートに接続されている。
スタＰ１のソースは、低電圧回路４の正側電源ＶDDの電
源電圧である例えば＋５Ｖにバイアスされ、第１，第２
のＣＭＯＳ回路１，２のｎＭＯＳトランジスタＮ１，Ｎ
２の各ソースは共通接続されかつ高電圧回路５の負側電
源ＶL の電源電圧である例えば−９Ｖにバイアスされて
いる。第１のＣＭＯＳ回路１のｐＭＯＳトランジスタＰ
１およびｎＭＯＳトランジスタＮ１のドレイン共通接続
点Ａは第２のＣＭＯＳ回路２のｎＭＯＳトランジスタＮ
２のゲートに接続され、第２のＣＭＯＳ回路２のｐＭＯ
ＳトランジスタＰ２およびｎＭＯＳトランジスタＮ２の
ドレイン共通接続点Ｂは第１のＣＭＯＳ回路１のｎＭＯ
ＳトランジスタＮ１のゲートに接続されている。
【００１８】第２，第３のＣＭＯＳ回路２，３のｐＭＯ
ＳトランジスタＰ２，Ｐ３の各ソースは共通接続されか
つ高電圧回路５の正側電源ＶH の電源電圧である例えば
＋１５Ｖにバイアスされており、第３のＣＭＯＳ回路３
のｎＭＯＳトランジスタＮ３のソースは、低電圧回路４
の負側電源ＶSSの電源電圧である例えば接地電位（０
Ｖ）にバイアスされている。第２のＣＭＯＳ回路２のｐ
ＭＯＳトランジスタＰ２およびｎＭＯＳトランジスタＮ
２のドレイン共通接続点Ｂは第３のＣＭＯＳ回路３のｐ
ＭＯＳトランジスタＰ３のゲートに接続され、第３のＣ
ＭＯＳ回路３のｐＭＯＳトランジスタＰ３およびｎＭＯ
ＳトランジスタＮ３のドレイン共通接続点Ｃは第２のＣ
ＭＯＳ回路２のｐＭＯＳトランジスタＰ２のゲートに接
続されている。
ＳトランジスタＰ２，Ｐ３の各ソースは共通接続されか
つ高電圧回路５の正側電源ＶH の電源電圧である例えば
＋１５Ｖにバイアスされており、第３のＣＭＯＳ回路３
のｎＭＯＳトランジスタＮ３のソースは、低電圧回路４
の負側電源ＶSSの電源電圧である例えば接地電位（０
Ｖ）にバイアスされている。第２のＣＭＯＳ回路２のｐ
ＭＯＳトランジスタＰ２およびｎＭＯＳトランジスタＮ
２のドレイン共通接続点Ｂは第３のＣＭＯＳ回路３のｐ
ＭＯＳトランジスタＰ３のゲートに接続され、第３のＣ
ＭＯＳ回路３のｐＭＯＳトランジスタＰ３およびｎＭＯ
ＳトランジスタＮ３のドレイン共通接続点Ｃは第２のＣ
ＭＯＳ回路２のｐＭＯＳトランジスタＰ２のゲートに接
続されている。
【００１９】そして、第１のＣＭＯＳ回路１のｐＭＯＳ
トランジスタＰ１のゲートと第３のＣＭＯＳ回路３のｎ
ＭＯＳトランジスタＮ３のゲートが共通接続され、これ
らのゲートには低電圧回路４の出力信号が回路入力ＩＮ
として供給される。また、第２のＣＭＯＳ回路２のｐＭ
ＯＳトランジスタＰ２およびｎＭＯＳトランジスタＮ２
のドレイン共通接続点からはレベル変換された信号が導
出され、その出力信号ＯＵＴが次段の高電圧回路５に供
給される。
トランジスタＰ１のゲートと第３のＣＭＯＳ回路３のｎ
ＭＯＳトランジスタＮ３のゲートが共通接続され、これ
らのゲートには低電圧回路４の出力信号が回路入力ＩＮ
として供給される。また、第２のＣＭＯＳ回路２のｐＭ
ＯＳトランジスタＰ２およびｎＭＯＳトランジスタＮ２
のドレイン共通接続点からはレベル変換された信号が導
出され、その出力信号ＯＵＴが次段の高電圧回路５に供
給される。
【００２０】次に、上記構成のレベル変換回路の回路動
作について、図２のタイミングチャートを参照しつつ説
明する。第１のＣＭＯＳ回路１のｐＭＯＳトランジスタ
Ｐ１およびｎＭＯＳトランジスタＮ３の各ゲートに、低
電圧回路４の出力信号の信号レベルとして低レベル（本
例では、０Ｖ）が印加されると、第１のＣＭＯＳ回路１
のｐＭＯＳトランジスタＰ１がオン状態となり、Ａ点の
電位が＋５Ｖとなる。これにより、第２のＣＭＯＳ回路
２のｎＭＯＳトランジスタＮ２がオン状態となる。した
がって、Ｂ点の電位は−９Ｖになり、第１のＣＭＯＳ回
路１のｎＭＯＳトランジスタＮ１はオフ状態となるが、
第３のＣＭＯＳ回路３のｐＭＯＳトランジスタＰ３はオ
ン状態になるため、Ｃ点の電位は＋１５Ｖになる。これ
により、第２のＣＭＯＳ回路２のｐＭＯＳトランジスタ
Ｐ２はオフ状態となり、回路出力ＯＵＴであるＢ点の電
位は−９Ｖに保持される。
作について、図２のタイミングチャートを参照しつつ説
明する。第１のＣＭＯＳ回路１のｐＭＯＳトランジスタ
Ｐ１およびｎＭＯＳトランジスタＮ３の各ゲートに、低
電圧回路４の出力信号の信号レベルとして低レベル（本
例では、０Ｖ）が印加されると、第１のＣＭＯＳ回路１
のｐＭＯＳトランジスタＰ１がオン状態となり、Ａ点の
電位が＋５Ｖとなる。これにより、第２のＣＭＯＳ回路
２のｎＭＯＳトランジスタＮ２がオン状態となる。した
がって、Ｂ点の電位は−９Ｖになり、第１のＣＭＯＳ回
路１のｎＭＯＳトランジスタＮ１はオフ状態となるが、
第３のＣＭＯＳ回路３のｐＭＯＳトランジスタＰ３はオ
ン状態になるため、Ｃ点の電位は＋１５Ｖになる。これ
により、第２のＣＭＯＳ回路２のｐＭＯＳトランジスタ
Ｐ２はオフ状態となり、回路出力ＯＵＴであるＢ点の電
位は−９Ｖに保持される。
【００２１】一方、第１のＣＭＯＳ回路１のｐＭＯＳト
ランジスタＰ１およびｎＭＯＳトランジスタＮ３の各ゲ
ートに、低電圧回路４の出力信号の信号レベルとして高
レベル（本例では、＋５Ｖ）が印加されると、第１のＣ
ＭＯＳ回路１のｐＭＯＳトランジスタＰ１はオフ状態と
なるが、第３のＣＭＯＳ回路３のｎＭＯＳトランジスタ
Ｎ３はオン状態になるため、Ｃ点の電位は０Ｖとなり、
第２のＣＭＯＳ回路２のｐＭＯＳトランジスタＰ２をオ
ン状態とする。したがって、Ｂ点は＋１５Ｖとなり、第
３のＣＭＯＳ回路３のｐＭＯＳトランジスタＰ３はオフ
状態となるが、第１のＣＭＯＳ回路１のｎＭＯＳトラン
ジスタＮ１はオン状態となるため、Ａ点の電位は−９Ｖ
となり、第２のＣＭＯＳ回路２のｎＭＯＳトランジスタ
Ｎ２をオフ状態とする。これにより、回路出力端である
Ｂ点の電位は＋１５Ｖに保持される。
ランジスタＰ１およびｎＭＯＳトランジスタＮ３の各ゲ
ートに、低電圧回路４の出力信号の信号レベルとして高
レベル（本例では、＋５Ｖ）が印加されると、第１のＣ
ＭＯＳ回路１のｐＭＯＳトランジスタＰ１はオフ状態と
なるが、第３のＣＭＯＳ回路３のｎＭＯＳトランジスタ
Ｎ３はオン状態になるため、Ｃ点の電位は０Ｖとなり、
第２のＣＭＯＳ回路２のｐＭＯＳトランジスタＰ２をオ
ン状態とする。したがって、Ｂ点は＋１５Ｖとなり、第
３のＣＭＯＳ回路３のｐＭＯＳトランジスタＰ３はオフ
状態となるが、第１のＣＭＯＳ回路１のｎＭＯＳトラン
ジスタＮ１はオン状態となるため、Ａ点の電位は−９Ｖ
となり、第２のＣＭＯＳ回路２のｎＭＯＳトランジスタ
Ｎ２をオフ状態とする。これにより、回路出力端である
Ｂ点の電位は＋１５Ｖに保持される。
【００２２】上述したように、高電圧回路５の高レベル
側（正側）の電位が低電圧回路４の高レベル側の電位よ
りも高く、高電圧回路５の低レベル側（負側）の電位が
低電圧回路４の低レベル側の電位よりも低いシステムに
おいて、本発明によるレベル変換回路を用いることによ
り、低電圧回路４から高電圧回路５への信号レベル変換
を、１段のゲート（ＣＭＯＳ回路１〜３）で高レベル
側、低レベル側同時に行うことができる。また、各々ド
レイン同士が接続された１対のｐＭＯＳトランジスタお
よびｎＭＯＳトランジスタからなる３個のＣＭＯＳ回路
１〜３からなり、完全なＣＭＯＳ回路構成となっている
ため、入力信号ＩＮの信号レベルが＋５Ｖ／０Ｖのいず
れの状態であっても入力段に貫通電流が流れることはな
く、よって消費電力が少ないという利点がある。さらに
は、６個のＭＯＳトランジスタで構成できるため、同様
に完全なＣＭＯＳ回路構成の図６の従来回路に比較して
トランジスタ数を半減できる。
側（正側）の電位が低電圧回路４の高レベル側の電位よ
りも高く、高電圧回路５の低レベル側（負側）の電位が
低電圧回路４の低レベル側の電位よりも低いシステムに
おいて、本発明によるレベル変換回路を用いることによ
り、低電圧回路４から高電圧回路５への信号レベル変換
を、１段のゲート（ＣＭＯＳ回路１〜３）で高レベル
側、低レベル側同時に行うことができる。また、各々ド
レイン同士が接続された１対のｐＭＯＳトランジスタお
よびｎＭＯＳトランジスタからなる３個のＣＭＯＳ回路
１〜３からなり、完全なＣＭＯＳ回路構成となっている
ため、入力信号ＩＮの信号レベルが＋５Ｖ／０Ｖのいず
れの状態であっても入力段に貫通電流が流れることはな
く、よって消費電力が少ないという利点がある。さらに
は、６個のＭＯＳトランジスタで構成できるため、同様
に完全なＣＭＯＳ回路構成の図６の従来回路に比較して
トランジスタ数を半減できる。
【００２３】ところで、本発明によるレベル変換回路が
適用される上述したシステムにおける低電圧回路４と高
電圧回路５とは、例えば図３に示す如きＣＣＤ型固体撮
像装置において、＋５Ｖ／０Ｖの信号レベルをもつＣＣ
Ｄ駆動用の低電圧タイミング発生器１１と、＋１５Ｖ／
−９Ｖの信号レベルをもつ高耐圧垂直ドライバ１２とし
て用いられる。図３において、ＣＣＤ型固体撮像装置
は、マトリクス状に２次元配列された多数のフォトセン
サ１３およびこのフォトセンサ１３の垂直列毎に配され
てフォトセンサ１３から読み出された信号電荷を垂直転
送する垂直レジスタ１４を含む撮像部１５と、垂直レジ
スタ１４から転送された信号電荷を水平転送する水平レ
ジスタ１６と、この水平レジスタ１６によって転送され
てきた信号電荷を検出して信号電圧に変換する電荷検出
部１７とから構成されており、垂直ドライバ１２によっ
て垂直レジスタ１４の転送駆動が行われるようになって
いる。
適用される上述したシステムにおける低電圧回路４と高
電圧回路５とは、例えば図３に示す如きＣＣＤ型固体撮
像装置において、＋５Ｖ／０Ｖの信号レベルをもつＣＣ
Ｄ駆動用の低電圧タイミング発生器１１と、＋１５Ｖ／
−９Ｖの信号レベルをもつ高耐圧垂直ドライバ１２とし
て用いられる。図３において、ＣＣＤ型固体撮像装置
は、マトリクス状に２次元配列された多数のフォトセン
サ１３およびこのフォトセンサ１３の垂直列毎に配され
てフォトセンサ１３から読み出された信号電荷を垂直転
送する垂直レジスタ１４を含む撮像部１５と、垂直レジ
スタ１４から転送された信号電荷を水平転送する水平レ
ジスタ１６と、この水平レジスタ１６によって転送され
てきた信号電荷を検出して信号電圧に変換する電荷検出
部１７とから構成されており、垂直ドライバ１２によっ
て垂直レジスタ１４の転送駆動が行われるようになって
いる。
【００２４】なお、上記実施例においては、低電圧回路
４および高電圧回路５をＣＣＤ型固体撮像装置のタイミ
ング発生器１１および垂直ドライバ１２に適用した場合
について説明したが、これに限定されるものではなく、
例えばディジタル通信インタフェースなどに適用するこ
とも可能である。
４および高電圧回路５をＣＣＤ型固体撮像装置のタイミ
ング発生器１１および垂直ドライバ１２に適用した場合
について説明したが、これに限定されるものではなく、
例えばディジタル通信インタフェースなどに適用するこ
とも可能である。
【００２５】
【発明の効果】以上説明したように、本発明によるレベ
ル変換回路においては、各々ドレイン同士が接続された
１対のｐＭＯＳトランジスタおよびｎＭＯＳトランジス
タからなる３個のＣＭＯＳ回路を用いた完全なＣＭＯＳ
回路構成となっていることにより、入力信号の信号レベ
ルが高／低のいずれの状態であっても入力段に貫通電流
が流れることはないため、消費電力が少ないという効果
がある。また、３個のＣＭＯＳ回路、即ち６個のＭＯＳ
トランジスタのみで構成できるため、回路を構成するト
ランジスタ数が少なくて済み、特に、同様に完全なＣＭ
ＯＳ回路構成の従来回路（図６に示す）に比較してトラ
ンジスタ数を半減でき、その効果は極めて大である。
ル変換回路においては、各々ドレイン同士が接続された
１対のｐＭＯＳトランジスタおよびｎＭＯＳトランジス
タからなる３個のＣＭＯＳ回路を用いた完全なＣＭＯＳ
回路構成となっていることにより、入力信号の信号レベ
ルが高／低のいずれの状態であっても入力段に貫通電流
が流れることはないため、消費電力が少ないという効果
がある。また、３個のＣＭＯＳ回路、即ち６個のＭＯＳ
トランジスタのみで構成できるため、回路を構成するト
ランジスタ数が少なくて済み、特に、同様に完全なＣＭ
ＯＳ回路構成の従来回路（図６に示す）に比較してトラ
ンジスタ数を半減でき、その効果は極めて大である。
【図１】本発明によるレベル変換回路の一実施例を示す
回路図である。
回路図である。
【図２】本発明に係る回路動作を説明するためのタイミ
ングチャートである。
ングチャートである。
【図３】本発明が適用されるＣＣＤ型固体撮像装置の一
例を示す構成図である。
例を示す構成図である。
【図４】一従来例を示す回路図である。
【図５】一従来例の回路動作をを説明するためのタイミ
ングチャートである。
ングチャートである。
【図６】他の従来例を示す回路図である。
【図７】他の従来例の回路動作を説明するためのタイミ
ングチャートである。
ングチャートである。
１ 第１のＣＭＯＳ回路 ２ 第２のＣＭＯＳ回路 ３ 第３のＣＭＯＳ回路 ４ 低電圧回路 ５ 高電圧回路 １１ タイミング発生器 １２ 垂直ドライバ １３ フォトセンサ １４ 垂直レジスタ １６ 水平レジスタ
Claims (3)
- 【請求項１】 低電圧回路の出力信号の信号レベルを変
換して高電圧回路に供給するレベル変換回路であって、 各ドレインが共通接続されかつ前記低電圧回路の正側電
源と前記高電圧回路の負側電源との間に直列に接続され
た１対のｐＭＯＳトランジスタおよびｎＭＯＳトランジ
スタからなり、前記低電圧回路の出力信号をｐＭＯＳト
ランジスタのゲート入力とする第１のＣＭＯＳ回路と、 各ドレインが共通接続されかつ前記高電圧回路の正側電
源と負側電源との間に直列に接続された１対のｐＭＯＳ
トランジスタおよびｎＭＯＳトランジスタからなり、ド
レイン共通接続点が前記第１のＣＭＯＳ回路のｎＭＯＳ
トランジスタのゲートに接続されかつｎＭＯＳトランジ
スタのゲートが前記第１のＣＭＯＳ回路のドレイン共通
接続点に接続された第２のＣＭＯＳ回路と、 各ドレインが共通接続されかつ前記高電圧回路の正側電
源と前記低電圧回路の負側電源との間に直列に接続され
た１対のｐＭＯＳトランジスタおよびｎＭＯＳトランジ
スタからなり、ドレイン共通接続点が前記第２のＣＭＯ
Ｓ回路のｐＭＯＳトランジスタのゲートに接続されかつ
ｐＭＯＳトランジスタのゲートが前記第２のＣＭＯＳ回
路のドレイン共通接続点に接続されるとともに、ｎＭＯ
Ｓトランジスタのゲートが前記第１のＣＭＯＳ回路のｐ
ＭＯＳトランジスタのゲートに接続された第３のＣＭＯ
Ｓ回路とからなり、 前記第２のＣＭＯＳ回路のドレイン共通接続点からレベ
ル変換後の信号を出力することを特徴とするレベル変換
回路。 - 【請求項２】 前記低電圧回路は、固体撮像装置のロジ
ック回路を構成し、 前記高電圧回路は、固体撮像装置のドライブ回路を構成
することを特徴とする請求項１記載のレベル変換回路。 - 【請求項３】 前記低電圧回路および前記高電圧回路
は、ディジタル通信インタフェースを構成することを特
徴とする請求項１記載のレベル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22829993A JP3326640B2 (ja) | 1993-08-19 | 1993-08-19 | レベル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22829993A JP3326640B2 (ja) | 1993-08-19 | 1993-08-19 | レベル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0758606A true JPH0758606A (ja) | 1995-03-03 |
| JP3326640B2 JP3326640B2 (ja) | 2002-09-24 |
Family
ID=16874288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22829993A Expired - Fee Related JP3326640B2 (ja) | 1993-08-19 | 1993-08-19 | レベル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3326640B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100580404B1 (ko) * | 1999-12-15 | 2006-05-15 | 삼성전자주식회사 | 부가 기능을 가진 레벨 시프터 |
| JP2006186977A (ja) * | 2004-12-03 | 2006-07-13 | Semiconductor Energy Lab Co Ltd | 半導体装置、表示装置及び電子機器 |
| DE102007051648A1 (de) * | 2007-10-26 | 2009-04-30 | Micronas Gmbh | Pegelschieberschaltung |
| JP2020120241A (ja) * | 2019-01-23 | 2020-08-06 | 常州欣盛半導體技術股▲ふん▼有限公司 | 集積回路用の臨界電圧値の調整可能な電圧レベルシフタ |
| EP4503436A1 (en) * | 2023-08-04 | 2025-02-05 | Nexperia B.V. | Electronic device for shifting a voltage level |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102277901B1 (ko) | 2014-09-01 | 2021-07-15 | 삼성전자주식회사 | 광 변조 장치 및 이를 구동하는 방법 |
-
1993
- 1993-08-19 JP JP22829993A patent/JP3326640B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100580404B1 (ko) * | 1999-12-15 | 2006-05-15 | 삼성전자주식회사 | 부가 기능을 가진 레벨 시프터 |
| JP2006186977A (ja) * | 2004-12-03 | 2006-07-13 | Semiconductor Energy Lab Co Ltd | 半導体装置、表示装置及び電子機器 |
| DE102007051648A1 (de) * | 2007-10-26 | 2009-04-30 | Micronas Gmbh | Pegelschieberschaltung |
| JP2020120241A (ja) * | 2019-01-23 | 2020-08-06 | 常州欣盛半導體技術股▲ふん▼有限公司 | 集積回路用の臨界電圧値の調整可能な電圧レベルシフタ |
| EP4503436A1 (en) * | 2023-08-04 | 2025-02-05 | Nexperia B.V. | Electronic device for shifting a voltage level |
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| Publication number | Publication date |
|---|---|
| JP3326640B2 (ja) | 2002-09-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |