JPH0758714B2 - ＧａＡｓ半導体装置の製造方法 - Google Patents
ＧａＡｓ半導体装置の製造方法Info
- Publication number
- JPH0758714B2 JPH0758714B2 JP60137003A JP13700385A JPH0758714B2 JP H0758714 B2 JPH0758714 B2 JP H0758714B2 JP 60137003 A JP60137003 A JP 60137003A JP 13700385 A JP13700385 A JP 13700385A JP H0758714 B2 JPH0758714 B2 JP H0758714B2
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- JP
- Japan
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- gate electrode
- gaas
- semiconductor device
- source
- mask
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Description
【発明の詳細な説明】 ［発明の技術分野］ 本発明はセルフアライン型ショットキゲートGaAs半導体
装置の製造方法に関する。
装置の製造方法に関する。
［発明の技術的背景とその問題点］ GaAsFETの性能指数はCgs/gmで記述される。ここでCgsは
ゲート・ソース間容量であり、gmはFETの相互コンダク
タンスである。さらに実質的なgmはgm＝gmo／（１＋gmo
・Rs）となる。ここでgmoはFETの動作層の特性から決ま
る真性相互コンダクタンスであり、Rsはソース・ゲート
抵抗である。このgmoが引出し得る最大のgmであるが、
第４図に示すような従来のMESFETではソース・ゲート間
の直列抵抗Rsがあり、これにより実質的なgmはgmoより
小さくなつてしまう。従って、この直列抵抗Rsを減少さ
せることがGaAsFETの性能向上の鍵となるわけであり、
その方法の１つとしてセルフアライン（自己整合）的
に、ソース・ドレイン領域に高濃度イオン注入層を導入
する方法が知られている。このセルフアライン法の代表
的な例を第５図に示す。これはゲート電極24をマスクと
して高濃度イオン注入をし、ソース・ドレイン領域26,2
7をゲート電極24に近接して形成するものである。しか
し、この様な構造のMES FETでは高濃度イオン注入層の
活性化熱処理時に、この注入層の不純物イオンが拡散
し、拡ったソース・ドレイン領域とゲート電極が接触す
る可能性がある。このように高濃度イオン注入層がゲー
ト電極に接触すると、耐圧が１〜2Vと低下し、閾値電圧
の変動やショットキ特性の劣化を招く。このような影響
を避けるには高濃度イオン注入層とゲート電極の距離を
離してやればよいが、この距離を大きくとり過ぎるとRs
の増大を招き、セルフアライン方式の利点が希薄になっ
てしまう。この分離距離はソース・ドレイン領域の形成
方法にも依存するが2000〜3000Åの分離距離が適当であ
る。従来はこの分離のために等方的にエッチングできる
化学的反応を利用したドライエッチングやSiO2膜等によ
るサイドウォールなどの構造がとられていたが、いずれ
も制御性、再現性、工程の繁雑さなどの問題点がある。
このため、ソース・ドレイン領域とゲート電極を再現性
良く正確に分離できる形成方法が必要である。
ゲート・ソース間容量であり、gmはFETの相互コンダク
タンスである。さらに実質的なgmはgm＝gmo／（１＋gmo
・Rs）となる。ここでgmoはFETの動作層の特性から決ま
る真性相互コンダクタンスであり、Rsはソース・ゲート
抵抗である。このgmoが引出し得る最大のgmであるが、
第４図に示すような従来のMESFETではソース・ゲート間
の直列抵抗Rsがあり、これにより実質的なgmはgmoより
小さくなつてしまう。従って、この直列抵抗Rsを減少さ
せることがGaAsFETの性能向上の鍵となるわけであり、
その方法の１つとしてセルフアライン（自己整合）的
に、ソース・ドレイン領域に高濃度イオン注入層を導入
する方法が知られている。このセルフアライン法の代表
的な例を第５図に示す。これはゲート電極24をマスクと
して高濃度イオン注入をし、ソース・ドレイン領域26,2
7をゲート電極24に近接して形成するものである。しか
し、この様な構造のMES FETでは高濃度イオン注入層の
活性化熱処理時に、この注入層の不純物イオンが拡散
し、拡ったソース・ドレイン領域とゲート電極が接触す
る可能性がある。このように高濃度イオン注入層がゲー
ト電極に接触すると、耐圧が１〜2Vと低下し、閾値電圧
の変動やショットキ特性の劣化を招く。このような影響
を避けるには高濃度イオン注入層とゲート電極の距離を
離してやればよいが、この距離を大きくとり過ぎるとRs
の増大を招き、セルフアライン方式の利点が希薄になっ
てしまう。この分離距離はソース・ドレイン領域の形成
方法にも依存するが2000〜3000Åの分離距離が適当であ
る。従来はこの分離のために等方的にエッチングできる
化学的反応を利用したドライエッチングやSiO2膜等によ
るサイドウォールなどの構造がとられていたが、いずれ
も制御性、再現性、工程の繁雑さなどの問題点がある。
このため、ソース・ドレイン領域とゲート電極を再現性
良く正確に分離できる形成方法が必要である。
［発明の目的］ 本発明は高速GaAs ICの実現を可能とするGaAs半導体装
置の製造方法を提供することを目的とする。
置の製造方法を提供することを目的とする。
［発明の概要］ 本発明はGaAs基板に対してショットキ障壁を形成し、か
っソース・ドレインのイオン注入マスクとして用いるゲ
ート電極を形成する工程において、レジストパターンを
マスクとしてゲート電極をRIEによって加工する際に、
反応ガス圧を変化させることによって、サイドエッチ量
を制御し、ゲート電極とソース・ドレイン領域を分離
し、高耐圧、高性能なFETを面内均一に形成することを
実現するものである。これは、低ガス圧の時は粒子の平
均自由行程が長いので、粒子は運動エネルギーを失わず
表面に入射してくるため異方性のエッチングとなるのに
対して、高ガス圧では運動エネルギーを持った粒子は放
電空間中での粒子間の衝突によって方向性を失うため、
等方性のエッチングとなることを利用したものである。
さらに低ガス圧放電等の高セルフバイアスによるGaAs基
板へのダメージを高ガス圧にすることによって、小さく
することが出来る。第３図に、反応ガス圧とセルフバイ
アスの関係を示す。以上、本発明による製造方法によ
り、高耐圧・高gmを有するFETをウエハ面内均一に、再
現性良く形成することができ、GaAs集積回路のMESFET製
造方法として適している。
っソース・ドレインのイオン注入マスクとして用いるゲ
ート電極を形成する工程において、レジストパターンを
マスクとしてゲート電極をRIEによって加工する際に、
反応ガス圧を変化させることによって、サイドエッチ量
を制御し、ゲート電極とソース・ドレイン領域を分離
し、高耐圧、高性能なFETを面内均一に形成することを
実現するものである。これは、低ガス圧の時は粒子の平
均自由行程が長いので、粒子は運動エネルギーを失わず
表面に入射してくるため異方性のエッチングとなるのに
対して、高ガス圧では運動エネルギーを持った粒子は放
電空間中での粒子間の衝突によって方向性を失うため、
等方性のエッチングとなることを利用したものである。
さらに低ガス圧放電等の高セルフバイアスによるGaAs基
板へのダメージを高ガス圧にすることによって、小さく
することが出来る。第３図に、反応ガス圧とセルフバイ
アスの関係を示す。以上、本発明による製造方法によ
り、高耐圧・高gmを有するFETをウエハ面内均一に、再
現性良く形成することができ、GaAs集積回路のMESFET製
造方法として適している。
［発明の効果］ セルフアライン型GaAsMESFETのゲート電極の形成に本発
明の加工方法を適用することによって、より高性能なFE
Tをウエハ面内均一に得ることができる。
明の加工方法を適用することによって、より高性能なFE
Tをウエハ面内均一に得ることができる。
［発明の実施例］ 第１図は本発明の加工方法を用いたWNをゲート金属とす
るセルフアライン型GaAsMESFETで構成されるGaAs集積回
路の製造方法の具体的実施例である。
るセルフアライン型GaAsMESFETで構成されるGaAs集積回
路の製造方法の具体的実施例である。
まず、半絶縁性GaAs基板21にSi+イオンをマスク22を用
いて、50KeVで２×1012cm-2注入し、850℃で15分間の熱
処理を施しイオン注入層を活性化する（第１図
（ａ））。
いて、50KeVで２×1012cm-2注入し、850℃で15分間の熱
処理を施しイオン注入層を活性化する（第１図
（ａ））。
次にゲート金属としてWN24を反応性スパッタによりウエ
ハ全面に堆積する。フォトレジストによってゲートパタ
ーン25を形成する（第１図（ｂ））。
ハ全面に堆積する。フォトレジストによってゲートパタ
ーン25を形成する（第１図（ｂ））。
次に、フォトレジストをマスクとしてRIEによってゲー
ト金属であるWN24を加工する。第２図にサイドエッチ速
度のガス圧依存性を示す。この結果から加工前半は異方
性を保つために、反応ガス圧を5Paとし、加工後半はソ
ース・ドレイン領域とのオフセットを取るために反応ガ
ス圧を、30Paとして加工を行った。又、このガス圧の大
きさやガス圧変更の時期を変えることによって、加工形
状，サイドエッチング量を容易に再現性良く制御できる
ことが確認された（第１図（ｃ））。
ト金属であるWN24を加工する。第２図にサイドエッチ速
度のガス圧依存性を示す。この結果から加工前半は異方
性を保つために、反応ガス圧を5Paとし、加工後半はソ
ース・ドレイン領域とのオフセットを取るために反応ガ
ス圧を、30Paとして加工を行った。又、このガス圧の大
きさやガス圧変更の時期を変えることによって、加工形
状，サイドエッチング量を容易に再現性良く制御できる
ことが確認された（第１図（ｃ））。
このゲート電極にセルフアラインで、ソース26,ドレイ
ン27領域にSi+イオンを120KeVで３×1013cm-2注入し、P
SG膜28による800℃,10分のキャップアニールで活性化す
る（第１図（ｄ））。
ン27領域にSi+イオンを120KeVで３×1013cm-2注入し、P
SG膜28による800℃,10分のキャップアニールで活性化す
る（第１図（ｄ））。
このソース・ドレイン領域にAuGe/Auによるオーミック
電極29をリフトオフ方によって形成し、420℃２分の熱
処理を行なう（第１図（ｅ））。
電極29をリフトオフ方によって形成し、420℃２分の熱
処理を行なう（第１図（ｅ））。
以上の本発明による製造工程で試作したGaAsMESFETの相
互コンダクタンスはゲート長1.0μｍで250mS/mmと極め
て優れており、耐圧も7V以上と高くDCFL回路だけでな
く、ノーマリオン型FETを用いたBFL回路にも適用できる
高性能なFETがウエハ面内均一に得られることが確認さ
れた。
互コンダクタンスはゲート長1.0μｍで250mS/mmと極め
て優れており、耐圧も7V以上と高くDCFL回路だけでな
く、ノーマリオン型FETを用いたBFL回路にも適用できる
高性能なFETがウエハ面内均一に得られることが確認さ
れた。
第１図は本発明の一実施例を説明するための工程断面
図、第２図及び第３図は本発明の技術的内容を詳細に説
明するための図、第４図及び第５図は本発明の技術的背
景を説明するための図である。 21…GaAs基板、22…マスク 23…動作層、24…ゲート電極 25…レジストパターン、26…ソース 27…ドレイン、28…PSG膜 29…オーミック電極、ｄ…ゲート，ソース間隔
図、第２図及び第３図は本発明の技術的内容を詳細に説
明するための図、第４図及び第５図は本発明の技術的背
景を説明するための図である。 21…GaAs基板、22…マスク 23…動作層、24…ゲート電極 25…レジストパターン、26…ソース 27…ドレイン、28…PSG膜 29…オーミック電極、ｄ…ゲート，ソース間隔
フロントページの続き (56)参考文献 特開 昭51−97369（ＪＰ，Ａ) 特開 昭53−143177（ＪＰ，Ａ) 特開 昭57−128071（ＪＰ，Ａ) 特開 昭58−123728（ＪＰ，Ａ)
Claims (1)
- 【請求項１】GaAs基板上に所定幅のゲート電極加工用パ
ターンをマスクとして反応性イオンエッチング装置を用
いてゲート電極を形成する工程と、前記ゲート電極加工
用パターンをマスクとして不純物注入を行った後熱処理
によりこの不純物の活性化を行いソース及びドレイン領
域を形成する工程とを具備し、前記ゲート電極を形成す
る際に、反応ガス圧を所定時間後変化させることにより
異方性エッチングに続いて等方性エッチングを行い前記
所定幅のゲート電極加工用パターンより前記ゲート電極
の底部の幅を狭く形成することを特徴とするGaAs半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60137003A JPH0758714B2 (ja) | 1985-06-25 | 1985-06-25 | ＧａＡｓ半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60137003A JPH0758714B2 (ja) | 1985-06-25 | 1985-06-25 | ＧａＡｓ半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61295668A JPS61295668A (ja) | 1986-12-26 |
| JPH0758714B2 true JPH0758714B2 (ja) | 1995-06-21 |
Family
ID=15188526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60137003A Expired - Fee Related JPH0758714B2 (ja) | 1985-06-25 | 1985-06-25 | ＧａＡｓ半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0758714B2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5197369A (en) * | 1975-02-21 | 1976-08-26 | Handotaisoshino denkyokuno seizohoho | |
| JPS53143177A (en) * | 1977-05-20 | 1978-12-13 | Hitachi Ltd | Production of field effect transistor |
| JPS57128071A (en) * | 1981-01-30 | 1982-08-09 | Fujitsu Ltd | Field-effect type semiconductor device and manufacture thereof |
| JPS58123728A (ja) * | 1982-01-18 | 1983-07-23 | Seiko Epson Corp | 半導体装置の製造方法 |
-
1985
- 1985-06-25 JP JP60137003A patent/JPH0758714B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61295668A (ja) | 1986-12-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |