JPH0759084A

JPH0759084A - 画像処理システム

Info

Publication number: JPH0759084A
Application number: JP6124706A
Authority: JP
Inventors: Artieri Alain; アルテールアラン
Original assignee: SGS Thomson Microelectronics SA; SGS Thomson Microelectronics Inc
Current assignee: STMicroelectronics SA; STMicroelectronics lnc USA
Priority date: 1993-05-27
Filing date: 1994-05-16
Publication date: 1995-03-03
Anticipated expiration: 2020-08-24
Also published as: DE69429207D1; EP0626653A1; US5579052A; EP0626653B1; FR2705805B1; JP3687107B2; FR2705805A1; DE69429207T2

Abstract

(57)【要約】【目的】ＭＰＥＧ標準に基づき符号化された画像を復
号するシステムを開示する。【構成】画像ブロックに相当したパケットにより到達
する圧縮データを処理し、パケットがパケットの復号パ
ラメータを有するヘッダにより分離しているシステム。
メモリバスはメモリコントローラにより制御されており
処理エレメントと画像メモリとの間でデータを交換す
る。パイプライン回路には多数の処理エレメントが含ま
れている。パラメータバスは処理されるパケットをパイ
プライン回路に与え、復号パラメータをシステムのエレ
メントに与えている。このパラメータバスはメモリバス
から圧縮データを受け、更にパケットおよび復号パラメ
ータを取り出す可変長復号器により制御されている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は画像処理システム、更
に詳細にはＭＰＥＧ標準に基づき符号化された画像を復
号するシステムに関する。

【０００２】

【従来の技術】図１にはＭＰＥＧ復号器の主なエレメン
トを示している。特にＭＰＥＧ−２標準用の全てのＭＰ
ＥＧ復号器には、一般に可変長復号器（ＶＬＤ）１０,
ランレベル復号器（ＲＬＤ）１１, 逆量子化回路
（Ｑ^-1）１２，逆離散コサイン変換回路（ＤＣＴ^-1）１
３, 半画素フィルタ１４、更にメモリ１５が含まれてい
る。符号化されたデータはＣＤｉｎを通して入力され、
復号化されたデータはバスＶＩＤｏｕｔを通して出力さ
れる。入力と出力の間で、データは前述の順序で処理回
路１０−１３を通るが、これはダッシュラインの矢印で
示している。復号器出力はフィルタ１４とコサイン変換
回路１３の出力を加える加算器１６により出力される。
フィルタ１４にはメモリ１５に記憶されている以前の復
号化された画像が一部必要である。

【０００３】図２Ａは現在再生された画像ＩＭ１の一部
の復号化のステップを示している。画像の復号化は同時
に１つのマクロブロックで行なわれる。マクロブロック
は一般に１つの１６×１６画素画像ブロックに対応して
いる。

【０００４】図２ＢはマクロブロックＭＢの、特に４：
２：０の代表的なフォーマットを示している。マクロブ
ロックＭＢには４つの８×８素ブロックＹ１−Ｙ４と、
２つの８×８画素ブロックＵ，Ｖにより構成されている
１つのクロミナンス（色）ブロック、とにより形成され
ている輝度ブロックが含まれている。これに代わるフォ
ーマットとして４：２：２のフォーマットがあり、この
フォーマットには２つの８×１６画素ブロックが含まれ
ている。

【０００５】図２Ａの現在の画像ＩＭ１においては、現
在のマクロブロックＭＢｃが復号化されているが、前に
復号化されたマクロブロックはハッチングラインで示さ
れている。一般に、マクロブロックＭＢｃは前に復号化
された画像ＩＭ０内に取り出された予測マクロブロック
ＭＢｐを使用して再生される。予測マクロブロックＭＢ
ｐを見つけるため、マクロブロックＭＢｃを復号する役
目をするデータにより移動補償ベクトルＶが与えられる
が、このベクトルにより画像内でマクロブロックＭＢｃ
の位置に対し予測マクロブロックＭＢｐの位置が定めら
れる。

【０００６】予測マクロブロックＭＢｐは前に復号化さ
れた画像ＩＭ０を記憶しているメモリ１５内に取り出さ
れ、更にフィルタ１４に加えられるが、コサイン変換回
路１３はマクロブロックＭＢｃに対応したデータを処理
している。

【０００７】前述の復号化は所謂“予測”復号化であ
る。復号化されたマクロブロックも予測型であると呼ば
れている。ＭＰＥＧ標準に従えば、“内部”、“予
測”、及び“両方向”と呼ばれている大きな３つ復号化
のタイプがある。

【０００８】内部マクロブロックは画像ブロックに直接
対応している、即ち内部マクロブロックはこれがコサイ
ン変換回路１３からの出力である時予測マクロブロック
と組み合わされない。

【０００９】予測マクロブロックは、前述のように、前
に復号化された画像の１つのマクロブロックと組み合わ
され、現在再生された画像の前にディスプレイの順序で
到来する。

【００１０】両方向マクロブロックは２つの前の復号化
画像の２つの予測マクロブロックとそれぞれ組み合わさ
れる。これら２つの画像は現在の再生された画像に対
し、ディスプレイの順にそれぞれ前（前方）及び後続
（後方）画像となる。このように、符号化された画像は
ディスプレイの順序と異なる順序で到達する。

【００１１】更に、予測又は両方向マクロブロックはそ
れぞれ前進的又は飛び越し的である。マクロブロックが
前進的な時、ＤＣＴ^-1回路は連続的な順序でマクロブロ
ックのラインに加えられる。マクロブロックが飛び越し
的な時、ＤＣＴ^-1回路は先ずマクロブロックの偶数ライ
ンに加えられ、次に奇数ラインに加えられる。更に、予
測又は両方向マクロブロックの復号を行なう予測マクロ
ブロックも前進的又は飛び越し的である。予測マクロブ
ロックが飛び越し的な時、マクロブロックは２つのハー
フマクロブロックに分割される；一方のハーフマクロブ
ロックは偶数ラインに他方のハーフマクロブロックは奇
数ラインに対応し、それぞれのハーフマクロブロックは
前の同じ復号画像内の異なる位置で取り出される。

【００１２】画像のタイプも内部、予測又は両方向的で
ある。内部画像には内部マクロブロックのみが含まれて
いる；予測画像には内部又は予測マクロブロックが含ま
れている；更に、両方向画像には内部、予測、又は両方
向マクロブロックが含まれている。

【００１３】種々の復号パラメータ、特にベクトルＶと
マクロブロックのタイプを復号器の種々の回路に与える
ため、符号化データのフローにはヘッダが含まれてい
る。ヘッダには次の幾つかのタイプがある：（１）逆量子化回路１２に加えるための特に２つの量子
化テーブルを含む画像シーケンスヘッダで、一番目のテ
ーブルはシーケンスの内部マクロブロック用であり、二
番目のテーブルは予測又は両方向マクロブロック用であ
る；（２）復号用の有益なデータを含まない画像ヘッダのグ
ループ；（３）移動補償ベクトルの使用についての画像及び情報
のタイプ（予測、内部、両方向）を含む画像ヘッダ；（４）誤り訂正情報を含む画像スライスヘッダ；（５）マクロブロックのタイプ、逆量子化回路１２に加
えられる量子化スケール、更に移動補償ベクトルのコン
ポーネント。飛び越し両方向マクロブロックを処理する
時４つまでのベクトルが与えられる。

【００１４】更に、階層の高いヘッダには例えばオンス
クリーン（ｏｎ−ｓｃｒｅｅｎ）ディスプレイ用のプラ
イベートデータを含むことができる。幾つかのプライベ
ートデータも復号器に対する外部コンポーネントにより
使用できる。

【００１５】ＭＰＥＧ復号器の種々の処理回路は早いデ
ータフローを処理するが、非常に複雑で柔軟性のない、
即ち標準を変形することが難しく更にオンスクリーンデ
ィスプレイ及びプライベートデータを活用することが不
十分なパイプライン構造でしばしば配置されている。

【００１６】最も簡単で最も低廉な解決策はマルチタス
ク処理装置により制御されているコモンバスを通して種
々の処理回路とメモリを連結することである。

【００１７】特許番号第ＥＰ−Ａ−０５０３９５６号
（Ｃ−キューブ）には、バスの上でデータの転送を制御
する処理装置と、回路１０から回路１４までに基づく処
理ステップを実行する３つのコプロセッサ（ｃｏｐｒｏ
ｃｅｓｓｏｒ）とを含むシステムが記載されている。バ
スを通して行なわれる転送のそれぞれのタイプは処理装
置により行なわれるタスクに対応している。全てのタス
クは同時に行なわれ、コプロセッサにより発生する処理
割込みにより行なわれる。コプロセッサはバスを通し処
理されるデータを交換し、プロセッサにより与えられる
命令をバスを通して受ける。

【００１８】このシステムは簡単であるが、現在必要と
される早いデータフローを取り扱うことができない。

【００１９】

【課題を解決するための手段】この発明の目的は比較的
簡単な構造の特に早い画像デコンプレッションシステム
を提示することである。

【００２０】この発明の他の目的は非常に早いデータフ
ロー速度を処理するため同一のデコンプレッションシス
テムと並列に容易に接続できるデコンプレッションを提
示することである。

【００２１】これらの目的を達成するため、この発明で
はコンポジット構造の復号器を提示、即ち処理エレメン
トの幾つかは一緒にされ一番目のバスを通して画像メモ
リに接続されており、他のエレメントはパイプライン構
造で接続されている。これらの他のエレメントは以下で
は“パイプライン回路”と呼ぶ。二番目のバスは所要の
復号パラメータをシステムのエレメントに与え、更に処
理されるデータをパイプライン回路の一番目のエレメン
トに供給している。

【００２２】この構造により、パイプライン回路はデー
タを直列に処理するが、一番目のバスを通してメモリと
交換する必要はない。更に、一番目のバスは二番目のバ
スにより伝送される復号パラメータの伝送を行なう。こ
のように、所定の復号化ステップに対応して一番目のバ
スの上で行なわれる交換の数は実質的に減少するが、こ
れによりシステムの性能が増加する。システムの柔軟性
はバスシステムを使用することにより高い。この柔軟性
はパイプライン回路に含まれるエレメントの選択を最適
にすることにより増加する。

【００２３】この発明はより詳細には画像ブロックに対
応したパケットにより到達する圧縮データを処理するシ
ステムを提示しており、これらのパケットはパケットの
復号化パラメータを含むヘッダにより分離されている。
このシステムには前記の復号化パラメータを使用した多
数の処理用エレメントと、メモリバスとがあるが、この
メモリバスはエレメントの処理速度に適合する速度で処
理用エレメント間でデータを交換し、更に処理又は再使
用されるデータを画像メモリにデータを記憶するためメ
モリコントローラで制御されている。このシステムには
パケットを直列に処理するため接続された多数の処理用
エレメントを含むパイプライン回路と、更に処理される
パケットをパイプライン回路に与え復号化パラメータを
システムのエレメントに与えるパラメータバスとを有し
ている。パラメータバスはマスタ処理用エレメントによ
り制御されているが、このマスタ処理用エレメントはメ
モリバスから圧縮データを受けパケット及び復号パラメ
ータを出力している。

【００２４】この発明の実施態様によれば、圧縮データ
のパケットの前にはそれぞれブロックヘッダがありパケ
ットは連続したグループであるが、このパケットのグル
ープの前にはグループ復号化パラメータと可能であれば
プライベート及びオンスクリーンディスプレイ情報を含
んだグループヘッダがある。このシステムには更に次の
ものが含まれている；グループ復号化パラメータとプラ
イベート及びオンスクリーンディスプレイ情報をシステ
ムエレメントに与えるためマイクロプロッセサにより制
御されているプロセッサバス；プロセッサバスによりア
クセスされメモリバスを通して圧縮データを受けるバッ
ファメモリ；マイクロプロセッサの割込みを発生するた
め前記のバッファメモリと共に動作するグループヘッダ
検出器。

【００２５】この発明の実施態様によれば、メモリバス
に接続された２つのエレメント間のデータの転送は、２
つのエレメントの一方がデータを出力し又は受けるため
リクエストを出す時開始され又は継続される特別なタス
クに対応しており、全ての可能性を有したタスクはタス
ク優先管理に基づきメモリコントローラにより実施され
る同時発生のタスクである。

【００２６】この発明の実施態様によれば、画像メモリ
とデータを交換するエレメントは書込み又は読み出し専
用バッファメモリを通してメモリバスに接続されてい
る。書込み専用バッファメモリは関係するエレメントに
より空にされ、メモリの内容が下限に達した時メモリバ
スを通しデータを受けるリクエストを発生する。読み出
し専用バッファメモリは関連するエレメントにより充満
され、メモリの内容が上限に達した時メモリバスの上に
データを出すリクエストを発生する。

【００２７】この発明の実施態様によれば、このシステ
ムには次のものが含まれている；前記のマスタ処理用エ
レメントを形成する可変長復号器（ＶＬＤ）；パイプラ
イン回路の一番目のエレメントを形成し、更にＶＬＤに
より処理されるパケットをパラメータバスを通して受け
るランレベル復号器（ＲＬＤ）；パイプライン回路の二
番目のエレメントを形成し、更にパラメータバスを通し
量子化スケール係数を受ける逆量子化回路；パイプライ
ン回路の三番目のエレメントを形成する逆コサイン変換
回路；パラメータバスを通し移動補償ベクトルを受ける
メモリコントローラ；パラメータバスを通しブロックの
タイプを受けるフィルタで、このフィルタはメモリコン
トローラが受けたベクトルの関数としてメモリバスに与
えられたデータを受けるためブロックのタイプに基づき
個々のリクエストを発生する；メモリバスにフィルタと
コサイン変換回路の出力の和を与えるための加算器。

【００２８】この発明の実施態様によれば、グループヘ
ッダ検出器は関係したバッファメモリが画像シーケンス
ヘッダ又は画像ヘッダを含む時マイクロプロセッサの割
込みを発生するが、このマイクロプロッセサは、グルー
プヘッダ検出器、マイクロプロッセサが逆量子化回路に
与える量子化テーブル、画像のタイプに関し及びマイク
ロプロセッサがＶＬＤに与える移動補償ベクトルの大き
さに関する情報、更にメモリバスを通し復号データを受
けるディスプレイコントローラにマイクロプロセッサが
与えるディスプレイの構成に関する情報、に関係したバ
ッファメモリ内で読み出しによる割込みにレスポンスす
るようにプログラムされている。

【００２９】この発明の実施態様によれば、メモリコン
トローラには（メモリバスと独立した）命令メモリが含
まれているが、このメモリ内には次のものが記憶されて
いる；メモリバス上の転送タスクにそれぞれ対応したプ
ログラム命令；実行される連続した命令を受けるため命
令メモリに接続されており、更にメモリバス上でこれら
の命令にレスポンスを示すように接続されているコマン
ド処理装置（ＡＬＵ）；可能なタスクにそれぞれ関連し
更に関連したタスクを実行する現在の命令アドレスをそ
れぞれが含む多数のポインタであり、これらのポインタ
の１つのみが命令アドレスとしてその内容を命令メモリ
に同時に与えることができる；所定の優先レベルをそれ
ぞれのリクエストに割り当て更に一番高い優先レベルを
有するアクティブリクエストと命令ポインタを関連付け
るプライオリティ復号器；イネーブルにされた命令ポイ
ンタの内容を増加させ、更にその内容が関連プログラム
のエンドアドレスに到達した時関連プログラムスタート
により再初期化させるための手段。

【００３０】この発明の実施態様によれば、それぞれの
命令には処理装置（ＡＬＵ）に加えられるコマンドフィ
ールドとプリフィックス（ｐｒｅｆｉｘ）復号器に加え
られるフィーチャフィールド（ｆｒｅａｔｕｒｅｆｉ
ｅｌｄ）とがあるが、このプリフィックス復号器には現
在の命令のフィーチャフィールドが一番目の所定の値で
あればプライオリティ復号器により新しい命令ポインタ
をイネーブルにする手段と、更に現在の命令のフィーチ
ャフィールドが二番目の所定の値にあればイネーブル命
令ポインタの内容を現在のプログラムのスタートアドレ
スまで初期化する手段とが含まれている。

【００３１】この発明の実施態様によれば、プリフィッ
クス復号器にはフィーチャフィールドが三番目の所定の
値であればイネーブル命令ポインタの増加を禁止する手
段が含まれているが、これは現在の命令が数回連続的に
実施されるようにするためであり、この実施の回数はこ
の三番目の値により決定される。

【００３２】この発明の実施態様によれば、それぞれの
命令には制御処理装置（ＡＬＵ）に加えられるコマンド
フィールドとアクノレッジフィールド（ａｃｋｎｏｗｌ
ｅｄｇｅｆｉｅｌｄ）とがあるが、このアクノレッジ
フィールドは命令が実行される時メモリバスに接続され
る少なくとも１つのバッファメモリをイネーブルにする
手段に加えられている。

【００３３】この発明の実施態様によれば、処理装置
（ＡＬＵ）にはアドレスを計算する多数のハードワイヤ
（ｈａｒｄｗｉｒｅｄ）機能があるが、それぞれの機
能は実行される読み出し又は書込み命令のフィールドに
より選択される。

【００３４】この発明の実施態様によれば、それぞれの
ハードワイヤ機能はメモリバスに接続されたアドレスレ
ジスタに関連がある；ハードワイヤ機能は命令が処理用
ユニット（ＡＬＵ）内で実行される毎にアドレスレジス
タの内容を適当に変更する。

【００３５】この発明は更に復号画像データを画像メモ
リに与える復号化手段を含み、画像に対応した圧縮デー
タを処理するシステムを提示しているが、これらの復号
化手段には再生される画像の現在のブロックを復号化す
る場合、予め復号化された画像の予測ブロックが必要で
ある。実際、処理システムにはそれぞれの画像メモリに
関連のある多数の復号器が含まれているが、それぞれの
復号器は多数の画像の当該ブロックの特定のスライス部
分を記憶しており、少なくとも１つのマージンは特定の
スライス部分のブロックを再生するため使用される予測
ブロックとなる。

【００３６】この発明の実施態様によれば、対象とする
それぞれの復号器には少なくとも１つの付加的な特定の
スライス部分の境界エリアをマージンとして画像メモリ
内に記憶し、更に対象とする復号器と関連のある特定の
スライス部分の境界エリアをマージンとして少なくとも
１つの二番目の復号器に与える手段がある。

【００３７】この発明の実施態様によれば、対象とする
それぞれの復号器は次のものを有している；特定のスラ
イス部分から画像ブロックを受ける一番目のバッファメ
モリ；他の特定のスライス部分の隣接エリアから画像ブ
ロックを受ける少なくとも１つの二番目のバッファメモ
リ；対象とする復号器の一番目のバッファメモリと他の
復号器の二番目のバッファメモリに特定なスライス部分
を与える端末処理用回路；一番目のバッファメモリ内で
ブロックを読み出し特定なスライス部分に対応したアド
レスで画像メモリ内にブロックを書込むため、更に二番
目のバッファメモリ内でブロックを読み出しマージンに
対応したアドレスでブロックを書込むためのメモリコン
トローラ。

【００３８】この発明の実施態様によればそれぞれの二
番目のバッファメモリの前には所要のマージンに対応し
たデータのみを二番目のバッファメモリに記憶するため
のバリア回路が置かれている。

【００３９】この発明の実施態様によれば処理される画
像は、等しい高さの水平スライス部分に分割されている
高精細テレビジョンの画像である。

【００４０】

【実施例】−ＭＰＥＧ復号器の一般的な構造− 図３は既に図１に示したエレメントを同じ参照番号で示
している。

【００４１】以下ではメモリバスＭＢＵＳと言うバスは
画像メモリ１５を圧縮データ入力バスＣＤｉｎと、可変
長復号器（ＶＬＤ）１０の入力と、ハーフ画素フィルタ
１４の入力と、ディスプレイコントローラ１８の入力に
連結している。バスＣＤｉｎ，復号器１０，及びディス
プレイコントローラ１８はそれぞれバッファメモリ（Ｆ
ＩＦＯ）２０，２１及び２２を通してメモリバスＭＢＵ
Ｓに接続されている。ハーフ画素フィルタ１４にはメモ
リバスＭＢＵＳに接続されている２つのインターナルＦ
ＩＦＯがある。メモリバスＭＢＵＳ上でのデータの交換
はＦＩＦＯのリクエストによりＦＩＦＯと画像メモリと
の間で転送動作を行なうメモリコントローラ（ＭＣＵ）
２４により制御されている。これを行なうためメモリコ
ントローラ２４は多数のリクエストＲＱを受け対応する
アクノレッジＡＣＫを出す。メモリコントローラ２４は
前述の特許番号第ＥＰ−Ａ−０５０３９５６号に記載さ
れたものである。このメモリコントローラのより好都合
な実施態様を以下に示す。

【００４２】この発明によれば、ラン（ｒｕｎ）レベル
の復号器（ＲＬＤ）１１，逆量子化回路（Ｑ^-1）１２及
び逆離散コサイン変換回路（ＤＣＴ^-1）１３はパイプラ
イン構造に従い接続されている、即ちこれらの回路１１
−１３は復号器に至るデータを連続的に処理するが、こ
れらのデータは任意にメモリ（１５）を通過することは
ない。一連の回路１１−１３は、以下においてパイプラ
イン回路と呼ぶ。ハーフ画素フィルタ１４の出力は加算
器１６によりＤＣＴ^-1回路１３に加算されるが、この加
算器はメモリコントローラ２４により制御されているＦ
ＩＦＯ２４を通しバスＭＢＵＳに連結されている。ハン
ドシェイクラインＨＳ１とＨＳ２により加算器１６はそ
れぞれＶＬＤ回路とＤＣＴ^-1回路に接続されている。

【００４３】この発明の内容によれば、ＶＬＤ回路１０
はバスＶＬＤＢＵＳを制御しているが、このバスＶＬＤ
ＢＵＳはパイプライン回路１１−１３により処理される
データをＲＬＤ回路に、更に種々のパラメータをハーフ
画素フィルタ１４，逆量子化回路１２，ディスプレイコ
ントローラ１８，及びメモリコントローラ２４に与えて
いる。ＶＬＤ回路は一般に受信した圧縮データのヘッダ
を復号する。前述のように、これらのヘッダにはシステ
ムの種々のエレメントに与えられる復号化パラメータを
含んでいる。

【００４４】マクロヘッダには逆量子化回路１２に与え
られる量子化スケールと、マクロブロックタイプのパラ
メータと、移動補償ベクトルのコンポーネントとが含ま
れている。これらの復号化パラメータはＶＬＤ回路によ
り復号され、更に逆量子化回路１２，ハーフ画素フィル
タ１４，及びメモリコントローラ２４の特定なレジスタ
にそれぞれ書込まれる。

【００４５】画像ヘッダには前述の通り、移動補償ベク
トルの使用に関する画像タイプのパラメータと情報が含
まれている。これらのパラメータはマクロブロックのベ
クトルとデータを復号するためＶＬＤ回路自体が使用し
ている。

【００４６】シーケンスヘッダにはＶＬＤ回路により取
り出され逆量子化回路１２の２つのレジスタに加えられ
る２つの量子化テーブルがある。画像ヘッダにはディス
プレイされた画像に関するスケーリング（ｓｃａｌｉｎ
ｇ）又はターンケイティング（ｔｒｕｎｃａｔｉｎｇ）
パラメータがあるが、これらのパラメータはＶＬＤ回路
により復号化されディスプレイコントローラ１８に加え
られている。

【００４７】ＶＬＤ回路はヘッダを復号する時バスＶＬ
ＤＢＵＳに関する書込み動作を行なう。バスＶＬＤＢＵ
Ｓに関するＶＬＤ回路の書込み動作は処理されるデータ
がもはや受信されない時ＲＬＤ回路１１により割込まれ
る。これはハンドシェイクコネクションＨＳ３により示
される。

【００４８】シークエンサ（ｓｅｑｕｅｎｃｅｒ）２８
はＶＬＤ回路のイネーブル信号ＥＮを与える。シークエ
ンサ２８はディスプレイ（水平、垂直）同期信号Ｈ／Ｖ
ＳＹＮＣをディスプレイコントローラ１８を通し、マク
ロブロック同期信号ＭＢＳをハーフ画素フィルタ１４か
ら、更に画像信号の終了ＥＰＯをＶＬＤ回路１０から受
ける。シークエンサ２８は画像同期信号ＩＳＹＮＣをメ
モリコントローラ２４に与えるが、この画像同期信号は
画像信号の終了ＥＯＰ及び垂直同期信号の両方がアクテ
ィブの時アクティブである。シークエンサ２８の役割は
後程理解できるであろう。

【００４９】既に示したように、画像を再生するため、
２つの復号化された画像の画像部分を使用することがし
ばしば必要である。これを行なうため、メモリ１５には
現在再生された画像と２つの前に復号化された画像を記
憶するための３つの画像エリアＩＭ１，ＩＭ２及びＩＭ
３を有する必要がある。メモリ１５には処理される前に
バスＣＤｉｎに到達する圧縮データを任意に記憶するた
めエリアＣＤが更に含まれている。

【００５０】−画像メモリエリアの制御− メモリエリアＩＭ１−ＩＭ３内にメモリコントローラ２
４が書込みを行なう必要があることを知るため、ＶＬＤ
回路により与えられる４つの画像ポインタＩｍＰｔを以
下では使用している。このＶＬＤ回路には画像ヘッダに
より与えられる画像タイプのパラメータから画像ポイン
タを計算するユニットが含まれている。以下に画像の推
移の例示と画像ポインタを計算する方法を記載する。

【００５１】バスＣＤｉｎに到達する圧縮画像の次の推
移を検討する：Ｉ０，Ｐ１，Ｂ２，Ｂ３，Ｐ４，Ｂ５，
Ｂ６ここに文字Ｉ，Ｐ及びＢはそれぞれ内部画像、予測画
像、及び両方向画像を示している。ＭＰＥＧ標準によれ
ば、両方向画像は他の画像を計算するのに使用できな
い。このように、画像Ｐ１の再生には画像Ｉ０が必要で
あり、画像Ｂ２及びＢ３の再生には画像Ｉ０及びＰ１
が、画像Ｐ４の再生には画像Ｐ１が、更に画像Ｂ５及び
Ｂ６の再生には画像Ｐ４及びＰ１が必要である。

【００５２】これらの画像は次の順序でディスプレイさ
れる：Ｉ０，Ｂ２，Ｂ３，Ｐ１，Ｂ５，Ｐ４, Ｂ６これは予測画像Ｐがディスプレイの順序に従い以前の画
像から再生されるため、更に両方向画像Ｂがディスプレ
イの順序に従い一方は以前の画像で他方は以後の画像で
ある２つの画像から再生されるためである。

【００５３】メモリコントローラ２４がアクセスする必
要のあるメモリエリアＩＭ１−ＩＭ３を決定するため
に、４つの画像ポインタＲＰ，ＦＰ，ＢＰ及びＤＰが使
用され、それぞれ現在の再生画像、前（前方）の画像、
後（後方）の画像及び現在のディスプレイ画像の位置を
示している。次の表には前述の推移の復号の間の画像ポ
インタの値をまとめてある。

【００５４】

【表１】

【００５５】一番目の画像Ｉ０が復号される時、画像は
まだディスプレイされない。再生された画像ポインタＲ
Ｐは画像Ｉ０を記憶するため空きエリア、例えばエリア
ＩＭ１を示している。

【００５６】画像Ｐ１が復号化されると、画像Ｉ０は必
ずディスプレイされる。再生された画像ポインタＲＰは
例えばエリアＩＭ２を示しており、更にディスプレイ画
像ポインタＤＰは画像Ｉ０があるエリアＩＭ１を示して
いる。予測画像Ｐ１には再生時に前方画像ＰＩが必要で
あるので、前方画像ポインタＦＰもエリアＩＭ１を示し
ている。

【００５７】両方向画像Ｂ２が復号されると、この画像
Ｂ２もディスプレイされる画像である。再生された画像
ポインタＲＰとディスプレイされた画像ＤＰの両方はま
だフリーなエリアＩＭ３を示している。復号化におい
て、画像Ｂ２には前方画像Ｉ０及び後方画像Ｐ１が必要
である；前方画像ポインタＦＰと後方画像ＢＰはそれぞ
れエリアＩＭ１及びＩＭ２を示している。

【００５８】復号化される時画像をディスプレイするこ
とができるようにするため、実際のディスプレイは一般
にほぼ２分の１画像だけ遅延される；エリアＩＭ３は画
像Ｂ２がディスプレイを始めると十分満たされる。

【００５９】画像Ｂ３が復号化されると、その画像もデ
ィスプレイされる。画像Ｂ３には復号化の時画像Ｉ０と
Ｐ１が必要なので、画像Ｉ０とＰ１は前方画像ＦＰ及び
後方画像ＢＰポインタによりまだ示されているエリアＴ
Ｍ１とＴＭ２内に記憶されたままである。画像Ｂ３のみ
がエリアＩＭ３内に記憶される、すなわち再生画像ＲＰ
とディスプレイ画像ＤＰポインタにより示される。

【００６０】しかし、画像Ｂ３がエリアＩＭ３内に再生
され始めると、エリアＩＭ３に記憶されている画像Ｂ２
がディスプレイされる。ディスプレイされた画像Ｂ２が
再生された画像Ｂ３により重ね書きされそうになると、
画像Ｂ３のデータを与えているＶＬＤ回路は停止する。
前述のシークエンサ２８の役目は復号化されたマクロブ
ロックの数がディスプレイされた画像の数より大きい画
像の数に等しければイネーブル信号ＥＮを無能にするこ
とによりＶＬＤ回路を停止させることである。この数の
大きさは水平同期パルスＨＳＹＮＣの数を数えることに
より決定され、復号化されたマクロブロックの数はマク
ロブロック同期パルスＭＢＳの数を数えることにより決
定される。

【００６１】画像Ｐ４が復号化されると、画像Ｐ１は必
ずディスプレイされる。画像Ｐ４はその後フリーとなる
エリアＩＭ１内に記憶される；再生された画像ポインタ
ＲＰはエリアＩＭ１を示す；ディスプレイされた画像ポ
インタＤＰは画像Ｐ１が記憶されるエリアＩＭ２を示
す。画像Ｐ４には復号化の時前方画像Ｐ１が必要であ
る；前方画像ポインタＦＰはエリアＩＭ２を示す。

【００６２】画像Ｐ５が復号化されると、この画像も必
ずディスプレイされる。画像Ｂ５はフリーにされるエリ
アＩＭ３内に記憶される；再生された画像ＲＰとディス
プレイされた画像ＤＰポインタはエリアＩＭ３を示して
いる。画像Ｂ５には前方画像Ｐ１と既に復号化された後
方画像Ｐ４が必要である；前方画像Ｐ４と後方画像ＢＰ
ポインタはそれぞれエリアＩＭ２とＩＭ１を示してい
る、等々。

【００６３】−ＭＰＥＧ復号器の動作− 図４は図３のシステムの動作の代表例を概略的に示すタ
イミングダイアグラムである。図４は上から下に向かっ
て優先度の減少に従い、リクエスト信号ＲＱとシステム
の種々のエレメントの当該アクノレッジ信号ＡＣＫを示
している。ハッチ部分はメモリバスＭＢＵＳ上及びパラ
メータバスＶＬＤＢＵＳ上の動作を示している。

【００６４】リクエストとアクノレッジ信号ＲＱＶＩ
Ｄ，ＡＣＫＶＩＤの一番目の組はディスプレイコントロ
ーラ１８のＦＩＦＯ２２に対応している。信号ＲＱＣ
Ｄ，ＡＣＫＣＤの二番目の組は圧縮データ入力バスＣＤ
ｉｎのＦＩＦＯ２０に対応している。信号ＲＱＶＬＤ，
ＡＣＫＶＬＤの組はＶＬＤ回路１０のＦＩＦＯ２１に対
応している。

【００６５】信号ＲＱＦＩＬＴ（１），ＡＣＫＦＩＬＴ
（１）の組はハーフ画素フィルタ１４により形成される
６つのリクエストの１つに対応している。組ＲＱＳＵ
Ｍ，ＡＣＫＳＵＭは再生マクロブロックを与えるＦＩＦ
Ｏ２６に対応している。図４には更に次の波形も示して
いる；信号ＦＩＬＴＲＤＹの波形で、この信号はハーフ
画素フィルタ１４がデータを与えるため用意されている
ことを加算器１６に示している；信号ＤＣＴＲＤＹの波
形で、この信号はＤＣＴ^-1回路１３がデータを与えるた
め用意されていることを加算器１６に示している；更に
信号ＳＵＭＥＮの波形で、この信号はＦＩＦＯ２６内に
加算器１６により与えられた和を加える。ハーフ画素フ
ィルタ１４によりメモリコントローラ２４及びシークエ
ンサ２８に加えられるマクロブロック同期信号ＭＢＳも
示してある。

【００６６】図４はメモリバスＭＢＵＳが６４−ｂｉｔ
データバスを含みＦＩＦＯの大きさが２パケットのデー
タであり、１パケットのデータはマクロブロックの大き
さに対応している例について記載している。バスＭＢＵ
Ｓの上に書込まれるＦＩＦＯ（２０，２６）はその内容
が容量の半分を越える時リクエストを発生し、バスの上
に読み込まれるＦＩＦＯ（フィルタ１４の２１，２２）
はその内容が容量の半分より小さい時リクエストを発生
する。

【００６７】時間ｔ₀ でリクエストＲＱＶＩＤ，ＲＱＣ
Ｄ及びＲＱＶＬＤが発生する；ＦＩＦＯ２２，２０及び
２１は事実上空になる。リクエストＲＱＶＩＤは優先度
が高いので、時間ｔ₀ のすぐ後信号ＡＣＫＶＩＤにより
アクノレッジが出される。信号ＡＣＫＶＩＤがアクティ
ブの時、メモリコントローラ２４はメモリ１５の適当な
エリア内（ディスプレイされた画像ポインタＤＰにより
表示）でディスプレイされる画素を読み出しＦＩＦＯ２
２内にスタックされる。ＦＩＦＯ２２の内容が容量の半
分を越える時、リクエストＲＱＶＩＤは無能にされる。
しかし、ディスプレイコントローラ１８により行なわれ
る所定の大きさのフルパケットが転送されないかぎり、
タスクは継続する（信号ＡＣＫＶＩＤはアクティブのま
まである）。（実際、以下で分かるようにシステムの有
効性を改善するため幾つかの非割り込み転送サブタスク
に分割される）

【００６８】メモリ１５にはマクロブロックの順序で記
録される画像が含まれているが、これらの画像はライン
の順序でディスプレイコントローラ１８に与えられる必
要がある。このように、メモリコントローラ２４の転送
タスクもラインの順序でデータを読み出すための適当な
アドレスを計算するためである。

【００６９】時間ｔ₁ で、アクノレッジ信号ＡＣＫＶＩ
Ｄが無能にされた直後、リクエストＲＱＣＤは信号ＡＣ
ＫＣＤを発生することによりアクノレッジが行なわれ
る。メモリコントローラ２４はＦＩＦＯ２０の圧縮デー
タをメモリ１５のエリアＣＤに転送する。ＦＩＦＯ２０
の内容が容量の半分より小さい時、リクエストＲＱＣＤ
は無能にされるが、前述のようにデータの転送はデータ
のフルパケットが転送されるまで続く。圧縮データは到
着の順序でメモリ１５に書込まれる。

【００７０】時間ｔ₂ でアクノレッジ信号ＡＣＫＣＤが
無能にされた直後、リクエストＲＱＶＬＤは信号ＡＣＫ
ＶＬＤの発生によりアクノレッジが行なわれる。メモリ
コントローラ２４はその後書込まれた順序で圧縮データ
をメモリ１５からＦＩＦＯ２１に転送する。ＦＩＦＯ２
１の内容が容量の半分より大きい時、リクエストＲＱＶ
ＬＤは無能にされ転送はデータのフルパケットが転送さ
れるまで続く。

【００７１】次にＶＬＤ回路はアンスタック（ｕｎｓｔ
ａｃｋ）を開始しＦＩＦＯ２１に含まれたデータの処理
を開始する。時間ｔ₃ で、ＶＬＤ回路はマクロブロック
ヘッダを復号しバスＶＬＤＢＵＳを通し復号化されたパ
ラメータをこれらを必要とするエレメントに与える。特
に、マクロブロックはハーフ画素フィルタ１４に加えら
れ、量子化スケールは逆量子化回路１２に加えられ、ベ
クトルはハーフ画素フィルタ１４と同じくメモリコント
ローラ２４に加えられる。

【００７２】時間ｔ₄ で、全てのパラメータが加えられ
ＶＬＤ回路は復号化される画像データをＲＬＤ回路１１
に加え始める。これがマクロブロックとベクトルを受け
ると、フィルタ１４は予測マクロブロックを受ける準備
をする。フィルタ１４は受取ったマクロブロックに従い
１つのＲＱＦＩＬＴリクエストを発生する。フィルタ１
４は３個のリクエストラインＲＱＦＩＬＴに関する６個
の異なるリクエストまで発生できるが、これらの異なる
リクエストはマクロブロックの６個の異なるタイプに対
応している（内部、予測、両方向；それぞれのマクロブ
ロックは組み合わされている、即ち累進的である）。こ
の例において、リクエストＲＱＦＩＬＴ（１）は累進的
な予測マクロブロックに対応している。

【００７３】優先度の高いリクエストはアクティブでな
いので、リクエストＲＱＦＩＬＴ（１）は信号ＡＣＫＦ
ＩＬＴ（１）を発生することによりアクノレッジされ
る。同期信号ＭＢＳはフィルタリクエストがアクティブ
にされるようにパルス化されるが、これにより前述の理
由からシークエンサ２８はマクロブロックのカウンタを
増加させ、更にメモリコントローラ２４はＶＬＤ回路を
通して受けた１以上のベクトルを有効にする。

【００７４】このように、時間ｔ₄ の直後にアクノレッ
ジ信号ＡＣＫＦＩＬＴ（１）が発生され、予測マクロブ
ロックのフィルタ１４への転送がメモリ１５の適当なエ
リアから始まる（前方の画像ポインタＦＰにより示され
ている）。フィルタ１４には２つのＦＩＦＯがある；一
方のＦＩＦＯは（前方の画像の）前方マクロブロックを
受けるようにされている；他のＦＩＦＯは（後方の画像
の）後方マクロブロックを受けるようにされている。こ
の例では、メモリコントローラ２４は予測マクロブロッ
クに対応したリクエストを受けフィルタ１４の前方マク
ロブロックＦＩＦＯを選択するアクノレッジ信号ＡＣＫ
ＦＩＬＴ（１）を発生する。メモリコントローラ２４が
受けたフィルタリクエストに左右されるので、フィルタ
１４内で前方マクロブロックＦＩＦＯ、後方マクロブロ
ックＦＩＦＯを選択し、又はアクティブでない状態を続
けることをメモリコントローラ２４に示すため３つのア
クノレッジの１つが発生する（内部マクロブロック）。

【００７５】データがバスＭＢＵＳの６４ｂｉｔｓで転
送され、更にマクロブロックが１６×１６画素の画像の
一部に対応していれば、４：２：０のフォーマットマク
ロブロック（図２ｂ）の転送が、簡単な場合図４の１か
ら３の番号の３つの段階で行なわれる。輝度とクロミナ
ンス画素が８ｂｉｔｓでコード化されている。このよう
に、バスＭＢＵＳ上で転送された１つのワードは８画素
に対応している。各々の転送段階は順次２つの輝度ブロ
ックＹ１とＹ２、２つの輝度ブロックＹ３とＹ４、更に
２つのクロミナンスブロックＵとＶを転送するため１６
サイクルで行なわれる。フィルタ１４のＦＩＦＯの容量
は４つの８×８画素ブロックである。フィルタ１４は当
該ＦＩＦＯの内容が容量の半分より小さい時６個のリク
エストの１個を発生する。

【００７６】実際には、図４には記載していないが、フ
ィルタに加えられる予測マクロブロックには１７×１７
画素の輝度ブロック（Ｙ１−Ｙ４）と、９×１８画素の
クロミナンスブロックＵとＶとが含まれている。更に転
送される一組のブロック（Ｙ１，Ｙ２，Ｙ３，Ｙ４；
Ｕ，Ｖ）は必ずしもバスＭＢＵＳの６４データビットで
“配列”されないが、これには輝度ブロック（大きさが
１３６ビット）が１７読み出しサイクルの３つの段階で
転送される必要があることと、クロミナンスブロック
（大きさが７６ビット）が１８回の読み出しサイクルの
２つの段階で転送される必要があることが含まれてい
る。実際、輝度ブロックの画素の各ラインがバスＭＢＵ
Ｓを通してアクセス可能な３つの６４ビットワードとオ
ーバーラップしており、クロミナンスブロックの各ライ
ンは２つの６４ビットワードとオーバーラップしてい
る。フィルタ１４は蓄積されたデータから輝度及びクロ
ミナンスブロックを取り出す必要がある。

【００７７】簡単な例の一番目の転送段階１の始めに、
フィルタ１４の当該ＦＩＦＯは空である。段階１の終わ
りにブロックＹ１とＹ２は完全に転送されるが、フィル
タ１４はＦＩＦＯを空にし始める；リクエストＲＱＦＩ
ＬＴ（１）はアクティブのままであり、転送段階２がす
ぐに開始する。段階２の間、ＦＩＦＯは半分の状態まで
達する；リクエストＲＱＦＩＬＴ（１）は無能になる
が、転送段階はブロックＹ３とＹ４が完全に転送するま
で継続する。

【００７８】フィルタ１４が一番目のブロックＹ１とＹ
２を受けると、フィルタを通ったデータを加算器１６に
加える準備が行なわれる。フィルタ１４はこの状態を加
算器１６に知らせるため（図３のハンドシェイクＨＳ１
の) ラインＦＩＬＴＲＤＹをアクティブにする。加算器
１６はハンドシェイクＨＳ１の他の信号（図示していな
い）を通してデータを受ける準備でないことを答える
が、これはＤＣＴ^-1回路がまだデータを受ける準備がな
いからであり、これは信号ＦＩＬＴＲＤＹがイネーブル
の時アクティブでない信号ＤＣＴＲＤＹにより示されて
いる。

【００７９】時間ｔ₆ で、ＤＣＴ^-1回路は時間ｔ₄ から
ＲＬＤ回路１１に入れられるデータを与えることを開始
する。ハンドシェイクＨＳ２の信号ＤＣＴＲＤＹはイネ
ーブルにされ、加算器１６はフィルタ１４と追加が開始
するＤＣＴ^-1回路とに示される信号ＳＵＭＥＮをイネー
ブルにする。追加の結果はＦＩＦＯ２６にスタックされ
る。

【００８０】時間ｔ₉ で、ＦＩＦＯ２６は半分満たされ
リクエストＲＱＳＵＭを発生する。このリクエストは優
先度が一番低いが、他のリクエストがアクティブでない
のでアクノレッジ信号ＡＣＫＳＵＭがアクティブになる
ことにより直後にアクノレッジされる。次にメモリ１５
の適当なエリア（再生された画像ポインタＲＰにより示
されている）まで再生されたマクロブロックのブロック
Ｙ１とＹ２の転送段階１を開始する。リクエストＲＱＳ
ＵＭはブロックＹ１とＹ２の転送の間無能にされるが、
ブロックＹ１とＹ２が完全に転送されるまで転送が継続
する。

【００８１】時間ｔ₁₀で、ＦＩＦＯ２６は再び半分まで
満たされ再生マクロブロックのブロックＹ３とＹ４を転
送する段階２が開始する、等々。

【００８２】前述の記載は、図３のシステムで行なわれ
るメインタスクの非常に簡単な連鎖に関している。実際
に、多くのタスクはより高い優先度を有したタスクによ
りランダムに割込まれる。

【００８３】例えば時間ｔ₅ で、時間ｔ₆ の前にリクエ
ストＲＱＣＤはＦＩＦＯ２０に含まれる圧縮データをメ
モリ１５に転送するため再びイネーブルにされる。

【００８４】時間ｔ₇ で、フィルタにより処理される予
測マクロブロックからクロミナンスブロックＵとＶを受
けるため、フィルタ１４はリクエストＲＱＦＩＬＴ
（１）を発生する。このリクエストは、アクノレッジ信
号ＡＣＫＦＩＬＴ（１）が無能にされる時、即ち圧縮デ
ータのパケットの全てがＦＩＦＯ２０からメモリ１５に
転送される時のみ、アクノレッジ信号ＡＣＫＦＩＬＴ
（１）によりアクノレッジが行なわれる。ブロックＵと
Ｖは次にフィルタ１４への転送を開始するが、これは前
述の三番目の段階に相当する。

【００８５】時間ｔ₈ では、リクエストＲＱＦＩＬＴ
（１）はまだアクティブであるが、より高い優先度を有
するリクエストＲＱＶＬＤが発生する。しかし、マクロ
ブロックの２つのブロック（この場合ＵとＶ）の転送は
割り込みできない基本的なタスクである。このように、
信号ＡＣＫＶＬＤをイネーブルにすることにより信号Ｒ
ＱＶＬＤのアクノレッジを行なう前には、このシステム
はリクエストＡＣＫＦＩＬＴ（１）が無能にされるまで
待機する。

【００８６】幾つかのタスクはより高い優先度を有した
タスクによりいつでも割り込みを行なうことができるの
で、このタスクは周期的な連鎖をしていない。種々の復
号化パラメータ（ベクトル、画像タイプ…）が予知でき
ない時間にこれらのパラメータを要求する回路に到達す
る。適当な時間でパラメータを検討するための回路をイ
ネーブルにするため、各回路にはレジスタがあり、この
レジスタ内でパラメータが到達した時スタックされる；
その後、パラメータは使用される時同期信号により累進
的なスタックが行なわれないか又は有効にされる。これ
を行なうため、同期信号ＭＢＳ，ＩＳＹＮＣ及びＶＳＹ
ＮＣが与えられている。

【００８７】信号ＭＢＳは、例えば予測マクロブロック
を処理するため必要なパラメータを受ける時、フィルタ
１４によりアクティブにされるマクロブロック同期信号
である。信号ＭＢＳはメモリコントローラ２４に与えら
れるが、これはフィルタ１４に加えられる１以上の予測
マクロブロックを取り出すベクトルを適当な時間に有効
にするためである。

【００８８】ＶＬＤ回路が画像の終わり（ＥＯＰ）を検
知する時、及びディスプレイ垂直同期信号がイネーブル
の時アクティブにされる信号ＩＳＹＮＣはメモリコント
ローラＭＣＵ内で適当な時間に一組の画像ポインタＩｍ
Ｐｔを有効にする。信号ＩＳＹＮＣもメモリコントロー
ラの計算レジスタをリセットするが、このレジスタはメ
モリ１５内に記憶されたデータのアドレスを計算するた
めに使用される。

【００８９】図３のシステムに使用されるメモリコント
ローラは以下に詳細を記載する特別な利点を有する処理
装置である。実際には、従来の処理装置はバスを通して
のみ通信している；バス以外の他の方法ではパラメータ
を受信するようにされていない。更に、従来の処理装置
ではリクエストは割り込みリクエストに相当しており、
アクノレッジはリクエストを発生した装置（ＦＩＦＯ）
の読み出し又は書き込み動作に相当している。

【００９０】従来の処理装置を使用することも勿論可能
である。この場合、画像ポインタＩｍＰｔ及びベクトル
はメモリバスに接続されているＦＩＦＯにスタックされ
ている。従って、信号ＭＢＳとＩＳＹＮＣは優先度の一
番高い割り込みリクエストに対応しているが、これは処
理装置がパラメータを読み出し内部ワークレジスタに書
き込みができるようにするためである。

【００９１】−メモリコントローラ− 図５には特別な利点を有する処理装置に基づくこの発明
によるメモリコントローラの実施態様を示している。こ
の処理装置を記載する前に、従来の処理装置の構造を以
下に記載するが、これはこの発明による処理装置の利点
を強調するためとその構造をより理解しやすくするため
である。

【００９２】従来の処理装置には、より一般的に算術論
理演算装置（ＡＬＵ）と呼ばれる処理装置が含まれてい
る。このＡＬＵは先ずシステムバスを通しＲＯＭ又はＲ
ＡＭに記憶されている命令を受ける、即ちロードし、次
にこの命令を実行する。この命令の実行により一般に転
送されるデータがシステム上の２つのメモリロケーショ
ンの間、即ちメモリと処理装置のレジスタとの間に生ず
る。

【００９３】従来の処理装置では、命令が取り出される
アドレスは単一の命令ポインタの中に含まれている。処
理装置が多数の同時のタスクを実施する必要があれば、
リクエストはそれぞれのタスクに関連している。リクエ
ストが処理装置に到達すると、割り込みが行なわれ新し
いタスクに関連した新しいプログラムが実行される。あ
るタスクから他のタスクへの切り換えを可能にするた
め、所謂“コンテクストセーブアンドリストア（ｃｏｎ
ｔｅｘｔｓａｖｅａｎｄｒｅｓｔｏｒｅ）”手順
が使用される。この手順にはプログラムに実行が割込ま
れる時、及びその後続けられる時、それぞれ命令ポイン
タの内容をセーブ及びリストアすることから成る。この
手順では特に命令サイクルにおいて時間が消費されタス
クの実行速度が制限される。

【００９４】図５では、これに対しこの発明に基づくメ
モリコントローラ２４に多数の命令ポンイタＩＰ１，Ｉ
Ｐ２…ＩＰｎが含まれているが、各々の命令ポインタは
メモリバスＭＢＵＳ上でのデータ転送のタスクに対応し
ている。これらのポインタは、処理装置５０により取り
出される命令アドレスとして内容を与える個々のイネー
ブルラインＥＮ１−ＥＮｎにより一度に１つづつイネー
ブルされる。イネーブルラインＥＮはバスＲＱ／ＡＣＫ
のリクエストラインＲＱを受けるプライオリティ復号器
５２により制御されている。それぞれのリクエストライ
ンＲＱにはプライオリティレベルが割り当てられてい
る。同じプライオリティレベルを数個のタスクに割り当
てることも可能である。従って、例えば異なるプライオ
リティレベルをこれらのタスクに内部で割り当てること
により、更に１つの命令又はグループの命令が実行され
る毎にこれらのレベルを循環的にシフトさせることによ
り、復号器５２は一度に１つのポインタＩＰのみをイネ
ーブルにする必要がある。これにより同一のプライオリ
ティレベルを有するタスクは実際にシフトが行なわれる
異なるレベルを有すると言うことができる。

【００９５】ＦＩＦＯがリクエストを発生すると、メモ
リバスを通してデータを受け又は与える準備が行なわれ
る。リクエストのアクノレッジはリクエストが無くなる
まで当該ＦＩＦＯにデータを書き込み又は読み出すこと
から成り、書き込み又は読み出しサイクルはＦＩＦＯに
特有なアドレスでメモリバスＭＢＵＳを通して行なわれ
る。より好都合なアクノレッジのシステムを後に記載す
る。

【００９６】更に、メモリコントローラにより必ず実行
されるタスクは予め定義されているので、これらのタス
クに対応するプログラムはメモリバスＭＢＵＳに独立な
非揮発性命令メモリ（ＲＯＭ）５４に記録されている。
イネーブル命令ポインタＩＰi の内容はＲＯＭ５４のア
ドレス入力に加えられている。ＡＬＵ５０はメモリバス
ＭＢＵＳに連結されこのバスの上にデータを転送する
が、ＲＯＭから命令を直接受けるため従来のＡＬＵと比
較して変形されている。従来の処理装置のこの種の変形
は当業者により容易に行なうことができる。

【００９７】従来の処理装置には同じバスに接続されて
いる命令レジスタとワークレジスタが含まれている。命
令がロードされると命令レジスタ内に書込まれ、この命
令が実行されると動作がバスとワークレジスタの間で生
ずる。

【００９８】この発明によれば、命令レジスタをメモリ
バスＭＵＢＳに接続する代わり、この命令レジスタ（図
示していない）がＲＯＭ５４の出力に接続されている。
このような構成により、ＡＬＵ５０内にロードされると
すぐ実行される。このように、実行される命令と同じ数
の読み出しサイクルが節約されるが、これは時間が大幅
に省略されることを示している。

【００９９】−メモリコントローラの動作−電源が投入
されると、レジスタである各命令ポインタＩＰｉ（ｉ＝
１，２…ｎ）が内蔵プログラムのスタートアドレスに対
応したスタート値ＩＰｉ₀ で初期化される。これらのス
タートアドレスは命令ポインタのレジスタのプレチャー
ジ（ｐｒｅｃｈａｒｇｅ）入力の上に存在するハードワ
イヤデータに対応している。各プログラムの中にあるプ
ライオリティレベルはプライオリティ復号器により決定
されるが、この復号器によりプライオリティレベルとし
てプログラムに例えば内蔵された命令ポインタのランク
が割り当てられている。

【０１００】システムに電源が投入されると、リクエス
トがラインＲＱ上に現われる。プライオリティ復号器は
一番高いプライオリティを有したリクエストに入ってい
る命令ポインタＩＰをイネーブルにする。ＡＬＵ５０は
イネーブル命令（インストラクション）ポインタにより
示されたアドレスに位置している命令をロードし、この
命令を実行する。命令が実行されると、増加（インクレ
メンテーション）回路５６はイネーブル命令ポインタを
増加するが、このポインタは次にＡＬＵにより実行され
る次の命令のアドレスを与える。増加回路５６はイネー
ブルポインタ上でのみ動作し、他のポインタの内容は変
更されない。増加回路５６の表示（＋１）はシンボル記
号である；実行される命令は例えば命令が異なる長さを
有する時、又はジャンプ或いはサブプログラムコール命
令が実行される時、連続したアドレスの位置に必ずしも
ない。この場合、イネーブル命令ポインタは従来の処理
装置で知られているように適当な値だけ増加又は減少す
る。

【０１０１】以下では、命令ポインタＩＰのランク
（ｉ）は内蔵されたプログラム（又はタスク）とリクエ
ストを示すため使用されている。

【０１０２】プログラムｉ−１の優先度より高い優先度
を有するリクエストｉが発生すると、プログラムｉ−１
の現在の分割できないグループの命令が実行された直後
復号器５２はポインタＩＰｉ−１の代わり命令ポインタ
ＩＰi をイネーブルにする。リクエストｉは関係のある
アクノレッジラインＡＣＫにより同時にアクノレッジが
行なわれる。新しいイネーブルポインタＩＰi により指
示された命令はＡＬＵ５０内にロードされ時間のロスを
伴わないで実行される、即ち新しい命令はプログラムｉ
−１の新しい命令が実行されると同時に実行される。

【０１０３】プライオリティ（優先）リクエストｉが無
能にされると、復号器５２は優先度の最大の新しいタス
クに対応した命令ポインタをイネーブルにするが、この
優先度の最大のタスクはタスクｉ又は新しいタスクによ
り中断されたタスクとなる。内蔵されたプログラムは中
断された点から、即ちまだスタートしていないタスクに
対応したプログラムであればその最初から実行される。

【０１０４】この種のシステムでは、あるタスクから他
のタスクへの切り換えはコンテクストセーブアンドリス
トアを実行するため従来のシステムに必要であるデッド
タイムを発生することなく行なわれる。

【０１０５】画像処理システムにおいて、データ転送タ
スクを有するプログラムはエンドレスループ内で実行す
るように設計されている。このように、この種のプログ
ラムの最後の命令はプログラムの最初の命令に対するジ
ャンプである。このジャンプは従来は増加回路５６によ
り管理されている。この発明による制御ループに対する
最適な方法を後に記載する。

【０１０６】前述のように現在のタスクの優先度より高
い優先度のリクエストを発生する代わり、現在の命令の
グループの実行を終えることが望ましい（データのパケ
ットの全ての転送）。従来の処理装置では、特別な命令
により命令リクエストの実行に対しイネーブルとディセ
イブルが行なわれている。しかし、この発明による処理
装置では従来の割り込みシステムが使用できないので、
このような特別の命令は適していない。

【０１０７】この問題を解決するため、この発明では各
々の命令ＩをプリフィックスＩ１とコマンドＩ２とに分
割している。プリフィックスＩ１はプリフィックス復号
器５８に与えられ、従来の命令に対応したコマンドＩ２
はＡＬＵ５０に与えられている。プリフィックスＩ１は
内蔵命令が実行された時現在のプログラムが中断される
か又はされないかを示している。

【０１０８】プリフィックス復号器５８はプライオリテ
ィ復号器５２に信号ＮＥＸＴＥＮを与えているが、この
信号はプリフィックスが特別な値であれば、たとえ現在
のプログラムの優先度より高い優先度のリクエストが発
生しても、新しい命令ポインタのイネーブルを禁止す
る。

【０１０９】−メモリコントローラの最適化− 命令のプリフィックスＩ１は適当なビット数により、現
在のプログラムが現在の命令の後に中断されるか又はさ
れないか、更に現在の命令を所定の時間実行する必要が
あるかを示すのに好都合である。プリフィックスＩ１に
より更に現在の命令がプログラムの最後の命令であるか
示すこともできる（この可能性の利用は後に示す）。

【０１１０】プリフィックス復号器５８はプリフィック
スＩ１により決定される多数のサイクルで初期化される
命令サイクルのダウンカウンタから構成されている。こ
の数はプリフィックス復号器内に記憶された幾つかの一
定数の中から選択された数、即ちＡＬＵ５０により与え
られる数Ｎである。ループ命令が実行されると、プリフ
ィックス復号器５８は命令サイクルが所要の数の間増加
回路５６を禁止する。この結果ロードされた命令は希望
の回数だけ実行される。

【０１１１】この方法では実行される各ループに対する
ジャンプ命令を省略しており、これにより１つの命令だ
けが連続的に数回実行されることになっておれば大幅に
時間の節約ができる。このようなループ命令はデータが
パケットにより転送されることになっている時特に有益
であるが、これはこのシステムにおける１つのケースで
ある。

【０１１２】現在実行された命令が最後の１つであるこ
とをプリフィックスＩ１が示していれば、命令が実行さ
れる毎に復号器５８は信号ＩＮＩＴに一組の命令ポイン
タＩＰを与えるが、これによりプログラムスタートアド
レスにおいてのみイネーブルポインタの初期化が行なわ
れる。

【０１１３】このようなシステムでは、幾つかの場合処
理装置の命令セットは多くのジャンプ命令を含まないセ
ットに制限されるが、これにより処理装置、より詳細に
は増加回路が大幅に簡単になる。

【０１１４】この処理システムにおいては、データの処
理は特別な回路により行なわれる。メモリコントローラ
のみがメモリバスＭＢＵＳを通してデータを転送し、画
像メモリ１５内で適当なデータアドレスを計算する。

【０１１５】各々のＦＩＦＯはメモリバスＭＢＵＳの上
に内容を与え、又はこのＦＩＦＯがアクノレッジ信号Ａ
ＣＫを受けた時メモリバスＭＢＵＳの上にあるデータを
受ける。この信号ＡＣＫは命令Ｉのそれぞれから追加フ
ィールドＩ３を受けるアクノレッジ回路５９により与え
られている。この構成によりＦＩＦＯと、メモリバスＭ
ＵＢＳに接続された読み出し−書き込み専用装置とが、
メモリバス上に多くのアドレスを発生することなく命令
（より詳細にはフィールドＩ３）により直接選択され
る。これにより画像メモリ内に読み出されるデータが書
き込み専用装置に直接書込まれ、更に読み出し専用装置
に読み出されるデータが画像メモリ内に直接書込まれる
が、これは書き込みサイクルが後に続く読み出しサイク
ルを実施する必要性を生ずることなく行なわれている。
アクノレッジ回路５９は必要があれば、復号器及び／又
はアクノレッジを適当にフォーマットする回路である
（例えばＦＩＦＯメモリにより読み出される前にバスの
上の現在のデータに画像メモリの時間を与えるためアク
ノレッジ信号を遅延する必要がある）。

【０１１６】前に示したように、リクエストの内容が内
容の最小値より小さい時、例えばＦＩＦＯサイズの半分
に等しい時書き込み専用ＦＩＦＯはリクエストを発生す
る。書き込み専用ＦＩＦＯが有するタスクはデータのパ
ケットを画像メモリからＦＩＦＯに転送することから成
るが、このデータのパケットの大きさは固定されてお
り、例えばＦＩＦＯの大きさの半分に等しい。

【０１１７】このような転送動作は前述のように、画像
メモリ呼び出し命令のループ化された実行から成るが、
このループの数は読み出し命令のプリフィックスＩ１に
より決定されている。読み出し命令のそれぞれの実行の
毎に、画像メモリはＦＩＦＯにすぐ転送されるデータを
メモリバスの上で与える。

【０１１８】読み出し専用ＦＩＦＯは内蔵された多数の
データが内容の最大値、例えばＦＩＦＯの大きさの半分
に等しい値を越える時、リクエストを発生する。ＦＩＦ
Ｏが有するタスクはデータのパケットによりＦＩＦＯの
内容を画像メモリに転送することから成る。パケットの
それぞれには例えばＦＩＦＯの大きさの半分に等しい一
定数のデータが入っている。

【０１１９】このような転送動作は画像メモリ書込み命
令のループ化された実行から成るが、ループの数は書込
み命令のプリフィックスＩ１により決定される。ＦＩＦ
Ｏのアクノレッジ信号がアクティブになると、ＦＩＦＯ
は書込み命令の実行速度でバスの上にデータを与える。
このようにＦＩＦＯによりバスの上に与えられるそれぞ
れのデータは画像メモリにすぐ書込まれる。

【０１２０】画像メモリ内のどの位置からデータパケッ
トが転送されるかを知るため、例えば画像メモリ内に記
憶されたデータのポインタを更新することができる。Ａ
ＬＵにはアドレスレジスタＡＲがあるが、このアドレス
で転送（読み出し又は書込み）動作が行なわれる。デー
タのパケットの転送プログラムの始めにはこのアドレス
レジスタＡＲ内にデータポイントの内容を書込む命令が
含まれている。プログラムのその後の命令は読み出し又
は書込み命令においてアドレスレジスタの内容を適当に
変更する命令である。この適当な変更は増加（この量は
画像メモリ内の連続したアドレスでデータを書込むこ
と、又は読み出すことに相当する）であり、より複雑な
計算（例えば一連のマクロブロックから画像ラインを取
り出す再帰計算）である。

【０１２１】しかし、転送命令の各実行においてアドレ
スレジスタＡＲを変更する命令の実行には転送命令の前
後に命令が挿入されることが必要であるが、この命令は
転送命令と同じループで実行される。この方法は現在の
命令のみがループ化されることを示すプリフィックスＩ
１を使用することにより与えられる利点とは両立しな
い。

【０１２２】この欠点を避け更にシステムのスピードを
上げるため、ＡＬＵにはハードウエアによりアドレスの
計算に対する所定の数の所定の機能を実行するアドレス
計算ユニット５０−１がある。計算ユニットのそれぞれ
の計算機能は命令Ｉの追加フィールドＩ４により選択さ
れる（フィールドＩ４もアクノレッジフィールドＩ３に
相当している）。このように実行される各命令に対し、
特別なアドレス計算機能が選択される。それぞれのハー
ドワイヤ機能は命令サイクルに同期してレジスタＡＲの
状態を変更するように計算されている。

【０１２３】この構成により単独の読み出し又は書込み
の命令に対するループ実行が行なわれが、この読み出し
又は書込み動作は命令に関連したハードワイヤ機能によ
り各ループで自動的に、又適当に更新されるレジスタＡ
Ｒを含むアドレスに発生する。

【０１２４】既に述べたように、メモリバスＭＢＵＳに
接続されたＦＩＦＯ内に移動補償ベクトルと画像ポイン
タを記憶させる代わり、これらのパラメータは計算ユニ
ット５０−１のレジスタ５０−２内にスタックされる。
それぞれの画像同期パルスＩＳＹＮＣにおいて、計算ユ
ニット５０−１により新しい組の画像ポインタが検討さ
れ、更にアドレスレジスタＡＲが初期化されるようにレ
ジスタ５０−２の内容がシフトされる。それぞれのマス
クブロック同期パルスＭＢＳにおいて、計算ユニット５
０−１が新しいベクトルを検討するようにレジスタの内
容がシフトされる。

【０１２５】以下では、ＦＩＦＯから画像メモリにｎ個
のデータのパケットを転送するプログラムを検討する。
この転送プログラムは対象とするＦＩＦＯにより与えら
れるリクエストで初期化されるタスクに相当している。
数ｎは対象とするＦＩＦＯがパケットのｎ＋１番目のデ
ータを受けた時リクエストを無能にするように選択され
ている。

【０１２６】このようなプログラムは基本的に次の連続
的な命令から成る：（１）現在のタスクの最初の実行の間に使用される最後
のアドレスをレジスタＡＲにロードする１つの命令（こ
のアドレスは例えばタスクに割当てられた位置で画像メ
モリ内に記憶されている）。この命令のプリフィックス
Ｉ１は命令が実行された後タスクが（より高い優先度の
タスクにより）中断されないことを示している。フィー
ルドＩ３とＩ４はアクティブでない値を有している。（２）命令がｎ回実行されタスクが中断されることをプ
リフィックスＩ１が示す１つの転送命令。フィールドＩ
３は使用されるＦＩＦＯを選択し、フィールドＩ４は使
用されるハードワイヤアドレス計算機能を選択する。（３）レジスタＡＲの内容をセーブする１つの命令で、
そのプリフィックスＩ１はプログラムの実行が一番目の
命令から再開されることとタスクが中断されることを示
している。フィールドＩ３とＩ４にはアクティブでない
値が含まれている。

【０１２７】このようなタスクはプログラムの最後の命
令（これはタスクの休止を認める命令である）の場合
で、即ちデータの全てのパケットが転送される時より高
い優先度のタスクに制御を移す。パケット内のデータの
数ｎが高ければ、より高い優先度のタスクにしばしば制
御を移す必要がある。

【０１２８】これを行なうため、一番目のアプローチは
ｎ個のパケットをｎ₁ …ｎ_i …ｎ_pから成るｐ個のサブ
パケットに分割すること、及びｎ₁ …ｎ_i …ｎ_p のデー
タのｐ個の連続した転送サブプログラムを有する転送プ
ログラムを与えることである。これは３つのサブブロッ
クにマクロブロックを転送する場合を提示している。転
送命令がｎ回の代わりｎ_i 回実行されること、及びプロ
グラムが最初の命令から再開されることを最後のサブプ
ログラムのセーブＡＲ命令のみが示していることを除く
と、各サブプログラムは前述の３つの命令を含んでい
る。これにより各サブプログラムの終わりで、即ち（ｎ
データの代わりに）ｎ_i のデータの転送に対し多くても
等しい比較的短い潜伏時間の後により高い優先度のタス
クに制御が移される。これにより、各サブプログラムで
個々のアドレス計算機能も選択され、更に他のタスクに
使用されているが複雑な計算機能を簡単なサブプログラ
ムに分割される。

【０１２９】しかし、このアプローチにはｎ_i のデータ
の２つの転送の間にはセーブ命令の実行とレジスタＡＲ
の更新命令に実行が必要で、これにより処理が遅くな
る。

【０１３０】二番目のアプローチはこの欠点を回避する
が、これにはハードワイヤ計算機能と同じ数のアドレス
レジスタＡＲがＡＬＵ内にある。このようにそれぞれの
計算機能は自身のアドレスレジスタ上で動作を実施し、
更に（内蔵タスクが中断するので）その機能が中断され
れば内蔵アドレスレジスタは機能が再度アクティブにさ
れれば継続するアドレスを保持している。これらのアド
レスレジスタを更新又はセーブする必要はない。この結
果、転送プログラムのみがアドレスレジスタの一番目の
更新命令、最後のセーブ命令、更にその間の一連の転送
命令から構成されているが、これらの命令のそれぞれは
ループ内で実行され、転送命令のプリフィックスＩ１は
ループの数を示している。

【０１３１】プログラムはループ命令が実行される間中
断されてはいけない。このようにするため、ループ命令
のフィールドＩ１はプログラムが中断されてはいけない
ことをアクティブビットにより示している。このアクテ
ィブビットは信号ＮＥＸＴＥＮ（現在のプログラムが中
断される場合があることを示す役目をする）をアクティ
ブにしないプリフィックス復号器により明らかにされ
る。

【０１３２】−画像メモリとしてのダイナミックメモリ
の使用− 一般的に使用される画像メモリはダイナミックメモリで
ある（ＤＲＡＭ）。ＤＲＡＭの利点はこれらの形が小さ
く低廉で、記憶容量が大きいことである。しかし、ＤＲ
ＡＭは２つのステップでアクセスされる。実際ＤＲＡＭ
は幾つかのページに分割される。ＤＲＡＭ内で読み出し
又は書込みを行なう前に、ページは特別なアドレスサイ
クルで選択される必要がある；次にワードは通常の読み
出し又は書込みサイクルでこのページ内で選択される必
要がある。ページが選択されるとこのページのワードは
通常の読み出し又は書込みサイクルにより全てアクセス
できることは勿論である。

【０１３３】ＤＲＡＭの使用を最適にするため、マクロ
ブロックの輝度ブロックは一番目のページに記憶され、
クロミナンスブロックは他のページに記憶される。クロ
ミナンスブロックはブロックの全数をＤＲＡＭのページ
内に記憶するため輝度ブロックから分離される。処理装
置の適当な機能によりマクロブロックの転送の間ブロッ
クの分離及び分類が管理される。

【０１３４】予測マクロブロックＭＰｐはランダムな移
動補償ベクトルにより決定されるので、ＤＲＡＭの幾つ
かのページをオーバーラップできる。予測器の読み出し
は、従ってより複雑である。この場合、選択された計算
機能により数Ｎがプリフィックス復号器に与えられる
が、この数Ｎはベクトルから計算される。数Ｎは例えば
予測器を部分的に含む上側のページ内で予測器の列の画
素の高さを示している。予測器の読み出しは、それぞれ
完全な画素の列に対し上側のページ内に含まれる列の一
番目の部分の画素を読み出すためＮ回読み出し命令を実
施し、次に下側のページ内の列の残りの部分を読み出す
ためＨ−Ｎ回読み出し命令を実施することから成るが
（Ｈは列の画素内のトータルの高さ）、このページの変
化は２つの読み出しループの間で行なわれる。

【０１３５】この構成により、予測器は適当な順序で読
み出されるが、これにより予測器の画素を再配列するた
め複雑なアドレス計算機能と、再配列される前に予測器
の画素を任意に記憶するバッファとを与える必要性が避
けられる。前述のＥＰ−Ａ−０５０３９５６の特許出願
においては、ページ内に含まれる部分予測器の全ての画
素は、より一層複雑になることを犠牲にしてページの変
化の数を最小にするため、他のページに含まれる部分予
測器の画素を読み出す前に読み出される。

【０１３６】この発明によれば、システムが十分早いの
でより多くのページの変化を実行できる。更に、ページ
変化の数の増加は実際には６４データビットのメモリバ
スでは１００クロックサイクルあたり約４クロックサイ
クルである。

【０１３７】−マイクロプロセッサに内蔵されたＭＰＥ
Ｇ復号器− 図６には幾つかのヘッダのあるプライベートデータを使
用することに特に適したこの発明に基づくＭＰＥＧ復号
器の実施態様を示している。

【０１３８】ＭＰＥＧ復号器はマイクロプロセッサを含
むテレビジョン装置又マイクロコンピュータのような装
置に最も多く使用されている。

【０１３９】図６には同じ参照番号を付けた図３と同じ
エレメントを示している。このシステムと図３のシステ
ムの違いはマイクロプロセッサ６０により制御されてい
るプロセッサバスＰＢＵＳがあることである。マイクロ
プロセッサ６０はＶＬＤ回路１０の幾つかのタスクを実
施するようにされている、即ち構成パラメータをディス
プレイコントローラ１８に与え、量子化テーブルＱＴａ
ｂを逆量子化回路１２に与え、画像ポインタＩｍＰｔを
メモリコントローラ２４に与え、更に（移動補償ベクト
ルに関する画像タイプ及び復号化情報）ＶＬＤ回路が必
要とする復号化パラメータ（“命令”）を与えている。

【０１４０】更にこのシステムには、２つの追加された
ＦＩＦＯ、即ち１つはメモリ１５内にバスＰＢＵＳから
データを書込むためのＦＩＦＯ６２で、他はバスＰＢＵ
Ｓの上でメモリ１５からデータを書込むためのＦＩＦＯ
６４がある。ＦＩＦＯ６４の内容は更に同期信号ＩＳＹ
ＮＣを受け割り込みリクエストＩＲＱをマイクロプロセ
ッサ６０に与えるヘッダ検出器６６により使用されてい
る。

【０１４１】ＦＩＦＯ６４はメモリ１５から圧縮データ
を受ける。ヘッダ検出器６６はシーケンス画像ヘッダを
検出しこれらのヘッダの１つが検出された時マイクロプ
ロセッサ６０に割り込みを行なうようにされている。マ
イクロプロセッサの役目はＦＩＦＯ６４内でヘッダを読
み出すこと、これらのヘッダのパラメータを取出すこ
と、量子化テーブルを回路１２に、構成パラメータをデ
ィスプレイコントローラ１８に、ＶＬＤ回路に対する命
令をシークエンサ２８に与えること、前述の４つの画像
ポインタ（ＲＰ，ＦＰ，ＢＰ，ＤＰ）を計算すること、
更にこれらをメモリコントローラ２４に与えること、で
ある。

【０１４２】更に、マイクロプロセッサ６０はオンスク
リーンディスプレイデータとプライベートデータをヘッ
ダから取り出す。オンスクリーンディスプレイデータは
ＦＩＦＯ６２に与えられ、バスＭＢＵＳを通してメモリ
１５のエリアＯＳＤに伝えられる。プライベートデータ
はマイクロプロセッサ６０に内蔵されたメモリ（図示し
ていない）に記憶され、デコンプレッションシステムに
対し外部となるエレメントにより使用されている。

【０１４３】このような構成により、ＶＬＤ回路により
実施されるタスクが減少するが、これにより速度が増加
し複雑度が減る。勿論、ヘッダを検出する必要があるの
で、ＶＬＤ回路はシーケンス画像ヘッダを検出するが、
処理はしない。

【０１４４】ＦＩＦＯ６２からメモリ１５への転送と、
メモリ１５からＦＩＦＯ６４への転送はメモリコントロ
ーラ２４により実施される追加されたタスクであり、こ
れらのタスクは他のＦＩＦＯに関して記載したリクエス
ト／アクノレッジシステムにより実施される。ＦＩＦＯ
６２に関連してタスクは例えばＦＩＦＯ２０と２２の優
先度から構成される優先度を有しており、ＦＩＦＯ６４
に関連したタスクは例えばＦＩＦＯ２０と２１の優先度
から構成される優先度を有している。

【０１４５】図６のシークエンサ２８は図３のシークエ
ンサに比較すると役目が追加されている。この役目はＶ
ＬＤ回路の命令をレジスタ内にスタックすること、信号
ＩＳＹＮＣと同期してＶＬＤ回路にこれらの命令を与え
ることである。

【０１４６】マイクロプロセッサ６０は幾つかのＭＰＥ
Ｇ復号器のタスクを引き継ぐが、このタスクはマイクロ
プロセッサの能力を大幅に損なうことがなく復号器によ
り実施が複雑になる。実際には、ＩＮＴＥＬ４８６−タ
イプのプロセッサの場合、例えばこれらのタスクはマイ
クロプロセッサの能力のほぼ１％に対応しており、優先
度の一番低い割り込みルーチンにより処理される。

【０１４７】−高精細画像の処理− この発明によるデコンプレッションシステム、即ちＭＰ
ＥＧ復号器は標準精細のテレビジョン画像（例えば７２
０×４８０画素の画像）を処理することができる。高精
細画像を処理するため、工程の計算が増加する。例えば
１４４０×９６０画素の高精細画像を処理するため、少
なくとも４つのＭＰＥＧ復号器を並列に動作する必要が
ある。

【０１４８】図７は４つのスライス部分ＳＬ１−ＳＬ４
に分割された高精細画像を示しており、それぞれはＭＰ
ＥＧ復号器により処理されている。

【０１４９】図８は高精細画像の４つのスライス部分を
処理するため接続された４つのＭＰＥＧ復号器を示して
いる。各ＭＰＥＧ復号器の入力は圧縮データバスＣＤｉ
ｎに接続されており、更に各復号器はそれぞれの画像メ
モリで動作する。各復号器のディスプレイコントローラ
はスライス部分に対応したディスプレイ同期信号を受
け、ディスプレイコントローラにより与えられるデータ
が重ねられる。このように、１つの復号器のディスプレ
イコントローラは関連したスライスが表示される毎に水
平同期パルスＨＳＹＮＣのバーストを受け、更に１つの
画像から他の画像の遷移を示す垂直同期パルスＶＳＹＮ
Ｃを受ける。

【０１５０】しかし、多数の復号器を並列に配置するの
は容易でない。実際には、図７に関して、例えばスライ
スＳＬ３の上側の部分のマクロブロックＭＢ１を再生す
るため、スライスＳＬ２の下側の部分にある予測マクロ
ブロックＭＢｐ１を使用する必要がある。同様に、スラ
イスＳＬ３の下側部分にマクロブロックＭＢ２を再生す
るため、スライスＳＬ４の上側の部分にある予測マクロ
ブロックＭＢｐ２を使用する必要がある。言い換えれ
ば、スライスＳＬ３に関連した復号器はスライスＳＬ２
とＳＬ３に関連した復号器のメモリをアクセスすること
ができる。

【０１５１】この発明では標準精細画像を復号するため
使用したＭＰＥＧ復号器の簡単な変更を提示している。
この変更によりあらゆる精細度の画像を処理するため多
数のＭＰＥＧ復号器を並列に配置することができる。

【０１５２】このようにするため、この発明では復号器
に関連したメモリを大きくしているが、これは隣接スラ
イスの境界エリアに対応したマージンと関連スライスを
含むようにするためである。境界エリアの高さは移動補
償ベクトルの垂直の大きさの最大値により決定される。
以下ではこの大きさは画像スライスの半分の高さに相当
していると仮定する。従って、スライスに関連したメモ
リは関連スライス、隣接上側スライスの下側半分、更に
隣接下側スライスの上側半分を含むのに適した大きさで
ある。一番端の復号器のメモリの大きさは関連スライス
とスライスの半分を含むのに適している。

【０１５３】このような構成により、スライスのマクロ
ブロックを再生するため使用されている全ての予測マク
ロブロックはこのスライスと関係のある復号器のメモリ
コントローラによりアクセスされる。

【０１５４】更に、それぞれの復号器の間には交換シス
テムが与えられているが、このシステムにより復号器は
メモリにスライスのデータを与え、又隣接復号器のメモ
リに同じデータを与えている。

【０１５５】図９にはこの発明に基づき並列に接続され
た２つの復号器の内部構造を部分的に示している。各々
の復号器には加算器１６と再生マクロブロックを復号器
メモリに与えるＦＩＦＯ２６とを示している。加算器１
６はＦＩＦＯ２６を通してデータを復号器のメモリに与
えているが、この加算器は同時に隣接復号器に接続され
た交換バスＸＢＵＳ上に同じデータを与えている。各復
号器には更に２つのＦＩＦＯ９０と９２があるが、これ
らのＦＩＦＯは復号器のメモリバスＭＢＵＳに接続さ
れ、それぞれ２つの隣接復号器の交換バスからデータを
受ける。復号器の他のＦＩＦＯのように、ＦＩＦＯ９０
と９２のデータは復号器のメモリコントローラにより実
行されるリクエスト／アクノレッジシステムを通し復号
器のメモリに転送されている。ＦＩＦＯ９０に関係する
タスクはＦＩＦＯ９０から上側境界スライスのメモリエ
リア１／２ＳＬにデータを転送するためにあり、ＦＩＦ
Ｏ９２に関係するタスクはＦＩＦＯ９２から下側境界ス
ライスのメモリエリア１／２ＳＬにデータを転送するた
めにある。

【０１５６】スライスＳＬの全てのデータは交換バスＸ
ＢＵＳの上に与えられているので、ＦＩＦＯ９０と９２
の前には当該ハーフスライスのデータをフィルタに通す
ためそれぞれバリア回路９４と９６とがある。このよう
にするため、バリア回路９４にはカウントされたデータ
の数がスライスの半分のデータ数に達するとすぐデータ
をＦＩＦＯ９０に転送するデータカウンタがある。バリ
ア回路９６にはカウントされたデータの数がスライスの
半分のデータ数に達する時までデータをＦＩＦＯ９２に
転送するデータカウンタがある。バリアカウンタ９４と
９６のカウンタは２つのスライスのディスプレイの間
で、例えば垂直同期信号ＶＳＹＮＣにより初期化され
る。

【０１５７】この発明に基づく高精細画像処理システム
には４つの個々のＭＰＥＧ復号器のメモリサイズに比較
して７５％のメモリサイズの増加が必要である。しか
し、増加したメモリサイズの価格はシステムを簡単にす
ることにより補うことができる。

【０１５８】以上のようにこの発明の１つの特別な実施
態様について記載したが、種々の変形、変更及び改善が
当業者には容易に考えられる。このような変形、変更及
び改善はこの開示の一部であり、この発明の内容及び範
囲である。従って、前述の記載は一例でありこれには制
限されない。

【図面の簡単な説明】

【図１】ＭＰＥＧデコンプレッションシステムの基本エ
レメント

【図２Ａ】マクロブロックの復号化ステップ

【図２Ｂ】マクロブロック構造の一例

【図３】この発明に基づくデコンプレッションシステム
の構造、即ちＭＰＥＧ復号器の実施態様

【図４】図３のデコンプレッションシステムの動作を示
すタイミングダイアグラム

【図５】この発明に基づくメモリコントローラの好都合
な実施態様

【図６】この発明に基づくデコンプレッションシステム
の他の実施態様

【図７】多数のデコンプレッションシステムによるスラ
イスにより処理される高精細テレビジョン画像

【図８】高精細画像を処理するため並列に接続された多
数のデコンプレッションシステム

【図９】この発明に基づき並列接続を容易にする復号器
の内部構造の部分的な実施態様

【符号の説明】

１０可変長復号器（ＶＬＤ）１１ランレベル復号器（ＲＬＤ）１２逆量子化回路（Ｑ^-1）１３逆離散コサイン変換回路（ＤＣＴ^-1）１４ハーフ画素フィルタ１５メモリ１６加算器１８ディスプレイコントローラ２０，２１，２２バッファメモリ（ＦＩＦＯ）２４メモリコントローラ（ＭＣＵ）２６ＦＩＦＯ２８シークエンサ５０処理装置（ＡＬＵ）５０−１アドレス計算装置５０−２レジスタ５２プライオリティ復号器５４非揮発性命令メモリ（ＲＯＭ）５６増加回路５８プリフィックス復号器５９アクノレッジ回路６０マイクロプロセッサ６２，６４ＦＩＦＯ６６ヘッダ検出器９０，９２ＦＩＦＯ９４，９６バリア回路

フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所 8420−5ＬＧ０６Ｆ 15/66 ３３０Ｃ

Claims

【特許請求の範囲】

【請求項１】画像ブロックに対応したパケットにより
到達する圧縮データを処理するシステムで、前記のパケ
ットはパケットの復号化パラメータを有するヘッダによ
り分離されており、前記のシステムには次のものが含ま
れている：（ａ）前記の復号化パラメータを用いた幾つかの処理用
エレメント；（ｂ）前記のエレメントの処理速度に適合した速度によ
り処理用エレメントの間でデータを交換し、更に処理又
は再使用するため画像メモリ（１５）内でデータを記憶
するためメモリコントローラ（２４）により制御された
メモリバス（ＭＢＵＳ）；（ｃ）パケットを直列に処理するために接続された多数
の処理用エレメントを有するパイプライン回路（１１，
１２，１３）；（ｄ）処理されるパケットをパイプライン回路に与え、
更に復号化パラメータをシステムのエレメントに与える
パラメータバス（ＶＬＤＢＵＳ）で、前記のパラメータ
バスはメモリバスから圧縮データを受け更にパケット及
び復号化パラメータを取り出すマスタ処理用エレメント
（ＶＬＤ）により制御されている。
【請求項２】圧縮データの各パケットの前にブロック
ヘッダがあり、更にパケットが連続したグループになっ
ている請求項１のシステムで、パケットの各グループの
前にはグループヘッダがあり、このグループヘッダはグ
ループ復号化パラメータを含み、更にプライベート及び
オンスクリーンディスプレイ情報を含む可能性がある
が、このシステムには更に次のものが含まれている：（ａ）グループ復号化パラメータ、更にプライベート及
びオンスクリーンディスプレイ情報をシステムエレメン
トに供給するためマイクロプロセッサ（６０）で制御さ
れたプロセッサバス（ＰＢＵＳ）；（ｂ）プロセッサバスによりアクセスされ、メモリバス
を通して圧縮データを受けるバッファメモリ（６４）；（ｃ）マイクロプロセッサに割込みを生ずるため前記の
バッファメモリと共に動作するグループヘッダ検出器
（６６）；
【請求項３】２つのエレメントの一方がデータを与え
るため又は受けるためリクエストを発生する時初期化さ
れ又は継続される特別なタスクに対し、メモリバス（Ｍ
ＢＵＳ）に接続された２つのエレメントの間でのデータ
の転送が対応しており、全ての可能性を有したタスクが
タスク優先度管理に基づくメモリコントローラ（２４）
により実行される同時発生のタスクである請求項１又は
２のシステム。
【請求項４】画像メモリ（１５）とデータを交換する
エレメントが書き込み又は読み出し専用バッファメモリ
を通してメモリバス（ＭＢＵＳ）に接続されている請求
項３のシステムで、書き込み専用バッファメモリは関連のあるエレメントに
より空にされ、メモリの内容が下限に達した時メモリバ
スを通してデータを受けるためリクエストを発生してお
り、読み出し専用バッファメモリは関連のあるエレメン
トにより充満され、メモリの内容が上限に達した時メモ
リバスの上にデータを与えるためリクエストを発生して
いる。
【請求項５】次のものを含む請求項４のシステム：（ａ）前記のマスタ処理用エレメントを形成する可変長
復号器（ＶＬＤ）；（ｂ）パイプライン回路の一番目のエレメントを形成
し、更に可変長復号器により処理されるパケットをパラ
メータバス（ＶＬＤＢＵＳ）を通して受けるランレベル
復号器（ＲＬＤ）；（ｃ）パイプライン回路の二番目のエレメントを形成
し、更にパラメータバスを通して量子化スケール係数を
受ける逆量子化回路（Ｑ^-1）；（ｄ）パイプライン回路の三番目のエレメントを形成す
る逆コサイン変換回路（ＤＣＴ^-1）；（ｅ）パラメータバスを通して移動補償ベクトルを受け
るメモリコントローラ（２４）；（ｆ）パラメータバスを通してブロックのタイプを受け
るフィルタ（１４）で、前記のフィルタはメモリコント
ローラが受けるベクトルの関数としてメモリバスの上に
与えられる当該データを受けるため、ブロックのタイプ
に基づき個々のリクエストを発生している；（ｇ）フィルタ及びコサイン変換回路の出力の和をメモ
リバスの上で与える加算器（１６）。
【請求項６】関連のあるバッファメモリ（６４）が画
像シーケンスヘッダ、即ち画像ヘッダを受ける時グルー
プヘッダ検出器（６６）がマイクロプロセッサ（６０）
に割込みを発生し、グループヘッダ検出器に連結したバ
ッファメモリ内で、マイクロプロセッサが逆量子化回路
（Ｑ^-1）に与える量子化テーブルと、画像タイプに関す
る及びマイクロプロセッサが可変長復号器（ＶＬＤ）に
与える移動補償ベクトルの大きさに関する情報と、更に
メモリバスを通し復号化データを受けるディスプレイコ
ントローラ（１８）が与えるディスプレイ構成に関する
情報とを読み出すことにより割込みに応答するようにこ
のマイクロプロセッサがプログラムされている請求項５
のシステム。
【請求項７】メモリコントローラ（２４）が次のもの
を含む請求項３のシステム：（ａ）前記メモリバス（ＭＢＵＳ）と独立した命令メモ
リ（５４）で、この命令メモリ内にはメモリバスの上で
タスクをそれぞれ転送することに対応したプログラム命
令を記憶している；（ｂ）実行される連続した命令を受けるため命令メモリ
に接続され、更に前記メモリバス（ＭＢＵＳ）の上でこ
れらの命令に対応して動作するように接続されているコ
マンド処理装置（ＡＬＵ）；（ｃ）可能性のあるタスクにそれぞれ関連を有し更に関
連のあるタスクを実行するため現在の命令アドレスをそ
れぞれ含んでいる多数の命令ポインタ（ＩＰ）であり、
前記ポインタの１つのみが命令アドレスとしてその内容
を命令メモリに与えるため同時にイネーブルにされる；（ｄ）各リクエスト（ＲＱ）に所定の優先レベルを割当
て、更に一番高い優先レベルを有するアクティブなリク
エストに関係した命令ポインタをイネーブルにするプラ
イオリティ復号器（５２）；（ｅ）イネーブルにされた命令ポインタの内容を増加さ
せるため、更にその内容が関連のあるプログラムのエン
ドアドレスに到達した時関連のあるプログラムスタート
のアドレスで再初期化するための手段（５６）。
【請求項８】各命令（Ｉ）が処理装置（ＡＬＵ）に与
えられるコマンドフィールドと、次のものを有するプリ
フィックス復号器（５８）に与えられるフィーチャフィ
ールド（Ｉ１）とを含む請求項７のシステム：（ａ）現在の命令のフィーチャフィールドが一番目の所
定値にあれば、プライオリティ復号器により新しい命令
ポインタをイネーブルにする手段（ＮＥＸＴＥＮ）；（ｂ）現在の命令のフィーチャフィールドが二番目の所
定値にあれば、現在のプログラムのスタートアドレスに
対しイネーブル命令ポインタの内容を初期化する手段
（ＩＮＩＴ）。
【請求項９】現在の命令を数回連続的に実行するた
め、フィーチャフィールドが三番目の所定値にあれば、
イネーブル命令ポインタの増加を禁止するための手段
（ＩＮＨ）をプリフィックス復号器（５８）が有してお
り、実行の数がこの三番目の値により決定される請求項
８のシステム。
【請求項１０】処理装置（ＡＬＵ）に与えられたコマ
ンドフィールド（Ｉ２）と、メモリバスに接続された少
なくとも１つのバッファメモリが実行された時イネーブ
ルにする手段（５９）に与えられたアクノレッジフィー
ルド（Ｉ３）とを各命令が有する請求項７のシステム。
【請求項１１】処理装置（ＡＬＵ）がアドレスを計算
するための多数のハードワイヤ機能（５０−１）を有
し、それぞれの機能が実行される読み出し又は書込み命
令のフィールド（Ｉ４）により選択されている請求項７
のシステム。
【請求項１２】メモリバスに接続されたアドレスレジ
スタ（ＡＲ）が各ハードワイヤ機能に連結されており、
命令が処理装置（ＡＬＵ）内で実行される毎にハードワ
イヤ機能がアドレスレジスタの内容を適当に変更する請
求項１１のシステム。