JPH0760170B2 - Ｉｃテスタの信号出力回路 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、ICテスタの信号出力回路に関し、詳しく
は、各ピンから被検素子（DUT）に与えられる信号の位
相を補正して従来に比べて検査結果に対する位相差の影
響を低減させることができるようなスキュー補正回路の
改良に関する。

［従来の技術］ LSIなどのテスタでは、各ピン対応あるいはいくつかの
ピンに所定の波形の信号を印加するドライバが設けられ
ているが、その出力波形の発生タイミングが各ピンで揃
うように各ドライバにはそれぞれスキュー補正回路が設
けられている。もし何等スキュー補正手段を講じなけれ
ば、通常、その回路や使用している素子の特性のばらつ
きの影響などによりピン毎に位相のずれ、すなわち、ス
キューが発生する。

このスキューをそのまま放置すれば、テスタによる被検
素子の検査結果にも影響する。そこで、スキュー補正回
路により、各ピン相互間でのスキューの量を極力小さく
抑え込むようにしている。

さて、あるピンに対して出力波形を発生するICテスタの
回路について大きく分けると、波形パターン発生部、タ
イミング発生部、そして波形フォーマッタとドライバを
含むピンエレクトロニクス部と分けられるが、第２図に
示すように、それぞれ別のドライバ回路が搭載された別
のピンエレクトロニクスから供給される二つの出力信号
波形の間には位相差がある。それが同位相の位置（信号
振幅の中点）に1nsの時間的ずれがある場合を考えてみ
ると、これは、第３図に示すようにピンエレクトロニク
ス内ドライバ回路，のドライバ８にスキュー補正回
路７を前置して、この補正回路７で回路側の入力信号
波形を1ns遅延させるようにすれば、両者の位相が等し
くなり、スキューを補正することができる。すなわち、
この場合、回路の補正回路７は、回路の補正回路７
に対して1nsだけ遅延するように設定が行われている。
なお、これは、２つの回路の例であるが、実際には、こ
のような遅延は、各ピン対応にスキュー値が測定されて
それらを補正するような値として一番遅延時間が大きい
出力波形を基準にしてこれに合わせる形でそれぞれのド
ライバの手前の補正回路７に対して順次位相補正量が遅
延時間として付加される。

［発明が解決しようとする問題点］ しかし、従来のスキュー補正回路は、入力信号の振幅は
一応同一とみなして振幅は無視し、これに無関係にスキ
ュー補正を行うようになっている。そこで、第２図に示
した場合のように、補正対象の信号の振幅が同一の場合
には所望通り確実に補正できるが、信号波形の時間的変
化率（立上がり方や立下がり方）が同一でも信号波形の
振幅が相互に異なっている場合、例えば、第４図に示す
ように振幅が相違する信号に対しては、前記したよう
に、異なる振幅関係において遅延量を決定するようなこ
とはしていなかった。

従来は、特定の振幅においてスキュー補正のための遅延
量が設定されているので、位相合わせをした特定の振幅
と異なるの信号との間では、立上がりタイミングにも多
少のずれが発生市、それがテスタの検査性能に影響を与
える。

これは、たとえ、前記のスキュー補正により２つの信号
の立上がり時点が一致していたとしても、双方の信号が
それぞれ信号波形の振幅の中点に立ち上がるまでの時間
に相違があるからであって、テスタからみれば、その時
間差に対応する位相差が存在することになる。

ところで、ここで、中点に着目しているのは、まず、デ
ジタル処理の被検素子の動作は、入力されたそれぞれの
電圧が問題になるのではなく、入力された信号の論理レ
ベルがＨの状態にあるか、Ｌの状態にあるかが重要であ
る。これらH,Lのレベルになるタイミングができるだけ
揃っていれば、H,Lの状態の電圧値はあまり問題にはな
らないからである。

次に、出力信号の傾きについては、できるだけ高速なス
ルーレートを維持するように各回路が動作するためにそ
の限界まで立上げられる。その関係で自由に立上がりや
立下がりの傾斜を変化させるようなことはできない。第
４図では、説明の都合上、緩やかな傾斜で出力波形を描
いているが、実際にはもっと急傾斜になる。そこで、そ
の立上がりの始点で波形を合わせると、立ち上がった後
のレベルでの差が大きくなり、出力波形の振幅に応じて
大きなタイミングがずれが発生する。これでは実質的な
位相合わせを考えることはできない。一方、波形が完全
に立ち上がった時点のタイミングで位置で位相合わせを
すれば、立上がり始点が大きくずれることになる。これ
も実質的な位相ずれにつながる。

このようなずれは、物理的に解消できない問題があるの
で、これら振幅の中点を基準として考えるしかなく、こ
のように考えれば、双方に均等に位相ずれが分散し、し
かも実際の波形の立飢がり、立下がりのスルーレートは
テスタでは非常に高速であるのであまり問題なくなる。
そこで、２つのパルスの位相を考える場合には、通常、
それぞれの波形の立上がりあるいは立下がりの中点に着
目せざるを得ない。

また、波形は、立上がり波形ばかりでなく、立下がり波
形もある。両者の遅延時間を考える場合には、基準とな
る点は、同じであることが好ましい。このような意味か
らも中点に着目する。

そこで、この発明の目的は、前記のような従来のスキュ
ー補正回路の不都合な点を解消し、LSIなどのテスタの
各ピンが被検素子に印加する検査用信号の位相の狂い、
すなわち、スキューについて振幅が相違していても適正
なスキュー補正ができるICテスタの信号出力回路を提供
することを目的とする。

［問題点を解決するための手段］ このような目的を達成するこの発明のICテスタの信号出
力回路の特徴は、被検査素子のあるピンに供給する出力
電圧波形を他のピンの出力電圧波形と位相を合わせるた
めの位相補正量に対応する所定の遅延量を入力信号に対
して与えて出力するスキュー補正回路とこのスキュー補
正回路からの信号を受けて出力電圧波形の信号をあるピ
ンに送出するドライバとを有するICテスタの信号出力回
路において、出力電圧波形の振幅値のそれぞれに対応す
るそれぞれのデジタル値をそれぞれアドレスとして出力
電圧波形の複数の各振幅のそれぞれについての位相補正
量に対応するデータをアドレスにそれぞれ記憶するメモ
リと、ドライバに設定される出力波形の振幅を決める信
号を受けてその振幅に対応するアドレス値を発生してメ
モリをアクセスする回路とを備えていて、スキュー補正
回路がメモリから読出されたデータを受けて所定の遅延
量を発生するものである。

［作用］ このような構成を採ることにより、各ピンに対して、電
圧波形の振幅と、振幅の大きさに対応して必要となる位
相補正量を、それぞれデジタル値にして、あらかじめ、
振幅の値をアドレスとし、それに対応する位相補正量を
データとして組合わせてスキュー補正用メモリに格納し
ておき、テスタのピンエレクトロニクスに実際に入力さ
れて来る信号の振幅をデジタル値で求め、このデジタル
値をアドレスとして上記メモリに格納されているデータ
を読出し、この読出した値によってドライバの入力信号
に位相補正を施してピンへ出力することができる。

なお、当然のことであるが、スキュー補正回路に設定さ
れる位相補正量は、必然的に一番遅延時間が大きい出力
波形を基準としてこれに合わせる形で設定される。一番
遅延時間が大きいものを基準とするのは、時間を遅らせ
ることはできても、早くすることはできないからであ
る。前記の位相補正量についても同様であり、使用する
出力波形（異なる振幅の波形を含めて）において、一番
遅延時間が大きい出力波形を基準として各ピンの位相補
正量が設定されることはもちろんである。

さて、例えば、第４図に示すような場合には、メモリに
記憶される位相補正量に対応するデータについて各振幅
の中点を基準としたデータとしておけば、波形（１）を
図示した中点を基準とした場合のずれ時間だけ遅延させ
ることにより、電圧波形の振幅の中点で、双方のピンか
ら出力された電圧波形（１）、（２）の間に時間差が生
じないようにすることができる。

第４図の場合、電圧波形の時間的変化が同様な場合、双
方のピンの出力波形の振幅の中点で、各ピン出力波形の
間の時間差を０とすれば、振幅の小さい波は最低状態か
ら最高状態に到達するまでの間、振幅の大きい波形の変
化の中に完全に重なり合ってしまうことになる。このこ
とは、第４図の波形において２つの波形，をその中
点で重ねたときにはっきりとするように、傾斜部分のタ
イミングが一致した波形になり、単に、両者は、論理レ
ベルの電圧のスタート位置が異なるだけの波形になる。
論理レベルＨの状態か、論理レベルＬの状態かに至るタ
イミングが振幅の中点から一致しているので、H,Lのそ
れぞれのレベル状態に至るタイミングずれは少なくな
る。この点からみて、テスタとしては、双方のピンに論
理レベルからみて従来より位相差のない信号が供給され
ているとみることができる。

以上のことは、例えば、一方の出力波形は、論理レベル
Ｈが2Vで論理レベルＬが0Vであり、他方の波形が論理レ
ベルＨが0Vで論理レベルＬが−2Vである場合にも同様で
ある。各論理レベルＨや論理レベルＬに至るタイミング
は、それぞれがそれぞれの中点を基準としているので、
振幅が同じである限り、H,Lの各論理レベルに移行する
タイミングは同じになる。振幅が多少相違していても、
このずれ量は少ない。なお、前記したように、被検素子
にとっては、入力された信号の論理レベルがＨの状態に
あるか、Ｌの状態にあるかが重要であり、これらH,Lの
レベルになるタイミングができるだけ揃っていれば、H,
Lの状態の電圧値はあまり問題にならない。

このようなことからこの発明の位相補正量は、振幅を基
準として発生させる。

また、ICのテストでは、論理レベルＨや論理レベルＬの
時点からの許容範囲（その何％以下の到達レベルまでに
あるなど）が問題にされることがある。このような場合
には、この発明では、メモリに記憶されるデータにより
振幅に応じた位相補正量をスキュー補正回路に自動的に
設定できるので、複数のピンに供給される信号の間の位
相差を、前記のように振幅の中点で０に位相補正をする
場合だけでなく、前記位相補正量のデータを振幅に応じ
て変えることにより信号波形が最高値（論理レベルＨ）
に達する時期を異なる振幅間の出力波形において同一に
することができる。また、位相補正量のデータを、第４
図に示すように立上がり時期（論理レベルＬからの立上
がり開始時点）を同一にするようなデータに変えること
により振幅の異なる波形間で立上がり時期を同一にする
こともできる。

このようなことにより各種のテスト項目に対して有効な
タイミング設定が可能になる。したがって、この発明
は、中点を基準とした位相補正データに限定されるもの
ではない。

すなわち、この発明におけるメモリに記憶される振幅に
応じた位相補正のデータは、テスタが行うテストの目的
に応じて最も適合するように定めればよい。

［実施例］ 第１図は、この発明のICテスタの信号出力回路を適用し
た一実施例のブロック図である。

１は、論理レベルＨに該当する電圧値（例えば0V,2V,3
V,4V,5V,6V等）をデジタル値で入力する信号、２は、論
理レベルＬ（例えば、0V,−2V,−3V等）に該当する電圧
値をデジタル値で入力する信号、３は、論理レベルＨの
信号１をD/A変換するD/A変換器、４は、論理レベルＬの
信号２をD/A変換するD/A変換器、５は、デジタル値の状
態で示される論理レベルＨの信号１と論理レベルＬの信
号２の差をデジタル値の状態で演算して論理レベル信号
の振幅（信号１のレベルと信号２のレベルとの差）に対
応するアドレス値としてのデジタル値（メモリ６のアド
レス値）を算出する演算器、６は、振幅に応じたスキュ
ー補正値（位相補正量）を発生するメモリであって、例
えば、RAMあるいはROMなどで構成されている。７は、ス
キュー補正回路であって、タイミング発生器が発生する
タイミング信号に応じて発生するドライバ８の入力信号
に対して、当該ピンへの入力信号の振幅が特定の基準値
の場合、2V,3V,5V,6Vなどの場合に、当該ピンへの出力
信号の位相が他のピンの出力信号位相と一致するように
メモリ６からのデータを受けて位相補正をする。

例えば、メモリ６のデータとしては、論理レベルＬが0V
で、論理レベルＨが2Vの出力波形で、当該ピンに出力さ
れる出力信号の波形の位相が他のピンの出力信号位相と
一致するように、各ピン対応に一番遅延時間が大きい出
力波形を基準としてスキュー値が測定されてスキュー補
正するような位相補正値がメモリ６の振幅2Vに対応する
アドレス位置に記憶される。

なお、この場合の、スキューの測定は、波形の中点、2V
の場合には、1.0Vの位置を基準として行う。これは、第
４図の説明や後述する第５図の事例から理解できるよ
う。また、当該ピンへの入力信号の振幅、例えば、論理
レベルＬが0Vで、論理レベルＨが4Vの出力波形の場合に
は、前記の一番遅延時間が大きい出力波形の前記の基準
位置に対して4Vの場合の中点（2.0V）を基準に求められ
た位相補正値がそれぞれのピン対応のメモリ６の振幅4V
に対応するアドレス位置に記憶されることになる。

言い換えれば、一番遅延時間が大きい出力波形を基準と
して従来の技術によるスキュー補正回路７に与える遅延
量と同量の位相補正を特定の基準値の振幅をアドレスに
展開してメモリ６に記憶することでスキュー補正回路７
に対して位相補正を施す。

このようにすれば、振幅が5Vの信号の場合には、演算器
５に差値5Vに対応するデジタル値が入力されて演算器５
は、そのデジタル値に所定の値を加えあるいは所定数を
掛けてメモリ６の振幅5Vに対応するアドレス位置を算出
する。この算出結果でメモリ６がアクセスされて5Vに対
応して記憶された位相補正量がデータとして読出されて
スキュー補正回路７に遅延時間として設定される。その
結果、ドライバに入力される信号は、振幅5Vに対応する
遅延時間分遅延させられ、他のピンに対する出力波形と
タイミングが合わされる。

いま、３個のピンに向けて入力される電圧波形（１）、
（２）、（３）の振幅や位相が第５図に示すようになっ
ていたとする。（１）の振幅が6V、（２）の振幅が4V、
（３）の振幅が2Vで、３信号の立上がり時期は一致して
おり、また、振幅の中点でのずれａは1ns、ずれｂも1ns
とする。基準波形を（３）とすると、（３）に対する振
幅対応の位相補正は0ns、（２）に対する振幅対応の位
相補正を1ns、（１）に対する振幅対応の位相補正を2ns
行えばよい。これらの振幅の大小に対応した位相補正
は、前記の実施例のスキュー補正用メモリ６にデータと
して設定されていて振幅に応じてこれらのデータを読み
出すことによってスキュー補正がスキュー補正回路でな
されることになる。

すなわち、各ピンのうち基準波形（３）を発生するピン
に対しては各ピン毎に備えられている従来型のスキュー
補正回路７がメモリ６からのデータを受けて位相狂いが
生じないように基準波形（３）の基準値に合うよう補正
されることになる。

なお、一番遅延時間が大きい出力波形を基準とした場合
のこの基準からの説明は、各ピンのうち基準波形（３）
がこの基準に合うようにタイミングにすでに位相が補正
されているので、これについて割愛する。

［発明の効果］ 以上説明したように本発明によれば、テスタの各ピンか
ら被検素子に供給される信号間の位相差を、各ピンの信
号の振幅に大小があっても、従来よりも高い精度で所期
の如く補正することができる。

【図面の簡単な説明】

第１図は、この発明のICテスタの信号出力回路を適用し
た一実施例のブロック図、第２図は、その信号の位相差
の説明図、第３図は、従来のスキュー補正回路の説明
図、第４図は、位相差補正に対する振幅の影響を説明す
る図、そして、第５図は、振幅の異なる出力電圧波形に
ついてのタイミングの説明図である。 １……Ｈに該当する入力信号、２……Ｌに該当する入力
信号、 3,4……D/A変換器、５……演算器、 ６……スキュー補正用メモリ、７……従来型スキュー補
正回路、 ８……ドライバ。

Claims (2)

【特許請求の範囲】
1. 【請求項１】被検査素子のあるピンに供給する出力電圧
   波形を他のピンの出力電圧波形と位相を合わせるための
   位相補正量に対応する所定の遅延量を入力信号に対して
   与えて出力するスキュー補正回路とこのスキュー補正回
   路からの信号を受けて前記出力電圧波形の信号を前記あ
   るピンに送出するドライバとを有するICテスタの信号出
   力回路において、 前記出力電圧波形の振幅値のそれぞれに対応するそれぞ
   れのデジタル値をそれぞれアドレスとして前記出力電圧
   波形の複数の各振幅のそれぞれについての前記位相補正
   量に対応するデータを前記アドレスにそれぞれ記憶する
   メモリと、 前記ドライバに設定される前記出力波形の振幅を決める
   信号を受けてその振幅に対応する前記アドレス値を発生
   して前記メモリをアクセスする回路とを備え、前記スキ
   ュー補正回路が前記メモリから読出されたデータを受け
   て前記所定の遅延量を発生するICテスタの信号出力回
   路。
2. 【請求項２】前記メモリに記憶されたデータは、各振幅
   の中点を基準として得た前記位相補正量に対応するもの
   である特許請求の範囲第１項記載のICテスタの信号出力
   回路。