JPH076032A

JPH076032A - 高速のマイクロプロセッサ分岐決定回路

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Publication number: JPH076032A
Application number: JP5241814A
Authority: JP
Inventors: Patrick W Bosshart; ダブリュ．ボスハートパトリック
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1992-09-29
Filing date: 1993-09-28
Publication date: 1995-01-10
Anticipated expiration: 2019-12-08
Also published as: EP0590914B1; DE69327030T2; TW320702B; EP0590914A3; JP3597547B2; DE69327030D1; KR100286881B1; US5504867A; EP0590914A2; KR940007722A

Abstract

(57)【要約】【目的】マイクロプロセッサのＡＬＵの出力状態信号
を計算してから分岐決定を行なうと遅れが大きいので、
計算と並行して分岐決定信号を出すことによって遅れを
最少にする方法を開示する。【構成】この発明において、算術または論理演算の結
果に基づいて分岐決定信号を出す回路（５０）を説明す
る。この回路は少なくとも２つの候補分岐決定回路（５
２、５４、５６、５８）を備え、それぞれは候補分岐決
定信号を計算し、それぞれは少なくとも１つのａｌｕ状
態信号に対して独特の候補条件コードを出力する。この
回路は第１選択回路（６２，６４，６６）を更に備え、
前記状態信号が出たときに前記ａｌｕ状態信号に基づい
て、前記候補分岐決定信号から正しい分岐決定信号を選
択する。その他の装置、システム、方法も開示する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は一般に、マイクロプロ
セッサ分岐決定回路に関する。

【０００２】

【従来の技術】この発明の背景は、例えば「ＳＰＡＲ
Ｃ」圧縮命令セット計算機（ＲＩＳＣ）構造と関連して
説明するが、これはこの発明の範囲を制限するものでは
ない。

【０００３】これまでこの分野では、分岐の決定はＡＬ
Ｕ（算術論理演算装置）出力状態信号、すなわち、条件
コードＡＬＵ＝０、ＡＬＵあふれ、ＡＬＵ出力負号、Ａ
ＬＵけた上げ出力（ｃａｒｒｙ−ｏｕｔ）に基づいてい
る。一般的な従来の構造では、ＡＬＵはその和出力を生
成するのとほぼ同時にこれらの状態信号を生成する。高
度に最適化した従来の分岐決定回路では、分岐決定すな
わちジャンプ信号はこれらの状態信号が出てから５ない
し６ゲート遅れ以内に生成する。

【０００４】

【発明が解決しようとする課題】従来の「ＳＰＡＲＣ」
分岐決定回路で更に遅れが起こるのは、ａｌｕあふれ状
態信号の計算においてであり、これは算術けたあふれと
タグ付きあふれ（「ＳＰＡＲＣ」構造に特有の特徴）と
の論理和である。この論理和により更にゲート遅れが加
わる。従来の技術の分岐決定回路では、「ＳＰＡＲＣ」
構造がａｌｕけた上げ出力の極性を決めるために一層遅
れが生じる。

【０００５】「ＳＰＡＲＣ」構造では、減算のけた上げ
出力信号の極性は加算の極性の逆と定義する。このため
減算のａｌｕけた上げ出力条件を検査するには、論理反
転が必要になる。この論理反転により更にゲート遅れが
加わる。

【０００６】「ＳＰＡＲＣ」構造に関連する従来の分岐
決定回路の設計で遅れを生じる別の原因は、条件コード
を用いるからである。条件コードはＡＬＵ演算で設定さ
れ、次の分岐命令で用いられる。一般的なパイプライン
方式において、分岐決定の前の命令によって条件コード
を変更すると、ＡＬＵは次の分岐決定を行うのと同じク
ロックサイクルで条件コードを生成する。

【０００７】もし分岐決定の直前以外の命令によって条
件コードを設定すれば、条件コードは条件コード・レジ
スタから読まなければならない。この場合、ＡＬＵはＡ
ＬＵ出力状態信号と条件コード・レジスターに記憶され
ている状態信号のどちらを用いるかを選ばなければなら
ない。この選択は一般に送り（ｆｏｒｗａｒｄｉｎｇ）
ｍｕｘ（マルチプレクサ）を用いて行うので、従来の回
路の分岐決定に更に遅れが加わる。

【０００８】

【課題を解決するための手段】この発明とその望ましい
実施態様では「ＳＰＡＲＣ」構造に関連して説明する
が、この特許の発明は、これらのまたは同様なＡＬＵ出
力状態信号に基づいて分岐決定を行う任意のコンピュー
タ構造に適用するものである。

【０００９】この発明の他の実施態様と同様に、例示の
実施態様の各種の修正や組合わせは、この説明を参照す
ればこの技術に精通した人には明かである。従って特許
請求の範囲は、これらの修正や実施態様をすべて含むも
のとする。

【００１０】従来の分岐決定回路では、状態信号と制御
信号は組合わせ論理回路の入力に入る。従来の組合わせ
論理回路はこれらの信号で作動し、入力がゲートの各レ
ベル（一般に高度に最適化した従来の回路では５ないし
６レベル）を通って伝搬した後、分岐決定信号が出る。

【００１１】上に述べたように、一般の分岐決定に必要
な最少数のゲートに加えて、「ＳＰＡＲＣ」のような特
殊な方式では、減算やｍｕｘ送りでのａｌｕけた上げ出
力の反転などの、プロセッサに特有の追加の条件を通っ
て状態信号や条件コードを伝搬する必要があるので、更
に遅れを生じる。

【００１２】この発明の望ましい実施態様では、上に述
べた困難をかなり克服し、ＡＬＵ和出力（または任意の
論理または算術のＡＬＵ演算の出力）を計算してから分
岐決定するまでの遅れをなくし、または非常に減らす。

【００１３】この発明では、分岐決定信号はＡＬＵ状態
信号に依存するが、これらの状態信号が出る前に、和
（または別の演算）の計算に並行して分岐決定信号の計
算の大部分を行うことができるように、分岐決定回路を
構成できると考える。

【００１４】この発明の第１の望ましい実施態様では、
分岐決定信号を出すための限界タイミング経路を後到着
（ｌａｔｅ−ａｒｒｉｖｉｎｇ）信号が決定するよう
に、分岐決定回路を構成する。この実施態様の目的か
ら、後到着信号は、ａｌｕ演算のゼロ結果（信号名を
「ＡＬＵ０」とする）、またはＡＬＵの最上位ビット
（ＭＳＢ）へのけた上げ入力（ｃａｒｒｙ−ｉｎ）（信
号名を「ｃｉｎ３１」とする）を表すことが望ましい。

【００１５】この望ましい実施態様では、上に述べた後
到着状態信号は計算結果が出る少し前に出る。この望ま
しい実施態様の分岐決定信号は、ＡＬＵ０信号かｃｉｎ
３１信号の遅い方が到着してから１ないし２遅れ以内に
発生する。この分岐決定は、計算結果とは独立に行われ
る。

【００１６】この発明の別の望ましい実施態様では、け
た上げ選択加算器／ＡＬＵと両立するように分岐決定回
路を構成する。この構造は基本的には第１の望ましい実
施態様と同じであるが、２つの後到着信号ｃｉｎ３１ｈ
とｃｉｎ３１ｌを加算器のＭＳＢ段階からの候補けた上
げ入力信号とし、ｃｉｎ３１の代わりにｇｃｉｎを用い
るという点だけが異なる。

【００１７】言い換えると、加算器のＬＳＢ段階からの
けた上げ入力によって２つの高いＭＳＢバンクのどちら
かを選択するので、計算に使うけた上げ入力を待たなく
てすむためには、高いＭＳＢバンクのそれぞれの値を決
め、また実際にけた上げ入力値が入ったときに候補分岐
決定を正しく選択しなければならない。

【００１８】ここではこの発明の実施態様として、けた
上げ先見（ｃａｒｒｙ−ｌｏｏａｈｅａｄ）加算器、け
た上げ選択加算器、条件付き和加算器に用いられる応用
について説明する。この発明の他の多くの実施態様が可
能である。応用によっては、分岐決定信号を生成するの
に必要な別の論理のために更に遅れが加わるので、後到
着信号が限界タイミング経路を決定しないことがある。

【００１９】この発明はこのような場合でも、従来の装
置より実質的に機能が高い。この発明は、ボスハート
（Ｂｏｓｓｈａｒｔ）による米国特許申請番号９２３，
２８２に述べられている条件付き和加算器のような他の
型の加算器やＡＬＵにも容易に適用してよい。他の型の
加算器やＡＬＵにこの発明を適用できることは、コンピ
ュータ機構の設計に精通した人には明かである。

【００２０】この発明を、速いＡＬＵ＝０回路と共に用
いてこの発明の機能の特長を十分に活用することが望ま
しい。速いＡＬＵ＝０回路の一例は、ボスハート他によ
る米国特許申請番号９２２，９２６に述べられている
が、他の多くのＡＬＵ＝０回路もここに述べる発明に適
用することができる。

【００２１】この発明に従って、算術または論理演算の
結果に基づいて分岐決定信号を出す回路を説明する。こ
の回路は少なくとも２つの候補分岐決定回路を備え、そ
れぞれが候補分岐決定信号を計算し、それぞれが少なく
とも１つのａｌｕ状態信号に対して独特の候補条件コー
ドを出力する。更にこの回路は、ａｌｕ状態信号が得ら
れたときにこの状態信号に基づいて、分岐決定信号の候
補の中から正しい分岐決定信号を選択するための第１選
択回路を備える。

【００２２】

【実施例】第１の従来の分岐決定回路３０を図１に略図
で示す。この従来の分岐決定回路３０では、レジスタ移
送レベル（ＲＴＬ）の記述と両立するようにゲートを選
ぶ。図１に示すように、適当な分岐条件であるａｌｕゼ
ロ、ａｌｕ負号、ａｌｕあふれ、ａｌｕけた上げ出力の
ゲート制御は、ＡＮＤゲート３２、３３、３４、３５を
用いて使用可能信号ＥＮ＜３：０＞によって行う。図１
に示すように、また次式のようにＥＸＯＲゲート３６、
３入力ＯＲゲート３７、ＥＸＯＲゲート３８により、分
岐決定信号ＪＴＡＫＥＮを生成する。

【数１】

【００２３】図２に第２の従来の分岐決定回路４０の略
図を示す。この従来の分岐決定回路４０では、ＣＭＯＳ
（相補形金属酸化膜半導体）を適用できるようにゲート
を選択する。

【００２４】適当な分岐条件であるａｌｕゼロ、ａｌｕ
負号、ａｌｕあふれ、ａｌｕけた上げ出力のゲート制御
は、図２に示すようにＮＡＮＤゲート４２、４３、４
４、４５を用いてＥＮ＜３：０＞によって行う。図２に
示すように、ＥＸＮＯＲゲート４６、３入力ＮＡＮＤゲ
ート４７、ＥＸＯＲゲート４８により、分岐決定信号Ｊ
ＴＡＫＥＮを生成する。この回路の式は、上の式と同じ
である。

【００２５】図３に、第１の望ましい実施態様の分岐決
定回路５０の略図を示す。この分岐決定回路には加算器
／ＡＬＵと両立する後到着状態信号が入る。ここで後到
着信号は、ＡＬＵ＝０信号すなわちＡＬＵ０と、ＭＳＢ
へのけた上げ入力信号ｃｉｎ３１である。

【００２６】ＡＬＵ＝０信号を得る回路は一般に図１４
ａと図１４ｂに示され、また米国特許申請番号９２２，
９２６に示されているが、多くの他のＡＬＵ＝０回路を
ここに説明する発明に適用してよい。ｃｉｎ３１を決定
する回路は図１０に示す。

【００２７】後到着信号の信号名と数字は単なる例示で
ある。この第１の望ましい実施態様の分岐決定回路５０
は多くの加算器やＡＬＵ構造、すなわち、各種の後到着
状態信号と共にけた上げ先見加算器／ＡＬＵ、けた上げ
選択加算器／ＡＬＵ、条件付き和加算器／ＡＬＵ、リッ
プルけた上げ加算器／ＡＬＵなどに適用してよいが、こ
れに限られるものではない。

【００２８】図３のこの発明の望ましい実施態様は、分
岐決定の結果がｃｉｎ３１とＡＬＵ０の関数として表す
ことができる、という事実を用いる。これらの信号は一
般に後で到着するので、４つの分岐回路５２、５４、５
６、５８は全く同じである。各分岐回路は、ｃｉｎ３１
とＡＬＵ０に対して異なる組合わせの値をとる。

【００２９】これらの値は定数なので、遅れは生じな
い。４つの候補分岐決定回路５２、５４、５６、５８の
すべてが結果を出力した後、ｍｕｘ６２、６４、６６は
ｃｉｎ３１とＡＬＵ０の実際の値を選択制御に用いて、
候補分岐決定回路５２、５４、５６、５８から正しい結
果を選ぶ。

【００３０】ｃｉｎ３１とＡＬＵ０は１ないし２ｍｕｘ
の遅れで分岐を決定するので、分岐決定は従来の技術に
比べてはるかに容易である。分岐決定をｃｉｎ３１の関
数として表す理由は、ｃｉｎ３１の値が決まるとａｌｕ
あふれ、ａｌｕ負号、ａｌｕけた上げ出力条件コードは
容易に計算できるからである。

【００３１】更に図３において、候補条件コードは候補
分岐回路５２、５４、５６、５８のそれぞれで異なって
いる。ａｌｕゼロ分岐条件以外の候補条件コード名はＡ
ＬＵ−ＮＺＶＣｘ（ただしｘはｃｉｎ３１の候補値が０
か１に従って０か１）である。ａｌｕゼロの候補条件コ
ード名は、ＡＬＵ−Ｚｙ（ただしｙはＡＬＵ＝０の候補
値が０か１かに従って０か１）である。

【００３２】これらの候補条件コードを得る方法につい
ては後で説明する。候補分岐決定回路５２、５４、５
６、５８のＡＬＵ条件であるａｌｕゼロ、ａｌｕ負号、
ａｌｕあふれ、ａｌｕけた上げおよび関連する使用可能
信号ＥＮ＜３：０＞と、候補条件コードとの対応を次の
表１に示す。

【表１】

【００３３】各候補分岐決定回路５２、５４、５６、５
８は候補分岐決定を発生する。第１の候補分岐決定回路
５２は、図３と表２に示すように、ｃｉｎ３１＝０とＡ
ＬＵ０＝０が入るとＪＴ０−ＡＬＵ０を発生する。第２
の候補分岐決定回路５４は、図３と表２に示すように、
ｃｉｎ３１＝０とＡＬＵ０＝１が入るとＪＴ０−ＡＬＵ
１を発生する。

【００３４】第３の候補分岐決定回路５６は、図３と表
２に示すように、ｃｉｎ３１＝１とＡＬＵ０＝０が入る
とＪＴ１−ＡＬＵ０を発生する。最後に、第４の候補分
岐決定回路５８は、図３と表２に示すように、ｃｉｎ３
１＝１とＡＬＵ０＝１が入るとＪＴ１−ＡＬＵ１を発生
する。候補分岐決定信号および候補分岐決定回路５２、
５４、５６、５８と、ｃｉｎ３１とＡＬＵＯの候補条件
との対応を、次の表２に示す。

【表２】

【００３５】更に図３の一般に望ましい実施態様の回路
５０では、候補分岐決定信号選択ｍｕｘ６２、６４、６
６によって、４つの候補分岐決定信号ＪＴ０−ＡＬＵ
０、ＪＴ０−ＡＬＵ１、ＪＴ１−ＡＬＵ０、ＪＴ１−Ａ
ＬＵ１から選択する。選択入力ＡＬＵ０が入ると、候補
分岐ｍｕｘ６２、６４はこの４つの候補分岐決定から２
つの候補ＪＴ０、ＪＴ１を出力する。

【００３６】ＡＬＵ＝０が負（ｎｅｇａｔｉｖｅｌｙ
ａｓｓｅｒｔｅｄ）の条件（ＡＬＵ０＝０）であれば、
信号としてＪＴ０−ＡＬＵ０を選択して候補分岐ｍｕｘ
６２はＪＴ０を出力し、また信号としてＪＴ１−ＡＬＵ
０を選択して候補分岐ｍｕｘ６４はＪＴ１を出力する。
ＡＬＵ＝０が正（ｐｏｓｉｔｉｖｅｌｙａｓｓｅｒｔ
ｅｄ）の条件（ＡＬＵ０＝１）であれば、信号としてＪ
Ｔ０−ＡＬＵ１を選択して候補分岐ｍｕｘ６２はＪＴ０
を出力し、また信号としてＪＴ１−ＡＬＵ１を選択して
候補分岐ｍｕｘ６４はＪＴ１を出力する。

【００３７】選択入力ｃｉｎ３１が入ると、選択ｍｕｘ
６６はこれらの２つの候補ＪＴ０、ＪＴ１から１つの分
岐選択信号ＪＴを出力する。ｃｉｎ３１が負の条件（ｃ
ｉｎ３１＝０）であれば、ＪＴ０を選択して続いてＪＴ
を出力する。ｃｉｎ３１が正の条件（ｃｉｎ３１＝１）
であれば、ＪＴ１を選択して続いてＪＴを出力する。

【００３８】このようにして後到着信号ｃｉｎ３１が入
ってから１ゲート遅れ以内に、また後到着信号ＡＬＵ＝
０が入ってから２ゲート遅れ以内に、分岐決定信号ＪＴ
を出力する。遅れを最小限に減らして分岐決定信号ＪＴ
を出力するために、後到着信号ＡＬＵ＝０はＡＬＵ和出
力が出る前にまたは同時に出ることが望ましい。

【００３９】ＡＬＵ＝０信号の計算速度を速める例示的
な回路が、ボスハート他による米国特許申請番号９２
２，９２６に開示されており、図１４ａと図１４ｂにそ
の略図を示す。ｃｉｎ３１とＡＬＵ０を分岐決定信号の
条件付けのための後到着信号としたが、この発明の望ま
しい実施態様は別のまたは追加の後到着信号によって容
易に条件付けを行うことができる。

【００４０】更に図３において、候補条件コードを得る
方法を説明する。上に述べたように、候補条件コードは
ＡＬＵ−ＮＺＶＣｘ＜３：０＞とＡＬＵ−Ｚｙである。
望ましい実施態様では分岐決定はＡＬＵ＝０で条件付け
を行うので、ａｌｕゼロ候補条件コードを表す候補条件
コードＡＬＵ−ＮＺＶＣｘ＜２＞は使わない。

【００４１】その代わりに、ａｌｕゼロ条件は候補条件
コードＡＬＵ−Ｚｙによって表される。しかし別の実施
態様において分岐決定がｃｉｎ３１だけで条件付けされ
る場合は、候補条件コードはＡＬＵ−ＮＺＶＣ０＜３：
０＞とＡＬＵ−ＮＺＶＣ１＜３：０＞で完全な組にな
る。

【００４２】条件コードａｌｕ負号、ａｌｕあふれ、ａ
ｌｕけた上げと、その対応する（上の表１に示す対応）
候補条件コードは、出力がＩＣＣ＜３，１：０＞である
条件コード・レジスタ７０（図示せず、図４参照）か
ら、または以下に動作を示す条件コード論理回路７２、
７４から直接に、選択してよい。

【００４３】この選択は、ＡＬＵ操作が一般的に条件コ
ードを設定するパイプライン構造では一般的であり、後
の分岐命令はいつでもこの条件コードを用いてよい。そ
の条件コードを用いる分岐命令の直前にＡＬＵ操作によ
って条件コードを修正するときは、一般的なパイプライ
ン方式では、ＡＬＵは次の分岐命令を実行するのと同じ
クロックサイクルで条件コードを生成する。

【００４４】そうではなく、条件コードの最後の設定が
前の命令に行われた場合は（その間に命令がいくつかあ
る）、次の分岐決定の条件コードは条件コード・レジス
タ７０から得なければならない。その結果分岐決定回路
５０は、状態コード論理回路７２、７４からの信号を用
いるか、状態コード・レジスタ７０に記憶されている状
態信号ＩＣＣ＜３，１：０＞を用いるか、を選択しなけ
ればならない。

【００４５】この選択は一般的に、選択信号ＩＣＣＦＡ
（ａｌｕからｉｃｃ）が入る条件コード選択ｍｕｘ８
０、８２を用いて行われる。ＩＣＣＦＡは、負であれば
条件コード・レジスタ７０から、正であれば条件コード
論理回路７２、７４から、候補条件コードを選択する。

【００４６】条件コード・レジスタ７０とＩＣＣ＜３，
１：０＞の回路については、以下に図４を用いて詳細に
説明する。条件コードレジスタ７０からのデータをＩＣ
ＣＦＡ＝０によって選択すると、候補分岐決定回路５
２、５４、５６、５８を通って同じ信号が送られる。全
ての分岐決定が同じなので、どの回路が適当な候補分岐
決定かを選択するのは重要ではない。

【００４７】更に図３において、条件コード論理回路７
２、７４の動作と、そこから得られる条件コードについ
て説明する。条件コード論理回路７６、７８およびその
条件コードについては後で説明する。第１の条件コード
論理回路７２は、上に述べたように、ｃｉｎ３１が０
で、ＩＣＣＦＡが正のときに候補条件コードを発生す
る。

【００４８】加算の場合のこれらの候補信号の論理を、
次の表３に示す。減算についてこの論理を拡張しまたは
修正することは、コンピュータ構造設計の技術者には明
かである。

【表３】

【００４９】ＩＣＣＦＡ＝１の場合の表３に示す論理を
得るのに用いる論理を図３に示す。

【００５０】ｎ＝３ビットの場合。ｃｉｎ３１＝０であ
れば、ＡＬＵ−ＮＺＶＣ０＜３＞は候補ａｌｕ負号信号
である。この信号は第１条件コード選択ｍｕｘ８０の正
の入力のｎ＝３ビットに入力する。ａｌｕ負号は、加算
器のＭＳＢ和出力であるＳＵＭ＜３１＞に等しい。

【００５１】これはｐ３１とよぶＡＬＵのビット３１の
伝搬信号に等しい。というのは、けた上げ入力がゼロの
場合は、この出力信号は伝搬信号に等しいからである。
ｐ３１は、第１条件コード選択ｍｕｘ８０の正の入力の
第４（ｎ＝３）ビットに直接入る。

【００５２】ｎ＝１ビットの場合。ｃｉｎ３１＝０であ
れば、ＡＬＵ−ＮＺＶＣ０＜１＞は候補ａｌｕあふれ信
号である。この信号は、ｇ３１とＴＯＦＬＯの論理ＯＲ
を行うＯＲゲート８４から、第１条件コード選択ｍｕｘ
８０の正の入力のｎ＝１ビットに入力する。このＯＲ機
能は、「ＳＰＡＲＣ」構造に特有のタイプをチェックす
るあふれＴＯＦＬＯ条件を考慮するのに必要であり、Ａ
ＬＵＭＳＢあふれには関係ない。

【００５３】算数またはＡＬＵＭＳＢあふれは、和出
力のＭＳＢが結果の符号を正しく表さない場合に真、と
定義される。言い換えると、両入力が符号拡張１ビット
でかつＡＬＵが１ビット幅であれば、この新しい高いＭ
ＳＢは現在のＭＳＢとは異なる。

【００５４】ａ入力とｂ入力はこれらの２ビットには同
じなので、両者のけた上げ入力が異なるか、またはビッ
ト３１のけた上げ出力がけた上げ入力と等しくなけれ
ば、両者の結果は異なる。ｃｉｎ３１＝０の場合のＡＬ
Ｕ−ＮＺＶＣ０については、けた上げ出力が真の場合は
あふれは真である。けた上げ出力は、ｇ３１が真の場合
だけ真である。

【００５５】ｎ＝０ビットの場合。ｃｉｎ３１＝０であ
れば、ＡＬＵ−ＮＺＶＣ０＜０＞は候補ａｌｕけた上げ
出力信号である。この信号は、ｇ３１とＡＬＵＳＵＢの
論理ＥＸＯＲを行うＥＸＯＲゲート８６から、第１条件
コード選択ｍｕｘ８０の正の入力のｎ＝０ビットに入力
する。ｃｉｎ３１＝０の場合、ｇ３１＝１であればＡＬ
Ｕけた上げ出力信号は真である。

【００５６】上に述べたように、「ＳＰＡＲＣ」構造に
より減算のけた上げ出力の極性は反転するので、ＮＺＶ
Ｃ０＜０＞とＡＬＵＳＵＢのＥＸＯＲ機能が必要であ
る。上に用いた信号ｇ３１とｐ３１は、加算器／ＡＬＵ
のＭＳＢ（この実施態様では第３１ビット）の発生信号
と伝搬信号である。これらの伝搬と発生は加算器／ＡＬ
Ｕ設計技術ではよく知られている。

【００５７】加算における定義を次に示す。ただしａ＜
３１＞とｂ＜３１＞は、それぞれ第１および第２オペラ
ンドの第３１ビットである。

【数２】

【００５８】上に述べた候補条件コードＮＺＶＣ０＜３
＞、ＮＺＶＣ０＜１＞、ＮＺＶＣ０＜０＞は、ｃｉｎ３
１の値が０の場合、候補の分岐決定回路５２、５４に入
る。

【００５９】上に述べたように、ＡＬＵ（ｃｉｎ３１）
のＭＳＢへのけた上げ入力が１でＩＣＣＦＡが正の場合
に、第２の条件コード論理回路７４は候補条件コードを
発生する。これらの条件信号の論理を次の表４に示す。
この論理を減算に拡張しまたは修正することは、コンピ
ュータ構造設計の技術者には明かである。

【表４】

【００６０】選択入力ＩＣＣＦＡが入る第２条件コード
選択ｍｕｘ８２の正の入力（ＩＣＣＦＡ＝１）への入力
の論理について、図３を用いて以下に説明する。

【００６１】ｎ＝３ビットの場合。ｐ３１＿（ただし尾
線（ｔａｉｌｉｎｇ）「＿」は図３でオーバーラインで
示す負論理信号を表す）は、第２条件コード選択ｍｕｘ
８２の正の入力の第４（ｎ＝３）ビットに直接入る。

【００６２】ａｌｕ負号条件を表すｐ３１＿の背後にあ
る論理は次の通りである。ＭＳＢの符号は、この技術で
よく知られているように、ＭＳＢ和と同じである。１ビ
ット和は

【数３】に等しい。ｃｉｎ３１＝１（ｃｉｎ３１の候補値）なの
で、

【数４】は単にｐ３１＿に等しい。

【００６３】ｎ＝１ビットの場合。第２条件コード選択
ｍｕｘ８２の正の入力の第２（ｎ＝１）ビットへの入力
は、ｋ３１とＴＯＦＬＯの論理ＯＲを行うＯＲゲート８
８から入る。ＡＬＵ−ＮＺＶＣ０のｎ＝１ビットと同じ
ように、ＯＲゲート８８は算術あふれとタグあふれすな
わちＴＯＦＬＯとの論理ＯＲを行うのに必要である。

【００６４】ＡＬＵ−ＮＺＶＣ０で説明したように、Ａ
ＬＵＭＳＢあふれは、ビット３１のけた上げ出力がけ
た上げ入力と等しくないときに真、と定義される。ｃｉ
ｎ３１＝１の場合のＡＬＵ−ＮＺＶＣ１については、キ
ル信号ｋ３１が真の場合はあふれは真である。

【００６５】ｎ＝０ビットの場合。ｃｉｎ３１＝１であ
れば、ＡＬＵ−ＮＺＶＣ１＜０＞は候補ａｌｕけた上げ
出力信号である。この信号は、第２条件コード選択ｍｕ
ｘ８２の正の入力の第１（ｎ＝０）ビットに入る入力で
ある。ＥＸＮＯＲゲート９０は、ｋ３１とＡＬＵＳＵＢ
の論理ＥＸＮＯＲとしてこの信号を発生する。

【００６６】ＡＬＵけた上げ出力信号は、ｇ３１＝１ま
たはｐ３１＝１の場合は真である。この組合わせ条件
は、ｋ３１＝０と同じである。上に述べたように、「Ｓ
ＰＡＲＣ」構造では減算のけた上げ出力の極性は反転す
るので、ＡＬＵＳＵＢとのＥＸＮＯＲ機能が必要であ
る。

【００６７】上に用いた信号ｋ３１とｐ３１は、加算器
／ＡＬＵの第３１ビットのキル（ｋｉｌｌ）信号と伝搬
信号である。これらの信号は既存の加算器／ＡＬＵ回路
内に一般的にあるので、これらの信号を発生する回路は
ここに含まない。これらの伝搬信号とキル信号およびそ
れらを発生する手段は、加算器／ＡＬＵ設計の技術でよ
く知られている。

【００６８】加算の場合の定義を次に示す。ただし、ａ
＜３１＞とｂ＜３１＞は、それぞれ第１および第２オペ
ランドの第３１ビットである。

【数５】上に述べた候補条件コードＮＺＶＣ１＜３＞、ＮＺＶＣ
１＜１＞、ＮＺＶＣ１＜０＞は、ｃｉｎ３１の値が１の
場合、候補分岐決定回路５６、５８に入る。

【００６９】更に図３において、ゲート７６と７８でそ
れぞれ発生する信号ＡＬＵ−Ｚ０とＡＬＵ−Ｚ１を得る
方法について説明する。この発明の望ましい実施態様で
は、ＡＬＵ＝０の値が負のときには候補分岐決定回路５
２、５６によって、またＡＬＵ＝０すなわちＡＬＵ０の
値が正のとき（すなわちＡＬＵ０＝１すなわちＡＬＵ計
算の結果がゼロ）のときは候補分岐決定回路５４、５８
によって、ＡＬＵ＝０で条件付けを行う。

【００７０】従来の分岐決定回路３０、４０では、後到
着ＡＬＵ＝０信号では条件付けをしない。この場合ａｌ
ｕゼロ条件コードは条件コード・レジスタ７０のｎ＝２
ビットから選択され、ＡＬＵ＝０信号はＩＣＣＦＡの条
件に基づくＡＬＵから選択される。従来のｍｕｘ選択論
理は次の通りである。

【数６】

【００７１】候補条件コードＡＬＵ−Ｚ０とＡＬＵ−Ｚ
１は、ＡＬＵ０を０か１にそれぞれ設定することによっ
て上の式から条件付けされる。これらの式は次の通りで
ある。

【数７】

【００７２】信号ＡＬＵ−Ｚ０は第３条件コード論理回
路７６で発生し、その出力信号ＡＬＵ−Ｚ０は第１およ
び第３候補分岐決定回路５２、５６に送られる。この第
３条件コード論理回路７６は、図３に示すように一般的
にＡＮＤゲートである。

【００７３】信号ＡＬＵ−Ｚ１は第４条件コード論理回
路７８で発生し、その出力信号ＡＬＵ−Ｚ１は第２およ
び第４候補分岐決定回路５４、５８に送られる。この第
４条件コード論理回路７８は、図３に示すように一般的
にＯＲゲートである。

【００７４】更に図３において、候補分岐決定回路５
２、５４、５６、５８のＮＡＮＤゲート９２、９４、９
６、９８には、前に説明したように使用可能信号ＥＮ＜
３：０＞とゲートされた候補条件コードが入る。ＥＸＮ
ＯＲ１００には、ＮＡＮＤゲート９４、９６からゲート
された候補状態コードが入る。

【００７５】３入力ＮＡＮＤゲート１０２は、ＥＸＮＯ
Ｒ１００とＮＡＮＤゲート９２、９８の出力を受けて候
補分岐決定信号ＪＴｘ−ＡＬＵｙ’を生成する。ただし
ｘ，ｙは表２に示したように、ｃｉｎ３１とＡＬＵ０の
候補条件である。ＪＴｘ−ＡＬＵｙ’の論理表現は、候
補条件コードと使用可能信号を用いて次のように表され
る。

【数８】

【００７６】候補分岐決定ＪＴｘ−ＡＬＵｙ’は、ＮＡ
ＮＤゲート１０２の出力と信号ＩＮＶ−ＪＴを受ける２
入力ＥＸＯＲゲート１０４で反転してよい。ＩＮＶ−Ｊ
Ｔは、ＥＸＯＲ機能の定義により、次のように候補分岐
決定を反転する。

【００７７】すなわち、ＩＮＶ−ＪＴが負（ＩＮＶ−Ｊ
Ｔ＝０）であれば、ＮＡＮＤゲート１０２の出力が負の
ときは負の候補分岐決定を発生し、ＮＡＮＤゲート１０
２の出力が正のときは正の候補分岐決定を発生する。

【００７８】ＩＮＶ−ＪＴが正（ＩＮＶ−ＪＴ＝１）で
あれば、ＮＡＮＤゲート１０２の出力が負のときは正の
候補分岐決定を発生し、ＮＡＮＤゲート１０２の出力が
正のときは負の候補分岐決定を発生する。ＥＸＯＲ１０
４の後の最終出力はＪＴｘ−ＡＬＵｙである。ただし、
上に述べたように候補条件に従って、ｘ，ｙは０，０ま
たは０，１または１，０または１，１である。

【００７９】前に説明したように、望ましい実施態様の
回路５０は、候補分岐決定信号選択ｍｕｘ６２、６４、
６６によって、４つの候補分岐決定信号ＪＴ０−ＡＬＵ
０、ＪＴ０−ＡＬＵ１、ＪＴ１−ＡＬＵ０、ＪＴ１−Ａ
ＬＵ１から選択する。図３に示すｍｕｘの配列は、リッ
プルけた上げ加算器、けた上げ先見加算器、条件付き和
加算器に一般的な信号と両立する。

【００８０】この配列を他の加算器と共に使うように修
正するのは、この技術に精通した人には簡単である。ま
た上に挙げた加算器は少し異なった構造を備えてよく、
これに関連してこの発明と両立するように改造できるこ
とは明かである。可能性のある別の実施態様を例示する
ため、修正を以下に示す。

【００８１】この発明の他の実施態様と同様に、例示の
実施態様の各種の修正や組合わせは、この説明を参照す
ればこの技術に精通した人には明かである。従って特許
請求の範囲は、そのような修正や実施態様を含むもので
ある。

【００８２】図４に、条件コード・レジスタ７０と、関
連する回路１１０の望ましい実施態様の略図を示す。こ
の応用では、４ビットの４対１ｍｕｘ１１２は、４つの
条件コード源の１つから条件コード・レジスタ７０にロ
ードするデータを選択する選択入力Ｓ０、Ｓ１によって
動作する。

【００８３】Ｓ０とＳ１は関連するプロセッサで与える
ことが望ましい。この例でＳ０，Ｓ１＝０，０であれ
ば、３ビットの２対１ｍｕｘ１１４からの３ビットのデ
ータと、ＡＬＵ０信号からの第４ビットが、条件コード
レジスタ７０に入る。このｍｕｘ１１４は、候補分岐決
定信号ＡＬＵ−ＮＺＶＣ０＜３，１：０＞とＡＬＵ−Ｎ
ＺＶＣ１＜３，１：０＞からｃｉｎ３１の条件によって
選択して、信号ＡＬＵ−ＮＺＶＣ＜３，１：０＞を生成
する。

【００８４】またＳ０，Ｓ１＝０，１であれば、ｍｕｘ
１１２はデータとしてＷＲＩＴＥ−ＤＡＴＡ＜３：０＞
を選択して、条件コード・レジスタ７０に送る。ＷＲＩ
ＴＥ−ＤＡＴＡ＜３：０＞は、ＡＬＵから直接に条件コ
ード・レジスタ７０に書き込むデータでもよい。Ｓ０，
Ｓ１＝１，０であれば、ｍｕｘ１１２はデータとしてＴ
ＲＡＰ＜３：０＞を選択して、条件コード・レジスタ７
０に送る。

【００８５】最後にＳ０，Ｓ１＝１，１であれば、条件
コード・レジスタ７０の出力ＩＣＣ＜３：０＞の値は条
件コード・レジスタ７０に再び入力され、条件コード・
レジスタ内に一定のデータを保持する。

【００８６】図４に示す信号と回路は、条件コード・レ
ジスタがどのように動作して異なる条件コードのグルー
プの中から選択するかを示す単なる例である。この機能
の特長は、ＴＲＡＰ＜３：０＞、ＷＲＩＴＥ−ＤＡＴＡ
＜３：０＞、およびその他の条件コードのグループの用
い方と同様に、この技術の技術者には明かである。

【００８７】図５ａ、図５ｂに関連して図３において、
ｍｕｘ８０、８２とゲート７６、７８は条件コードを送
るためのものである。条件コード送り回路７６、７８、
８０、８２と条件コード論理回路７２、７４の動作は、
図３と関連して図５ａと図５ｂのタイミング図を見れば
よく理解できる。図５ａ、図５ｂは、パイプライン構造
の数個のクロックサイクルを示す。

【００８８】図５ａ、図５ｂに示す逐次命令は垂直方向
に並べてあり、その実行はパイプライン構造内で部分的
に重なっている。図５ａ、図５ｂは送りがある場合とな
い場合の算術演算を示す。パイプライン構造では、分岐
決定直前の命令によって条件コードを変更すると、次の
分岐命令が分岐決定を行うのと同じクロックサイクル中
にＡＬＵは条件コードを生成する。

【００８９】従って、ＩＣＣＦＡが正であれば、条件コ
ード送り回路７６、７８、８０、８２は現在のコードを
直接選択し、条件コード・レジスタ７０からは選択しな
い。ＩＣＣＦＡ＝０の場合は条件コードは前の命令によ
って設定されるので、分岐決定のためのラッチされた条
件コードは条件コード・レジスタ７０から読まなければ
ならない。

【００９０】この選択は、ＩＣＣＦＡで制御される２対
１送りｍｕｘ８０、８２とゲート７６、７８を用いて行
うことができる。ＩＣＣＦＡ＝０によって条件コード・
レジスタ７０からのデータを選択すると、候補分岐決定
回路５２、５４、５６、６８を通って同じ信号が送られ
る。全ての分岐決定が同じなので、どの回路が適当な候
補分岐決定かを選択するのは重要でない。

【００９１】図６ａは、第２の望ましい実施態様の分岐
決定回路の第１の応用１２０の部分的な略図を示す。こ
の実施態様の構造は、図９に示すようなけた上げ選択加
算器とも両立する。候補分岐決定信号選択ｍｕｘ６２、
６４は、ＡＬＵ０を基にして候補分岐決定信号ＪＴｘ−
ＡＬＵｙを決定する。

【００９２】第１の望ましい実施態様の分岐決定回路５
０と同じように、４つの候補分岐決定から候補分岐ｍｕ
ｘ６２、６４により２つの中間の候補分岐決定ＪＴ０、
ＪＴ１を出力する。しかし第２の望ましい実施態様の回
路は、ｃｉｎ３１ｌとｃｉｎ３１ｈと更にｇｃｉｎによ
って、中間の候補分岐決定信号ＪＴ０、ＪＴ１を出力し
なければならない。

【００９３】図６ａに示す第１の応用１２０は、選択入
力ｃｉｎ３１ｌが入るｍｕｘ１２２を用いてＪＴ０とＪ
Ｔ１のどちらかを選択して次のレベルの中間信号ＪＴ
０’に継続し、また選択入力ｃｉｎ３１ｈが入るｍｕｘ
１２４を用いてＪＴ０とＪＴ１のどちらかを選択してＪ
Ｔ１’として継続する。次にＪＴは、選択入力ｇｃｉｎ
が入るｍｕｘ１２６によって、ＪＴ０’とＪＴ１’から
選択する。

【００９４】第２の望ましい実施態様の第２の応用１３
０を、図６ｂに示す。第１の応用１２０と同様に、候補
分岐決定信号選択ｍｕｘ６２、６４は、ＡＬＵ０を基に
して候補分岐決定信号ＪＴｘ−ＡＬＵｙを決定する。

【００９５】第１の望ましい実施態様の分岐決定回路５
０と同じように、４つの候補分岐決定から候補分岐ｍｕ
ｘ６２、６４により２つの中間の候補分岐決定ＪＴ０、
ＪＴ１を出力する。次にｍｕｘ１３４は、ｃｉｎ３１’
に基づいて中間信号ＪＴ０とＪＴ１から選択し、分岐決
定信号ＪＴを出力する。

【００９６】この実施態様の構造は、図９に示すような
けた上げ選択加算器とも両立する。第２の望ましい実施
態様の第２の応用は、第１の応用とは異なる信号経路遅
れを与えるもので、使用する加算器の信号遅れによって
は有効な場合に用いる。

【００９７】図７に、第３の望ましい実施態様の分岐決
定回路１４０の部分的な略図を示す。この実施態様の構
造は、最後に到着する条件コードであるＡＬＵ０に対し
て最適化された、けた上げリップル加算器、けた上げ先
見加算器、条件付き和加算器、その他の加算器／ＡＬＵ
と両立する。

【００９８】この実施態様では、ｍｕｘ１４２は、ｃｉ
ｎ３１を選択入力として用いてＪＴ０−ＡＬＵ０とＪＴ
１−ＡＬＵ０から中間分岐決定信号ＡＬ０を出力し、ｍ
ｕｘ１４４は、ｃｉｎ３１を選択入力として用いてＪＴ
０−ＡＬＵ１とＪＴ１−ＡＬＵ１からＪＴ１を出力す
る。次にｍｕｘ１４６は、ＡＬＵ０をｍｕｘ１４６の選
択入力として用いてＡＬ０とＡＬ１から分岐決定信号Ｊ
Ｔを出力する。

【００９９】図８は、第４の望ましい実施態様の分岐決
定回路１５０の部分的な略図を示す。この実施態様の構
造は、最後に到着する条件コードであるＡＬＵ０に対し
て最適化されたけた上げ選択加算器／ＡＬＵと両立す
る。

【０１００】この実施態様では、ｍｕｘ１５２は、ｃｉ
ｎ３１ｌを選択入力として用いてＪＴ０−ＡＬＵ０とＪ
Ｔ１−ＡＬＵ０からＪＴ０−ＡＬＵ０（Ｉ）を出力し、
ｍｕｘ１５４は、ｃｉｎ３１ｈを選択入力として用いて
ＪＴ０−ＡＬＵ０とＪＴ１−ＡＬＵ０からＪＴ１−ＡＬ
Ｕ０（Ｉ）を出力する。更にこの実施態様のｍｕｘ１５
６は、ｃｉｎ３１ｌを選択入力として用いてＪＴ０−Ａ
ＬＵ１とＪＴ１−ＡＬＵ１からＪＴ０−ＡＬＵ１（Ｉ）
を出力し、ｍｕｘ１５８は、ｃｉｎ３１ｈを選択入力と
して用いてＪＴ０−ＡＬＵ１とＪＴ１−ＡＬＵ１からＪ
Ｔ１−ＡＬＵ１（Ｉ）を出力する。

【０１０１】次にｍｕｘ１６０は、ｇｃｉｎを選択入力
として用いてＪＴ０−ＡＬＵ０（Ｉ）とＪＴ１−ＡＬＵ
０（Ｉ）からＡＬ０を出力し、ｍｕｘ１６２は、ｇｃｉ
ｎを選択入力として用いてＪＴ０−ＡＬＵ１（Ｉ）とＪ
Ｔ１−ＡＬＵ１（Ｉ）からＡＬ１を出力する。最後に、
ｍｕｘ１６４は、ＡＬＵ０をｍｕｘ１６４への選択入力
として用いてＡＬ０とＡＬ１から分岐決定信号ＪＴを出
力する。

【０１０２】図９に、分岐決定信号選択に用いるＭＳＢ
けた上げ入力信号ｃｉｎ３１ｌとｃｉｎ３１ｈを出力す
る、Ｎビットの部分的な和加算器１７２、１７４、１７
６を備える、けた上げ選択加算器１７０の略図を示す。
この略図では、ＳＵＭ＜Ｎ−１：０＞についてＮビット
の部分的な和加算器１７２を用いて２Ｎビット和を行
う。

【０１０３】ｍｕｘ１７８は、けた上げ入力が０のＮビ
ットの加算器１７４とけた上げ入力が１のＮビットの加
算器１７６とから、ＳＵＭ＜２Ｎ−１：Ｎ＞を選択す
る。これらの２個の加算器１７４、１７６からの選択
は、部分的な和加算器１７２からのけた上げ出力ｇｃｉ
ｎによって行う。

【０１０４】加算器１７４はけた上げ入力からＭＳＢに
出力ｃｉｎ３１ｌを与え、加算器１７６はけた上げ入力
からＭＳＢに出力ｃｉｎ３１ｈを与える。ｃｉｎ３１
ｌ、ｃｉｎ３１ｈ、ｇｃｉｎは、図６ａ、図６ｂ、図８
に示す第２および第４の望ましい実施態様の分岐決定回
路でｍｕｘ選択に用いられる信号である。

【０１０５】図１０は図９にブロックで示した部分的な
和加算器１７２、１７４、１７６に用いるＮビットのリ
ップルけた上げ加算器１８０の部分的な略図を示す。こ
れらの加算器は、図３に示す第１の望ましい実施態様の
加算器回路としてもよい。この場合Ｎは３２であってよ
い。ただし、３２は全加算器／ＡＬＵのビット数であっ
た。図１０に示すｃｉｎ３１信号は、ＭＳＢけた上げ入
力の後到着状態信号である。

【０１０６】図１１は、Ｎビットけた上げ先見加算器２
００の略図である。この加算器は、ＡＮＤ・ＯＲゲート
２０４・２０６で計算されるグループけた上げ入力を受
ける、けた上げ先見加算器セル２０２を用いる。ＡＮＤ
・ＯＲゲート２０４・２０６は、下位の加算器セル２０
２からのグループ伝搬信号ｐとグループ発生信号ｇか
ら、けた上げ入力を計算する。

【０１０７】最上位加算器セル２０２は、図１１に示す
ようにＳＵＭ＜Ｎ−１：Ｎ−４＞を計算する。更にこの
最上位加算器セル２０２は、前に説明したように望まし
い実施態様の分岐決定回路で用いるＭＳＢけた上げ入力
を出力する。

【０１０８】この信号の起源を下の図１２に示す。この
特定のけた上げ先見加算器の加算器セル２０２は４ビッ
トを持つ。ただしこの実施態様で選んだこのビット数は
例示のためであって、他の大きさの加算器セル２０２を
選んでもよい。けた上げ先見加算器構造はこの技術でよ
く知られている。

【０１０９】図１２は、図１１で用いるけた上げ先見加
算器セル２０２を示す。このセルの動作は、この技術で
よく知られている。従って１ビットの和Ｓ＜ｎ＞は、Ｅ
ＸＯＲゲート２１２を用いてけた上げ入力信号Ｃ＜ｎ＞
と伝搬信号Ｐ＜ｎ＞から発生する。ただしｎは入力信
号、出力信号、関連回路のビット位置を表す指標変数で
ある。

【０１１０】ここに示す４ビット加算器セル２０２の場
合は、ｎは０から３までである。Ｃ＜０＞信号は、下位
のけた上げ先見加算器セル２０２からのｇｃｉｎであ
る。図１１の実施態様の最上位加算器セル２０２のＣ＜
３＞信号は、望ましい実施態様の分岐決定回路へｃｉｎ
３１信号を与える。

【０１１１】前に述べたように、けた上げ先見加算器セ
ル２０２の動作はこの技術でよく知られている。よく知
られているように、ＡＮＤ・ＯＲゲート２１４・２１６
はＧ＜ｎ−１＞、Ｐ＜ｎ−１＞、Ｃ＜ｎ−１＞を受け、
けた上げ入力信号Ｃ＜ｎ＞を関連する加算器セルに発生
する。けた上げ先見加算器セル２０２のこの部分は、リ
ップルけた上げ加算器と実質的に同じである。

【０１１２】加算器けた上げがリップルまたは伝搬しな
ければならないゲートの数を最少にするために、ＡＮＤ
ゲート２２２は全てのＰ＜ｎ＞信号、ｎ＝０から３ま
で、を受け、図１１に示すｇ出力であるグループ伝搬信
号ＧＲＰＰＲＯＰを発生する。更にＡＮＤ・ＯＲゲー
ト２１８・２２０は、Ｐ＜ｎ＞、ｎ＝１，２，３、とＧ
＜ｎ＞、ｎ＝０から３まで、の関数であるグループ発生
信号ＧＲＰＧＥＮを発生する。

【０１１３】ＧＲＰＧＥＮとＧＲＰＰＲＯＰは、グ
ループけた上げ入力ｇｃｉｎを含めていかなるけた上げ
入力信号の関数でもないので、けた上げリップリングで
起こる遅れの量は非常に減少する。図１２と上記の説明
に示した論理は分かりやすくするために簡単化してあ
り、速度や回路レイアウトの修正はこの技術の技術者に
は明かである。

【０１１４】図６ａ、図６ｂ、図８（第２および第４実
施態様）を図３、図７（第１および第３実施態様）と比
べると、第１および第３実施態様の方が必要なｍｕｘ段
階が少なく、従って正しい分岐決定信号を発生する際の
遅れが小さい。図３および図７の第１および第３実施態
様を支持する一般化したＡＬＵ回路２３０を図１３ａに
示す。

【０１１５】この図には、最下位ビット（ＬＳＢ）のた
めのＮ−１ビットのＡＬＵ２３２と、分離した最上位
（ＭＳＢ）のための別の１ビットのＡＬＵ２３４を含
む、ＮビットＡＬＵ２３０を示す。このように分ける
と、Ｎ−１ビットのＡＬＵ２３２のけた上げ出力として
ｃｉｎ３１信号を発生する。Ｎ−１ビットのＡＬＵ２３
２は、けた上げリップル加算器／ＡＬＵ、けた上げ先見
加算器／ＡＬＵ、けた上げ選択加算器／ＡＬＵ、条件付
き和加算器／ＡＬＵ、およびその他の加算器／ＡＬＵを
含む多くの異なる加算器構造で実現することができる。

【０１１６】図１３ｂに、Ｎ−１ビットの条件付き和加
算器２４０のハイレベル図を示す。この技術に共通のＮ
＝３２であれば、Ｎ−１ビットの条件付き和加算器はけ
た上げ入力を持つ３１ビット加算器である。条件付き和
加算器は２の累乗ビット幅が望ましいので、これをけた
上げ入力なしの３２ビットの加算器としても同等のもの
が実現できる。

【０１１７】この場合、和出力は必要でなくまたけた上
げ発生はけた上げ入力と同じなので、加算器の単一ＬＳ
Ｂ回路は簡単になる。条件付き和加算器２４０のこの方
式の重要な特長は、ここに述べた望ましい実施態様の分
岐決定回路などの分岐決定回路に、ｃｉｎ３１信号を与
えるのが容易になることである。

【０１１８】ｃｉｎ３１を容易に与えることができるこ
の条件付き和加算器の重要な構造的特長は、加算器を半
加算器２４２と２４４に分割するのに、この技術でよく
知られているビット１５と１６の間ではなくて、ビット
１４と１５の間で行うことである。条件付き和加算器２
４０の動作は、この技術の技術者がよく見れば明かであ
る。

【０１１９】簡単に述べると、加算器２４０の第１半加
算器２４２は、Ａ＜１４：０＞とＢ＜１４：０＞を受け
てＳＵＭ＜１４：０＞を計算し、条件付き和加算器に共
通に用いられる２の累乗ビット幅を確保するために、け
た上げ入力をＬＳＢに入力する。第１半加算器２４２か
らのけた上げ出力はｍｕｘ２４６の選択入力として用い
られる。ｍｕｘ２４６は、条件付き和加算器２４０の第
２半加算器２４４の第１および第２部分２４４ａ、２４
４ｂによって計算される２つの条件付き和のどちらかを
選択する。

【０１２０】第１半加算器２４２からのけた上げ出力は
更にｍｕｘ２４８の選択入力として用いられ、条件付き
加算器２４０の第２半加算器２４４の第１および第２部
分２４４ａ、２４４ｂから、正しいけた上げ出力を選択
する。ｍｕｘ２４８の選択された出力は、この技術でよ
く知られているように、その後の加算器段階へのグルー
プけた上げ入力、すなわちｇｃｉｎとして働く。

【０１２１】ｍｕｘ２４６は、加算器２４０の第１半加
算器２４２からのけた上げ出力による正しい条件付き和
の選択によってＳＵＭ＜３０：１５＞を出力する。条件
付き和加算器２４０の第２半加算器２４４の第１および
第２部分２４４ａ、２４４ｂは、分かりやすくするため
に分離して示している。

【０１２２】次に図１４ａ、図１４ｂに、ＡＬＵ＝０回
路２５０の略図を示す。この例示のＡＬＵ＝０回路の詳
細は、ボスハート他による米国特許申請番号９２２，９
２６に開示されている。図１４ａでは、実際のＡＬＵ計
算の結果に関わらずＡＬＵ＝０を計算することのできる
ＡＬＵ＝０回路２５０を示し、ＡＬＵの計算結果が出る
前にまたは同時に、ＡＬＵ＝０信号を出力する。

【０１２３】この方式において、ＮビットのＡＮＤ回路
２５２には、１ビットのゼロ・セル２５４からＮ個の１
ビットのゼロ信号Ｚ_n、ｎ＝０からＮ−１まで、が入力
する。ＮビットのＡＮＤ２５２回路は、Ｎ個の１ビット
のゼロ信号Ｚ_nの論理和を行う。図１４ａに示すよう
に、各ｎ番目の１ビットのゼロ・セル２５４は、次の下
位の１ビットのゼロ・セル２５４からＫ_n-1を受け、次
の最上位の１ビットのゼロ・セル２５４にＫ_nを出力す
る。

【０１２４】図１４ｂを見ると、各１ビットのゼロ信号
Ｚ_nはｎ番目とｎ−１番目のセルの信号だけによるの
で、加算器／減算器回路の全Ｎビットの特性を通じて信
号のリップルや伝搬を防ぐ。Ｋ_n、Ｇ_n、Ｐ_n、Ｚ_nセ
ル２６２、２６４、４６６、４６８は、信号Ｋ_n、
Ｇ_n、Ｐ_n、Ｚ_n（それぞれｎ＝０からＮ−１）を発生
する。

【０１２５】Ｐ_nとＧ_nはＡＬＵ＝０信号に明示的には
用いられていない（Ｚ_nはＰ_nを間接的に用いる。他の
方式でもよい）が、これらの信号は加算器／ＡＬＵ設計
の技術でよく知られており、ここでは例示の目的で加算
器として示している。減算器すなわちＡＬＵは、Ｋ_n、
Ｇ_n、Ｐ_n、Ｚ_nセル２６２、２６４、２６６、２６８
の他の構成を用いてよい。これらの他の方式や修正は、
この技術でよく知られている。

【０１２６】次の表５は、この実施態様と図面の概要を
与える。

【表５】

【表６】

【表７】

【表８】

【０１２７】望ましい実施態様の回路で用いる命名の規
約は、例として３２ビットＡＬＵを用いた。従ってＭＳ
Ｂは、この文書の文脈の中では第３１ビットである。３
２ビット以外の大きさのＡＬＵを使えることは明かであ
り、従って特許請求の範囲に規定しているように、この
発明でも予想している。

【０１２８】以上にいくつかの望ましい実施態様を詳細
に説明した。この発明の範囲は、ここに説明したものと
は異なっても特許請求の範囲内にある実施態様をも含む
ものである。

【０１２９】場合によっては、「マイクロコンピュー
タ」という語は記憶を持ったもので、「マイクロプロセ
ッサ」は記憶を持たないものとして用いられる。ここで
は、これらの用語は同義語であって同じものを指すもの
とする。

【０１３０】「処理回路」という語は、ＡＳＩＣ（用途
向け集積回路）、ＰＡＬ（プログラマブル・アレイ論
理）、ＰＬＡ（プログラマブル論理アレイ）、複号器、
記憶装置、非ソフトウエア基準プロセッサ、またはその
他の回路、または任意の構成のマイクロプロセッサやマ
イクロコンピュータを含むディジタル・コンピュータ、
またはそれらの組合わせを含む。発明の範囲を考慮する
際には、含むという語は無制限と解釈する。

【０１３１】これの実現は、シリコン、ガリウム砒素、
その他の電子材料族を用いた離散要素または完全な集積
回路でも、光学的または他の技術を基にした形式や実施
態様でも考えられる。この発明の各種の実施態様は、ハ
ードウエア、ソフトウエア、マイクロコード化ファーム
ウエアを採用または実施することができる。

【０１３２】この発明について例示の実施態様を参照し
て説明したが、この説明は制限的に解釈してはならな
い。この発明の他の実施態様も例示の実施態様の各種の
修正や組合わせも、この説明を参照すればこの技術に精
通した人には明かである。従って特許請求の範囲は、そ
のような全ての修正や実施態様を含むものである。

【０１３３】以上の説明に関して更に以下の項を開示す
る。（１）ａｌｕ状態信号を出力する関連算術論理ユニッ
トで実行する算術または論理操作の結果に基づいて分岐
決定信号を出す回路であって、ａ）少なくとも２つの候補分岐決定回路であって、そ
れぞれは候補分岐決定信号を計算し、それぞれは少なく
とも１つの前記ａｌｕ状態信号に対して独特の候補条件
コードを出力し、前記ａｌｕ状態信号は少なくとも２つ
の条件を持つものと、ｂ）前記少なくとも１つのａｌｕ状態信号に基づい
て、前記少なくとも２つの候補分岐決定信号から正しい
分岐決定信号を選択する第１選択回路と、を含む回路。

【０１３４】（２）前記少なくとも１つのａｌｕ状態
信号と少なくとも１つの他のａｌｕ状態信号から、少な
くとも２つの計算された候補条件コードを計算するため
の少なくとも１つの条件コード論理回路を更に備え、各
計算された候補条件コードは候補ａｌｕ状態信号の独特
の組合わせから得られる、第１項記載の回路。（３）ラッチされた条件コードを記憶する条件コード
・レジスタを更に備える、第２項記載の回路。（４）前記計算された候補条件コードと前記ラッチさ
れた条件コードから選択するための第２選択回路を更に
備える、第３項記載の回路。

【０１３５】（５）前記条件コード・レジスタに入力
されまたプロセッサの制御の下に選択される、少なくと
も２つの条件コード源の１つを選択するための、第３選
択回路を更に備える、第３項記載の回路。（６）前記条件コード源の１つは１組のラッチされた
条件コードであって、前の命令サイクルからの条件コー
ドを用いてよい、第５項記載の回路。（７）前記第１選択回路はマルチプレクサ網を備え
る、第１項記載の回路。（８）前記マルチプレクサ網は単一のマルチプレクサ
である、第７項記載の回路。

【０１３６】（９）前記選択回路は論理積・論理和・
反転ゲート網を備える、第１項記載の回路。（１０）前記少なくとも１つのａｌｕ状態信号は、前
記算術または論理操作の結果が前記算術論理ユニットの
最上位ビットにけた上げ入力を生じたかどうかを示す、
第１項記載の回路。（１１）前記少なくとも１つのａｌｕ状態信号は、前
記算術または論理演算の結果がゼロかどうかを示す、第
１項記載の回路。（１２）前記第１選択回路は、前記少なくとも１つの
ａｌｕ状態信号と少なくとも１つの他のａｌｕ状態信号
とに基づいて、正しい分岐決定信号を選択する、第１項
記載の回路。

【０１３７】（１３）少なくとも２つの中間分岐決定
信号は、前記少なくとも１つの前記ａｌｕ状態信号に基
づいて前記少なくとも２つの候補分岐決定信号から選択
される、第１２項記載の回路。（１４）前記正しい分岐決定信号は、前記少なくとも
１つの他の前記ａｌｕ状態信号に基づいて前記少なくと
も２つの中間分岐決定信号から選択される、第１３項記
載の回路。（１５）前記少なくとも１つの前記ａｌｕ状態信号
は、前記算術または論理演算の結果がゼロかどうかを示
す、第１４項記載の回路。

【０１３８】（１６）前記少なくとも１つの他の前記
ａｌｕ状態信号は、前記算術または論理操作の結果が前
記算術論理ユニットの最上位ビットにけた上げ入力を生
じたかどうかを示す、第１５項記載の回路。（１７）前記少なくとも１つの前記ａｌｕ状態信号
は、前記算術または論理操作の結果が前記算術論理ユニ
ットの最上位ビットにけた上げ入力を生じたかどうかを
示す、第１４項記載の回路。（１８）前記少なくとも１つの他の前記ａｌｕ状態信
号は、前記算術または論理演算の結果がゼロかどうかを
示す、第１７項記載の回路。

【０１３９】（１９）少なくとも１つの更に別の前記
ａｌｕ状態信号は、下位グループのビットからのけた上
げ入力の結果を示す、第１８項記載の回路。（２０）前記少なくとも１つの前記ａｌｕ状態信号
は、前記算術または論理演算の結果がゼロかどうかを示
す、第１９項記載の回路。（２１）前記少なくとも１つの他の前記ａｌｕ状態信
号は、２つの追加のａｌｕ状態信号から選択する前記第
１選択回路の一部となる、第２０項記載の回路。（２２）前記算術および論理ユニットはＮビットを持
つ、第１２項記載の回路。

【０１４０】（２３）前記Ｎビットの算術および論理
ユニットは、Ｎ−１ビットの算術および論理ユニットと
１ビットのＭＳＢ算術および論理ユニットを備える、第
２２項記載の回路。（２４）前記Ｎ−１ビットの算術および論理ユニット
は、けた上げ入力なしのＮビットの算術および論理ユニ
ットの構造を備える、第２３項記載の回路。（２５）前記Ｎ−１ビットの算術および論理ユニット
は条件付き和算術および論理ユニットである、第２４項
記載の回路。（２６）前記条件付き和算術および論理ユニットは、
第１半分と第２半分を備え、前記第１半分は０ビットか
ら（Ｎ×１／２）−２ビットまでの和を計算し、前記第
２半分は（Ｎ×１／２）−１ビットからＮ−１ビットま
での和を計算する、第２５項記載の回路。

【０１４１】（２７）前記条件付き和算術および論理
ユニットは、条件付き和加算器である、第２６項記載の
回路。（２８）分岐決定を行う方法であって、ａ）算術または論理演算を実行し、ｂ）少なくとも１つのａｌｕ状態信号を与え、ｃ）少なくとも２つの候補分岐決定信号を計算し、そ
れぞれは前記少なくとも１つのａｌｕ状態信号に対して
独特の状態信号コードを出力し、ｄ）前記状態信号が出るときの前記少なくとも１つの
ａｌｕ状態信号に基づいて、前記少なくとも２つの候補
分岐決定信号から正しい分岐決定信号を選択する、段階
を含む方法。

【０１４２】（２９）この発明において、算術または
論理演算の結果に基づいて分岐決定信号を出す回路５０
を説明する。この回路は少なくとも２つの候補分岐決定
回路５２、５４、５６、５８を備え、それぞれは候補分
岐決定信号を計算し、それぞれは少なくとも１つのａｌ
ｕ状態信号に対して独特の候補条件コードを出力する。
この回路は第１選択回路６２，６４，６６を更に備え、
前記状態信号が出たときに前記ａｌｕ状態信号に基づい
て、前記候補分岐決定信号から正しい分岐決定信号を選
択する。その他の装置、システム、方法も開示する。

【０１４３】

【関連米国特許の相互参照】特許番号／出願番号出願日ＴＩケース番号４，８１５，０１９１９８７年２月２６日ＴＩ−１２４３８０７／９２２，９２６１９９２年７月３１日ＴＩ−１６０５６０７／８２３，２８２１９９２年７月３１日ＴＩ−１６５７５

【図面の簡単な説明】

【図１】第１の従来の分岐決定回路の略図。

【図２】第２の従来の分岐決定回路の略図。

【図３】最後に到着する条件コードｃｉｎ３１に対して
最適化された第１の望ましい実施態様の分岐決定回路の
略図。

【図４】条件コード・レジスタと関連回路の望ましい実
施態様の略図。

【図５】ａは送りありの場合の、条件コード・レジスタ
と関連回路のタイミング図。ｂは送りなしの場合の、条
件コード・レジスタと関連回路のタイミング図。

【図６】ａは第２の望ましい実施態様の分岐決定回路の
候補分岐決定信号選択ｍｕｘの第１方式で、最後に到着
する条件コードであるｇｃｉｎに対して最適化されたけ
た上げ選択加算器／ＡＬＵと両立する構造を示す部分略
図。ｂは第２の望ましい実施態様の分岐決定回路の候補
分岐決定信号選択ｍｕｘの第２方式で、最後に到着する
条件コードであるｇｃｉｎに対して最適化されたけた上
げ選択加算器／ＡＬＵと両立する構造を示す部分略図。

【図７】第３の望ましい実施態様の分岐決定回路の候補
分岐決定信号選択ｍｕｘの方式で、最後に到着する条件
コードであるＡＬＵ０に対して最適化された加算器／Ａ
ＬＵと両立する構造を示す部分略図。

【図８】第４の望ましい実施態様の分岐決定回路の候補
分岐決定信号選択ｍｕｘの方式で、最後に到着する条件
コードであるＡＬＵ０に対して最適化されたけた上げ選
択加算器／ＡＬＵと両立する構造を示す部分略図。

【図９】分岐決定信号選択のためにＭＳＢけた上げ入力
信号を出すＮビットの部分的な和加算器を備える、けた
上げ選択加算器のハイレベルの略図。

【図１０】図９にブロックで示す部分的な和加算器に用
いることのできるＮビットのリップルけた上げ加算器の
部分的な略図。

【図１１】分岐決定信号選択のためにＭＳＢけた上げ入
力信号を出すＮビットの部分的な和加算器を備える、け
た上げ先見加算器のハイレベルの略図。

【図１２】図１１にブロックで示す部分的な和加算器と
して用いることのできるＮビットのけた上げ先見加算器
の部分的な略図。

【図１３】図３および図７の実施態様を支持する一般化
されたＡＬＵ回路を示す。

【図１４】１ビットのゼロ・セルを備えるＡＬＵ＝０回
路を示す。特に指示のない限り、異なる図の対応する数
字と符号は、対応する部分に関連する。

【符号の説明】

３０第１の従来の分岐決定回路３２，３３，３４，３５分岐決定信号ゲート３６ＥＸＯＲゲート３７ＯＲゲート３８ＥＸＯＲゲート４０第２の従来の分岐決定回路４２，４３，４４，４５分岐決定信号ゲート４６ＥＸＮＯＲゲート４７ＮＡＮＤゲート４８ＥＸＯＲゲート５０第１の望ましい実施態様の
分岐決定回路５２，５４，５６，５８候補分岐決定回路６２，６４，６６選択回路７０条件コード・レジスタ７２，７４，７６，７８条件コード論理回路８０，８２選択回路８４ＯＲゲート８６ＥＸＯＲゲート８８ＯＲゲート９０ＥＸＮＯＲゲート９２，９４，９６，９８候補分岐決定信号ゲート１００ＥＸＮＯＲゲート１０２ＮＡＮＤゲート１０４ＥＸＯＲゲート１１０条件コード・レジスタ関連
回路１１２選択回路１１４３ビットの２対１ｍｕｘ１２０部分的な第２の望ましい実
施態様１２２，１２４，，１２６選択回路１３０別の部分的な第２の望まし
い実施態様１３２，１３４，１３６選択回路１４０部分的な第３の望ましい実
施態様１４２，１４４，１４６選択回路１５０部分的な第４の望ましい実
施態様１５２，１５４，１５６，１５８選択回路１６０，１６２，１６４選択回路１７０けた上げ選択加算器１７２，１７４，１７６部分的な和加算器１８０部分的な和加算器１８２ＥＸＯＲゲート１８４ＡＮＤゲート１８６ＯＲゲート２００けた上げ先見加算器２０２けた上げ先見の部分的な和
加算器２０４ＡＮＤゲート２０６ＯＲゲート２１２ＥＸＯＲゲート２１４ＡＮＤゲート２１６ＯＲゲート２１８ＡＮＤゲート２２０ＯＲゲート２２２ＡＮＤゲート２３０一般化したＡＬＵ回路２３２Ｎ−１ビットの条件付き和
加算器２３４１ビットのＡＬＵ２４０Ｎ−１ビットの条件付き和
加算器２４２第１半加算器２４４第２半加算器２４６Ｎ−１ビットのｍｕｘ２４８１ビットのｍｕｘ２５０ＡＬＵ＝０回路２５２Ｎ入力ＡＮＤ回路２５４１ビットのゼロ・セル２６２Ｋ_nセル２６４Ｇ_nセル２６６Ｐ_nセル２６８Ｚ_nセル

【手続補正書】

【提出日】平成６年４月２８日

【手続補正１】

【補正対象書類名】図面

【補正対象項目名】図５

【補正方法】変更

【補正内容】

【図５】

Claims

【特許請求の範囲】

【請求項１】ａｌｕ（算術論理演算装置）状態信号を
出力する関連算術論理ユニットで実行する算術または論
理操作の結果に基づいて分岐決定信号を出す回路であっ
て、ａ）少なくとも２つの候補分岐決定回路であって、そ
れぞれは候補分岐決定信号を計算し、それぞれは少なく
とも１つの前記ａｌｕ状態信号に対して独特の候補条件
コードを出力し、前記ａｌｕ状態信号は少なくとも２つ
の条件を持つものと、ｂ）前記少なくとも１つのａｌｕ状態信号に基づい
て、前記少なくとも２つの候補分岐決定信号から正しい
分岐決定信号を選択する第１選択回路と、を含む回路。
【請求項２】分岐決定を行う方法であって、ａ）算術または論理演算を実行し、ｂ）少なくとも１つのａｌｕ状態信号を与え、ｃ）少なくとも２つの候補分岐決定信号を計算し、そ
れぞれは前記少なくとも１つのａｌｕ状態信号に対して
独特の状態信号コードを出力し、ｄ）前記状態信号が出るときの前記少なくとも１つの
ａｌｕ状態信号に基づいて、前記少なくとも２つの候補
分岐決定信号から正しい分岐決定信号を選択する、段階
を含む方法。