JPH0760890B2 - 高速半導体装置 - Google Patents
高速半導体装置Info
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- JPH0760890B2 JPH0760890B2 JP61048039A JP4803986A JPH0760890B2 JP H0760890 B2 JPH0760890 B2 JP H0760890B2 JP 61048039 A JP61048039 A JP 61048039A JP 4803986 A JP4803986 A JP 4803986A JP H0760890 B2 JPH0760890 B2 JP H0760890B2
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- Japan
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- collector
- barrier
- emitter
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-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
- H10D48/30—Devices controlled by electric currents or voltages
- H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H10D48/36—Unipolar devices
- H10D48/362—Unipolar transistors having ohmic electrodes on emitter-like, base-like, and collector-like regions, e.g. hot electron transistors [HET], metal base transistors [MBT], resonant tunnelling transistors [RTT], bulk barrier transistors [BBT], planar doped barrier transistors [PDBT] or charge injection transistors [CHINT]
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- Theoretical Computer Science (AREA)
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Description
【発明の詳細な説明】 〔概要〕 共鳴トンネル効果利用３端子素子において、ベース−コ
レクタ間にドーピングにより形成したポテンシヤルバリ
アを用い、電流利得を増大する。
レクタ間にドーピングにより形成したポテンシヤルバリ
アを用い、電流利得を増大する。
本発明は、共鳴トンネル効果を利用した半導体装置に係
り、特に、半導体集積回路の分野において、広い範囲の
応用が期待される３端子負性抵抗素子に関する。
り、特に、半導体集積回路の分野において、広い範囲の
応用が期待される３端子負性抵抗素子に関する。
従来、電圧制御型の負性抵抗素子は例えばエサキダイオ
ード等全て２端子であり、３端子の負性抵抗素子は実現
されていなかった。
ード等全て２端子であり、３端子の負性抵抗素子は実現
されていなかった。
これに対して、最近、共鳴トンネル効果を利用した素子
が研究されている。第５図にその共鳴トンネル効果を説
明する図を示し、51、55の半導体層の間に、トンネル可
能なバリア52,54と量子井戸53からなる超格子層が形成
されている。第５図（Ａ）を参照すると、これは半導体
層51−55間のバイアスが小さい場合である。ここで、量
子井戸53には離散的なエネルギ準位が形成される。第５
図（Ａ）では最もエネルギが低い準位E1のみを示してい
る。次に、第５図（Ｂ）を参照すると、半導体層51−55
間に適当なバイアスを印加して、半導体層51の電子e-の
エネルギが丁度準位E1と等しくなるようにすると（実際
には電子のエネルギは或る分布をもつので、そのエネル
ギ分布がE1にかかるようにすると）、半導体層51の電子
e-は共鳴トンネル効果により、半導体層51から半導体層
55に透過する。次に、第５図（Ｃ）を参照すると、さら
に半導体層51−55間のバイアスを大きくして半導体層51
の電子のエネルギと井戸の準位E1とが一致しなくなると
電子は量子井戸の領域で反射されて、半導体層55に到達
することができない。
が研究されている。第５図にその共鳴トンネル効果を説
明する図を示し、51、55の半導体層の間に、トンネル可
能なバリア52,54と量子井戸53からなる超格子層が形成
されている。第５図（Ａ）を参照すると、これは半導体
層51−55間のバイアスが小さい場合である。ここで、量
子井戸53には離散的なエネルギ準位が形成される。第５
図（Ａ）では最もエネルギが低い準位E1のみを示してい
る。次に、第５図（Ｂ）を参照すると、半導体層51−55
間に適当なバイアスを印加して、半導体層51の電子e-の
エネルギが丁度準位E1と等しくなるようにすると（実際
には電子のエネルギは或る分布をもつので、そのエネル
ギ分布がE1にかかるようにすると）、半導体層51の電子
e-は共鳴トンネル効果により、半導体層51から半導体層
55に透過する。次に、第５図（Ｃ）を参照すると、さら
に半導体層51−55間のバイアスを大きくして半導体層51
の電子のエネルギと井戸の準位E1とが一致しなくなると
電子は量子井戸の領域で反射されて、半導体層55に到達
することができない。
第５図（Ｄ）を参照すると、第５図（Ａ）の状態から
バイアス電圧Ｖを上昇していくと、電流Ｉは、図のよう
に増加していきＶ＝2E1/q（q:電子の素電荷）におい
て、電流が最大となり（第５図（Ｂ）の状態）、さらに
電圧を上げると電流が流れなくなる（第５図（Ｃ）の状
態になる。即ち、（Ｂ）（Ｃ）間において負性抵抗が得
られる。
バイアス電圧Ｖを上昇していくと、電流Ｉは、図のよう
に増加していきＶ＝2E1/q（q:電子の素電荷）におい
て、電流が最大となり（第５図（Ｂ）の状態）、さらに
電圧を上げると電流が流れなくなる（第５図（Ｃ）の状
態になる。即ち、（Ｂ）（Ｃ）間において負性抵抗が得
られる。
上記３端子負性抵抗素子として期待される共鳴トンネル
効果利用素子は、トランジスタ構造とするために、第５
図（Ｃ）のように半導体層51をエミッタとし、半導体層
55をベースとし、コレクタの半導体層57との間にベース
−コレクタ間バリア56を形成することが必要である。そ
の際注入された電子がベースで散乱されてエネルギを失
ってもコレクタに到達する量を多くし、素子の利得（エ
ミッタ接地の電流利得）を大きくするためには、例えば
注入電子のエネルギを高くすればよい。しかしこれでは
第５図（Ｃ）或いは第６図に示すようにベース層の半導
体層55にアッパーバレイＬが存在すると、エミッタから
注入する電子のエネルギを高くしても電子がバレイ間散
乱を受けて速度が遅くなってしまうという問題があり、
注入電子のエネルギには限界がある。一方、コレクタバ
リアを低くすることも考えられることから、ベース−コ
レクタ間のバリアはデバイスの使用温度から決る最低の
高さに設定することが望まれる。しかし、従来、ベース
−コレクタ間バリアはヘテロ構造で実現しているため
に、ベース−コレクタ間バリアの高さを所要の低い値に
設定することが困難であった。なお、４元層を用いるこ
とで、理論的には低いベース−コレクタ間バリアが可能
であるが、実際上、格子整合の問題等を実現には問題が
ある。
効果利用素子は、トランジスタ構造とするために、第５
図（Ｃ）のように半導体層51をエミッタとし、半導体層
55をベースとし、コレクタの半導体層57との間にベース
−コレクタ間バリア56を形成することが必要である。そ
の際注入された電子がベースで散乱されてエネルギを失
ってもコレクタに到達する量を多くし、素子の利得（エ
ミッタ接地の電流利得）を大きくするためには、例えば
注入電子のエネルギを高くすればよい。しかしこれでは
第５図（Ｃ）或いは第６図に示すようにベース層の半導
体層55にアッパーバレイＬが存在すると、エミッタから
注入する電子のエネルギを高くしても電子がバレイ間散
乱を受けて速度が遅くなってしまうという問題があり、
注入電子のエネルギには限界がある。一方、コレクタバ
リアを低くすることも考えられることから、ベース−コ
レクタ間のバリアはデバイスの使用温度から決る最低の
高さに設定することが望まれる。しかし、従来、ベース
−コレクタ間バリアはヘテロ構造で実現しているため
に、ベース−コレクタ間バリアの高さを所要の低い値に
設定することが困難であった。なお、４元層を用いるこ
とで、理論的には低いベース−コレクタ間バリアが可能
であるが、実際上、格子整合の問題等を実現には問題が
ある。
以上のことから、従来の共鳴トンネル効果を用いたトラ
ンジスタでは、ベース−コレクタ間バリアを低下でき
ず、電流利得が十分得られないという問題があった。
ンジスタでは、ベース−コレクタ間バリアを低下でき
ず、電流利得が十分得られないという問題があった。
上記問題点を解決するために、本発明においては、エミ
ッタ，ベース，コレクタの３端子からなる半導体装置に
おいて、エミッタ−ベース間にヘテロ接合を用いた共鳴
トンネルバリアを用い、ベース−コレクタ間に、ドーピ
ングにより形成されたポテンシヤルバリアを用いること
を特徴とする高速半導体装置を提供する。
ッタ，ベース，コレクタの３端子からなる半導体装置に
おいて、エミッタ−ベース間にヘテロ接合を用いた共鳴
トンネルバリアを用い、ベース−コレクタ間に、ドーピ
ングにより形成されたポテンシヤルバリアを用いること
を特徴とする高速半導体装置を提供する。
第１図に本発明の原理的説明図を示しており、図（Ａ）
〜（Ｃ）は本発明に係る半導体装置のエネルギ・バンド
図の伝導帯底の形状を示すものである。
〜（Ｃ）は本発明に係る半導体装置のエネルギ・バンド
図の伝導帯底の形状を示すものである。
第１図（Ａ）を参照すると、これはエミッタ−ベース間
に電圧が印加されていない場合VBE＝０である。１はエ
ミッタの半導体層、2,4はキャリアがトンネル可能な障
壁層、３は量子井戸の半導体層、５はベースの半導体層
で、前記のようにドーピングにより形成されたポテンシ
ヤルバリアを用いている。また、６はベース−コレクタ
間のバリアの半導体層、７はコレクタの半導体層であ
る。ここで、量子井戸３には離散的な準位が形成され
る。第１図（Ａ）では最もエネルギが低い準位E1のみを
示している。
に電圧が印加されていない場合VBE＝０である。１はエ
ミッタの半導体層、2,4はキャリアがトンネル可能な障
壁層、３は量子井戸の半導体層、５はベースの半導体層
で、前記のようにドーピングにより形成されたポテンシ
ヤルバリアを用いている。また、６はベース−コレクタ
間のバリアの半導体層、７はコレクタの半導体層であ
る。ここで、量子井戸３には離散的な準位が形成され
る。第１図（Ａ）では最もエネルギが低い準位E1のみを
示している。
次に、第１図（Ｂ）を参照すると、エミッタ−ベース間
に適当なバイアスを印加して、エミッタの電子e-のエネ
ルギが丁度準位E1と等しくなるようにすると（実際には
エミッタの電子のエネルギは或る分布をもつので、その
エネルギ分布がE1にかかるようにすると）、エミッタの
電子e-は共鳴トンネル効果により、ベース５に注入さ
れ、注入された電子はバリステイックにベース層を通過
してベース−コレクタ間バリア６を越えてコレクタ７に
到達し、コレクタ電流が形成される。
に適当なバイアスを印加して、エミッタの電子e-のエネ
ルギが丁度準位E1と等しくなるようにすると（実際には
エミッタの電子のエネルギは或る分布をもつので、その
エネルギ分布がE1にかかるようにすると）、エミッタの
電子e-は共鳴トンネル効果により、ベース５に注入さ
れ、注入された電子はバリステイックにベース層を通過
してベース−コレクタ間バリア６を越えてコレクタ７に
到達し、コレクタ電流が形成される。
次に、第１図（Ｃ）を参照すると、さらにエミッタ−ベ
ース間のバイアスを大きくしてエミッタの電子のエネル
ギと井戸の準位E1とが一致しなくなると電子は量子井戸
の領域で反射されて、ベースに注入されずエミッタの電
子はコレクタに到達することができず、コレクタ電流は
著しく低下する。
ース間のバイアスを大きくしてエミッタの電子のエネル
ギと井戸の準位E1とが一致しなくなると電子は量子井戸
の領域で反射されて、ベースに注入されずエミッタの電
子はコレクタに到達することができず、コレクタ電流は
著しく低下する。
本発明に係る素子の動作特性を示す第１図（Ｄ）を参照
すると、第１図（Ａ）の状態からベース−エミッタ間の
バイアス電圧VBEを上昇していくと、コレクタ電流I
Cは、図のように増加していきVBE＝2E1/q（q:電子の素
電荷）において、電流が最大となり（第１図（Ｂ）の状
態）、さらに電圧を上げると電流が減少し第１図（Ｃ）
の状態になる。即ち、（Ｂ），（Ｃ）間において負性抵
抗が得るられる。
すると、第１図（Ａ）の状態からベース−エミッタ間の
バイアス電圧VBEを上昇していくと、コレクタ電流I
Cは、図のように増加していきVBE＝2E1/q（q:電子の素
電荷）において、電流が最大となり（第１図（Ｂ）の状
態）、さらに電圧を上げると電流が減少し第１図（Ｃ）
の状態になる。即ち、（Ｂ），（Ｃ）間において負性抵
抗が得るられる。
ここで、本発明においては、前記のようにベース−コレ
クタ間にドーピングにより形成されたポテンシヤルバリ
アを用いているので、そのバリアの高さは任意の低い値
に設定することが可能てある。第１図（Ｅ）にドーピン
グ（ハッチング部分）によりポテンシヤルバリアを形成
する場合の原理図を示している。各部のパラメータを第
１図（Ｅ）のように表すと、無バイアス時のポテンシヤ
ルバリア（３角バリア）の高さは次の式で近似できる。
クタ間にドーピングにより形成されたポテンシヤルバリ
アを用いているので、そのバリアの高さは任意の低い値
に設定することが可能てある。第１図（Ｅ）にドーピン
グ（ハッチング部分）によりポテンシヤルバリアを形成
する場合の原理図を示している。各部のパラメータを第
１図（Ｅ）のように表すと、無バイアス時のポテンシヤ
ルバリア（３角バリア）の高さは次の式で近似できる。
ただし、ここで、 NA:アクセプタ濃度 X:p型半導体（例えばInGaAs層）の層厚 L1,L2:ノンドープ半導体（例えばInGaAs層厚 ε：半導体（例えばInGaAs）の誘電率 （１）式によれば、ベース−コレクタ間のドーピングに
よる３角ポテンシヤルの高さｑΦＢを任意に設定できる
ことが分る。
よる３角ポテンシヤルの高さｑΦＢを任意に設定できる
ことが分る。
したがって、本発明の構成によれば、ベース−コレクタ
間のバリアの高さをデバイスの使用温度に基づき必要と
される低い値に容易に設定することが可能となる。
間のバリアの高さをデバイスの使用温度に基づき必要と
される低い値に容易に設定することが可能となる。
第２図は本発明の実施例の半導体装置の断面構成を示す
図である。各部の構成は以下の如くである。
図である。各部の構成は以下の如くである。
21.半絶縁性InP基板 22.n+InXGa1-XAs（ｘ＝0.53） キャリア濃度ND＝１×1019cm-3 厚味＝3000Å 23.InGaAs（ｘ＝0.53）コレクタバリア層 23−a:ノンドープ（厚味＝1000Å） 23−b:p+（100Å,NA＝１×1018cm-3） 23−c:ノンドープ（厚味＝220Å） 24.n+InXGa1-XAs（ｘ＝0.53）：ベース層 キャリア濃度ND＝５×1018cm-3 厚味＝200Å 25.ノンドープInXGa1-XAs（ｘ＝50Å） バッファ層として機能する。
26.共鳴トンネルバリア構造 26−a:ノンドープInyAl1-yAs（ｙ＝0.52） 厚味＝30Å 26−b:ノンドープInXGa1-XAs（ｘ＝0.53） 厚味＝60Å 26−c:ノンドープInyAl1-yAs（ｙ＝0.52） 厚味＝30Å 27.ノンドープInXGa1-XAs層（ｘ＝0.53） 厚味＝30Å バッファ層として機能する。
28.n+InXGa1-XAsエミッタ層（ｘ＝0.53） キャリア濃度ND＝１×1018 厚味＝3000Å 以上の各半導体層を形成した後、28の半導体層にエミッ
タ電極29を、24の半導体層にベース電極210を、また22
の半導体層にコレクタ電極211をそれぞれ形成して本実
施例の素子が完成する。
タ電極29を、24の半導体層にベース電極210を、また22
の半導体層にコレクタ電極211をそれぞれ形成して本実
施例の素子が完成する。
本実施例の素子のエネルギ・バンドの伝導帯底のポテン
シヤル図は先に示した第１図と同様であり、第１図
（Ｂ）においてベース層に用いたn+InXGa1-XAs（ｘ＝0.
53）はアッパバレイＬとの間隔が0.6eVであるのに対し
て、ベース−コレクタ間バリアの高さΦＢは0.2〜0.3eV
程度と十分低くできる。
シヤル図は先に示した第１図と同様であり、第１図
（Ｂ）においてベース層に用いたn+InXGa1-XAs（ｘ＝0.
53）はアッパバレイＬとの間隔が0.6eVであるのに対し
て、ベース−コレクタ間バリアの高さΦＢは0.2〜0.3eV
程度と十分低くできる。
従って、エミッタから共鳴トンネル効果により注入され
たキャリアは、ベース層でエネルギを失っても十分コレ
クタに到達することができ、エミッタ接地の電流利得を
従来より向上することができる。
たキャリアは、ベース層でエネルギを失っても十分コレ
クタに到達することができ、エミッタ接地の電流利得を
従来より向上することができる。
本発明の素子は、負性抵抗３端子素子として多くの応用
が可能である。
が可能である。
例えば第３図に本発明の素子で倍周波数回路を実現した
例を示す。第３図（Ａ）はその回路図であり、本発明の
素子をトランジスタ記号で示し、Viは入力電圧、Voは出
力電圧を示す。第３図（Ｂ）のように、この本発明の素
子１個と抵抗からなる簡単な回路で、１つの入力Viの波
形に対して、出力Voに２つの波形がでる倍周波数機能が
確認された。
例を示す。第３図（Ａ）はその回路図であり、本発明の
素子をトランジスタ記号で示し、Viは入力電圧、Voは出
力電圧を示す。第３図（Ｂ）のように、この本発明の素
子１個と抵抗からなる簡単な回路で、１つの入力Viの波
形に対して、出力Voに２つの波形がでる倍周波数機能が
確認された。
第４図（Ａ）は本発明の素子で入力A,B、出力ＣのEX−N
OR（排他的NOR回路）を実現した回路である。このEX−N
ORゲートは、本発明の素子１個と、抵抗３個を用いた回
路である。第４図（Ｂ）に、この回路の機能チェック表
を示す。もし、従来のFETでこのEX−NOR機能を実現しよ
うとすると、FET7個が必要であった。なお、以上の本発
明に係る素子の実施例は、超格子層内に１つの量子井戸
が形成された場合について述べたが、一般に超格子層を
複数組形成して、複数の量子井戸を形成させることがで
き、その場合においても本発明は有効である。
OR（排他的NOR回路）を実現した回路である。このEX−N
ORゲートは、本発明の素子１個と、抵抗３個を用いた回
路である。第４図（Ｂ）に、この回路の機能チェック表
を示す。もし、従来のFETでこのEX−NOR機能を実現しよ
うとすると、FET7個が必要であった。なお、以上の本発
明に係る素子の実施例は、超格子層内に１つの量子井戸
が形成された場合について述べたが、一般に超格子層を
複数組形成して、複数の量子井戸を形成させることがで
き、その場合においても本発明は有効である。
本発明によれば、負性抵抗３端子素子が提供され、その
構成によれば、ベース−コレクタ間のバリアの高さをデ
バイスの使用温度に基づき必要とされる最も低い値に容
易に設定することが可能となる。その結果、本発明によ
れば電流利得が十分大きな負性抵抗３端子素子を提供す
ることができる。
構成によれば、ベース−コレクタ間のバリアの高さをデ
バイスの使用温度に基づき必要とされる最も低い値に容
易に設定することが可能となる。その結果、本発明によ
れば電流利得が十分大きな負性抵抗３端子素子を提供す
ることができる。
第１図（Ａ）〜（Ｅ）は本発明の原理的説明図、第２図
は本発明の実施例の断面図、第３図（Ａ）及び（Ｂ）は
本発明の倍周器への応用を示す回路図及び特性図、第４
図（Ａ）及び（Ｂ）は本発明の論理回路への応用を示す
回路図、及びこの回路の機能チェック結果を示す図、第
５図（Ａ）〜（Ｄ）は共鳴トンネルバリアによる負性抵
抗特性の説明図、第６図は従来例の説明図である。 1:エミッタの半導体層、2,4:キャリアがトンネル可能な
障壁層、3:量子井戸の半導体層、5:ベースの半導体層、
6:ベース−コレクタ間のバリアの半導体層、7:コレクタ
の半導体層、
は本発明の実施例の断面図、第３図（Ａ）及び（Ｂ）は
本発明の倍周器への応用を示す回路図及び特性図、第４
図（Ａ）及び（Ｂ）は本発明の論理回路への応用を示す
回路図、及びこの回路の機能チェック結果を示す図、第
５図（Ａ）〜（Ｄ）は共鳴トンネルバリアによる負性抵
抗特性の説明図、第６図は従来例の説明図である。 1:エミッタの半導体層、2,4:キャリアがトンネル可能な
障壁層、3:量子井戸の半導体層、5:ベースの半導体層、
6:ベース−コレクタ間のバリアの半導体層、7:コレクタ
の半導体層、
Claims (1)
- 【請求項１】エミッタ，ベース及びコレクタの３端子を
有する共鳴トンネル効果利用素子において、 該エミッタ−ベース間にヘテロ接合を用いた共鳴トンネ
ルバリアを備え、ベース−コレクタ間にドーピングによ
り形成されたポテンシヤルバリアを備えることを特徴と
する高速半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61048039A JPH0760890B2 (ja) | 1986-03-05 | 1986-03-05 | 高速半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61048039A JPH0760890B2 (ja) | 1986-03-05 | 1986-03-05 | 高速半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62205658A JPS62205658A (ja) | 1987-09-10 |
| JPH0760890B2 true JPH0760890B2 (ja) | 1995-06-28 |
Family
ID=12792172
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61048039A Expired - Fee Related JPH0760890B2 (ja) | 1986-03-05 | 1986-03-05 | 高速半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0760890B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5138408A (en) * | 1988-04-15 | 1992-08-11 | Nec Corporation | Resonant tunneling hot carrier transistor |
| US5012318A (en) * | 1988-09-05 | 1991-04-30 | Nec Corporation | Hybrid semiconductor device implemented by combination of heterojunction bipolar transistor and field effect transistor |
| JPH0276262A (ja) * | 1988-09-12 | 1990-03-15 | Fujitsu Ltd | 半導体装置 |
| JP2687519B2 (ja) * | 1988-12-06 | 1997-12-08 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| JPH0721953A (ja) * | 1993-06-30 | 1995-01-24 | Hitachi Ltd | 電子線源及びそれを用いた電子線応用装置と電子装置 |
| JP3071630B2 (ja) * | 1994-03-25 | 2000-07-31 | ケイディディ株式会社 | 半導体光機能素子 |
-
1986
- 1986-03-05 JP JP61048039A patent/JPH0760890B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62205658A (ja) | 1987-09-10 |
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