JPH0761002B2 - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPH0761002B2 JPH0761002B2 JP63306209A JP30620988A JPH0761002B2 JP H0761002 B2 JPH0761002 B2 JP H0761002B2 JP 63306209 A JP63306209 A JP 63306209A JP 30620988 A JP30620988 A JP 30620988A JP H0761002 B2 JPH0761002 B2 JP H0761002B2
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- JP
- Japan
- Prior art keywords
- output node
- logic
- integrated circuit
- transistors
- transistor
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
- G06F7/506—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages
- G06F7/508—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages using carry look-ahead circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/096—Synchronous circuits, i.e. using clock signals
- H03K19/0963—Synchronous circuits, i.e. using clock signals using transistors of complementary type
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- Logic Circuits (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は電界効果型トランジスタ（以下FETと称する）
論理回路を有する集積回路に関する。
論理回路を有する集積回路に関する。
［従来技術の説明］ 集積論理ゲートの回路構造は相補型あるいは非相補型の
いずれかである相補型回路では、ある論理機能は二つの
方法で動作する。一つの方法は一対の相補型入力信号が
同一導電型の論理トランジスタを駆動し、他の方法は、
入力信号は逆の導電型（例えば、ｎチャンネルFETとｐ
チャンネルFET）の２個のトランジスタを駆動する。非
相補型回路においては、論理入力信号は論理ゲートの１
つの導電型のトランジスタだけを駆動する。この非相補
型回路はさらに「スタティック型」、「ダイナミック
型」のいずれかに分類される。スタティック回路はいつ
でも論理入力の変化に応答できる複数の入力論理ゲート
を有している。その理由はクロックプルアップまたはプ
ルダウン・トランジスタがないためである。非相補型ス
タティック回路においては、スタテイック電流は常に一
方向に流れ、これはゲートが反対方向にプルダウンしよ
うとしているにもかかわらずである。ダイナミック論理
回路はクロックプリチャージ素子を有し、第１クロック
相の間（クロック評価トランジスタはオフであるが）、
論理トランジスタの列をあらかじめチャージし、第２ク
ロック相の間、論理トランジスタは論理的入力をデコー
ドし、プリチャージトランジスタをオフに、評価トラン
ジスタをオンにするような論理的出力を生成する。論理
ゲートの出力はその後、複数の他の論理ゲートに供給さ
れ、それによって必要な機能を実行する論理回路を形成
する。
いずれかである相補型回路では、ある論理機能は二つの
方法で動作する。一つの方法は一対の相補型入力信号が
同一導電型の論理トランジスタを駆動し、他の方法は、
入力信号は逆の導電型（例えば、ｎチャンネルFETとｐ
チャンネルFET）の２個のトランジスタを駆動する。非
相補型回路においては、論理入力信号は論理ゲートの１
つの導電型のトランジスタだけを駆動する。この非相補
型回路はさらに「スタティック型」、「ダイナミック
型」のいずれかに分類される。スタティック回路はいつ
でも論理入力の変化に応答できる複数の入力論理ゲート
を有している。その理由はクロックプルアップまたはプ
ルダウン・トランジスタがないためである。非相補型ス
タティック回路においては、スタテイック電流は常に一
方向に流れ、これはゲートが反対方向にプルダウンしよ
うとしているにもかかわらずである。ダイナミック論理
回路はクロックプリチャージ素子を有し、第１クロック
相の間（クロック評価トランジスタはオフであるが）、
論理トランジスタの列をあらかじめチャージし、第２ク
ロック相の間、論理トランジスタは論理的入力をデコー
ドし、プリチャージトランジスタをオフに、評価トラン
ジスタをオンにするような論理的出力を生成する。論理
ゲートの出力はその後、複数の他の論理ゲートに供給さ
れ、それによって必要な機能を実行する論理回路を形成
する。
種々のFET論理回路がこの技術分野では知られている。
現在のNMOSとCMOS回路技術の概観は、アール．エイチ．
クランベック他による「CMOSによる高速コンパクト回
路」（アイトリプルイーの固体回路雑誌SC−17巻、３号
614〜619ページ（1982））に記載されている。ここに記
載されるように、ダイナミック論理回路の１つはいわゆ
る「ドミノCMOS」論理と呼ばれている。第６図に示され
るように、クロック信号を用いて、複数の論理入力（例
えば、I1〜I5）を有する複数の論理ゲート（G1〜G3）を
同時に駆動する。この入力は論理「ツリー」のトランジ
スタのゲート電極に接続され、このツリーは論理ゲート
のプリチャージ素子（例えば、T1）とクロック接地トラ
ンジスタ（例えば、T11）の間に接続されるトランジス
タの１個またはそれ以上の論理「列」を有する。この論
理ゲートは例えばゲートG1の２つの列を形成するトラン
ジスタ列T6〜T8とT9,T10である。ゲートの論理出力（例
えばO1）は論理ツリーの「上部」より取られる。このノ
ードはプリチャージ素子（例えばT1）に接続され、そし
てスタティックインバータ（例えば、T12−T13）の入力
に供給される。インバータの出力（例えばOUT1）は１個
またはそれ以上の他の論理ゲートに接続される。このよ
うにして回路の安定性が確保される。ある場合には、追
加のプリチャージ素子（例えば、T4とT5）が論理ツリー
の中間ノードに接続されて、チャージ分担の影響を減ら
す。FETは単一ドレインが一般的であるが、複ドレインM
OS素子も推奨できる。「CMOS複ドレイン論理と積み重ね
複ドレイン論理の解析と設計」（チェン ユー他 アイ
トリプルイー固体回路ジャーナル、SC−22巻、第１号、
47〜56頁（1987））を参照のこと。この技術は、複ドレ
インMOS素子はソース電極が互いに接続されている２個
（またはそれ以上）の単一ドレインMOSトランジスタを
含んでいる。
現在のNMOSとCMOS回路技術の概観は、アール．エイチ．
クランベック他による「CMOSによる高速コンパクト回
路」（アイトリプルイーの固体回路雑誌SC−17巻、３号
614〜619ページ（1982））に記載されている。ここに記
載されるように、ダイナミック論理回路の１つはいわゆ
る「ドミノCMOS」論理と呼ばれている。第６図に示され
るように、クロック信号を用いて、複数の論理入力（例
えば、I1〜I5）を有する複数の論理ゲート（G1〜G3）を
同時に駆動する。この入力は論理「ツリー」のトランジ
スタのゲート電極に接続され、このツリーは論理ゲート
のプリチャージ素子（例えば、T1）とクロック接地トラ
ンジスタ（例えば、T11）の間に接続されるトランジス
タの１個またはそれ以上の論理「列」を有する。この論
理ゲートは例えばゲートG1の２つの列を形成するトラン
ジスタ列T6〜T8とT9,T10である。ゲートの論理出力（例
えばO1）は論理ツリーの「上部」より取られる。このノ
ードはプリチャージ素子（例えばT1）に接続され、そし
てスタティックインバータ（例えば、T12−T13）の入力
に供給される。インバータの出力（例えばOUT1）は１個
またはそれ以上の他の論理ゲートに接続される。このよ
うにして回路の安定性が確保される。ある場合には、追
加のプリチャージ素子（例えば、T4とT5）が論理ツリー
の中間ノードに接続されて、チャージ分担の影響を減ら
す。FETは単一ドレインが一般的であるが、複ドレインM
OS素子も推奨できる。「CMOS複ドレイン論理と積み重ね
複ドレイン論理の解析と設計」（チェン ユー他 アイ
トリプルイー固体回路ジャーナル、SC−22巻、第１号、
47〜56頁（1987））を参照のこと。この技術は、複ドレ
インMOS素子はソース電極が互いに接続されている２個
（またはそれ以上）の単一ドレインMOSトランジスタを
含んでいる。
一般的に望ましいことは、論理回路のスピードを上げる
と共に、その大きさや消費電力を減らすことである。特
に既に確立された素子技術を用いてそのような改良する
場合は尚更である。単一の（または、より少ない）集積
回路上でこれを実行すると、複雑な論理回路機能が可能
になる。直接的な性能向上または経済性はそのようにし
て、確保され、回路基板の面積や、キャパシタンスの内
部性属や、電力供給、冷却の用件のような間接的な点も
改善される。
と共に、その大きさや消費電力を減らすことである。特
に既に確立された素子技術を用いてそのような改良する
場合は尚更である。単一の（または、より少ない）集積
回路上でこれを実行すると、複雑な論理回路機能が可能
になる。直接的な性能向上または経済性はそのようにし
て、確保され、回路基板の面積や、キャパシタンスの内
部性属や、電力供給、冷却の用件のような間接的な点も
改善される。
論理回路のあるものは「繰返し論理」を実行し、そこで
は論理回路が繰り返して用いられる。従来技術において
は、複数の論理設を用いて、繰り返しの関係を有する複
数の論理機能を実行する。この繰り返し論理は、先見け
た上げ加算機（carry−look−aheadadder）以下、CLAA
と称する）と掛算器、割算器などが実行できる。他の応
用は「ランダム」論理回路を用い、これはいくつかの重
複度を含み、ここでは入力信号は２個（しかし全てでは
ない）以上の段に現われる。
は論理回路が繰り返して用いられる。従来技術において
は、複数の論理設を用いて、繰り返しの関係を有する複
数の論理機能を実行する。この繰り返し論理は、先見け
た上げ加算機（carry−look−aheadadder）以下、CLAA
と称する）と掛算器、割算器などが実行できる。他の応
用は「ランダム」論理回路を用い、これはいくつかの重
複度を含み、ここでは入力信号は２個（しかし全てでは
ない）以上の段に現われる。
（発明の概要） 本発明は集積論理回路の技術で、論理ゲートは複数の論
理入力に接続されるFETの少なくとも１つの列と、複数
の出力を有し、複数の論理機能を実行して他の論理ゲー
トに供給する。出力は列の上部からと少なくとも中間ノ
ードからも取り出せる。この技術はMOS技術で実行され
ると有利であるが、他の技術でも可能である。この技術
は特に繰り返し論理機能（例えば、先見けた上げを用い
た足算、掛算、割算）を実行するのに特に便利である。
理入力に接続されるFETの少なくとも１つの列と、複数
の出力を有し、複数の論理機能を実行して他の論理ゲー
トに供給する。出力は列の上部からと少なくとも中間ノ
ードからも取り出せる。この技術はMOS技術で実行され
ると有利であるが、他の技術でも可能である。この技術
は特に繰り返し論理機能（例えば、先見けた上げを用い
た足算、掛算、割算）を実行するのに特に便利である。
（実施例の説明） 以下の詳細な説明は論理回路技術に関し、この技術では
単一論理ゲートは複数の出力信号を生成するのに単一ド
レインFETを用いている。本発明の技術を用いたCLAAの
例が記載されている。従来技術（例えば、第６図）にお
いては、単一の論理ゲートは単一の出力信号のみを生成
していた。それゆえに繰り返し論理を実行するときは、
分離したゲートを用いて各出力信号を生成していた。こ
れはドミノCMOSの場合（第６図）のみならず、非相補型
の回路構造を有する他の論理回路にも当てはまる。例え
ば、疑似NMOSは、ｐチャンネルトランジスタはＮチャン
ネルトランジスタの論理列のスタティックプルアップ素
子として機能する。
単一論理ゲートは複数の出力信号を生成するのに単一ド
レインFETを用いている。本発明の技術を用いたCLAAの
例が記載されている。従来技術（例えば、第６図）にお
いては、単一の論理ゲートは単一の出力信号のみを生成
していた。それゆえに繰り返し論理を実行するときは、
分離したゲートを用いて各出力信号を生成していた。こ
れはドミノCMOSの場合（第６図）のみならず、非相補型
の回路構造を有する他の論理回路にも当てはまる。例え
ば、疑似NMOSは、ｐチャンネルトランジスタはＮチャン
ネルトランジスタの論理列のスタティックプルアップ素
子として機能する。
本発明は論理ツリー内の中間機能を用いるようにして回
路の繰り返しをなくしている。これは複数の出力を有す
る論理回路を用いて達成でき、以下の実施例では複数出
力ダイナミック論理（以下、MODLと称する）と称する。
しかし、本発明の技術はダイナミック回路に限定される
ものでなく、非相補型スタティック回路（例えばNMOSと
疑似NMOS）も含まれる。従来の論理に比較して、素子数
の全体の削減は論理機能で実行される繰り返しの程度に
依存する。例えば、高度に繰り返す論理（例えば、先見
けた上げ回路）の場合には、用いられる素子の数は標準
ドミノCMOSのそれの半分以下である。MODLは単一ドレイ
ンFET（すなわち、ゲート電極は単一ドレーンと単一ソ
ース間の電流路を制御する）を用いて実行される。本発
明の技術は疑似NMOSや他のダイナミック駆動回路にも応
用可能である。
路の繰り返しをなくしている。これは複数の出力を有す
る論理回路を用いて達成でき、以下の実施例では複数出
力ダイナミック論理（以下、MODLと称する）と称する。
しかし、本発明の技術はダイナミック回路に限定される
ものでなく、非相補型スタティック回路（例えばNMOSと
疑似NMOS）も含まれる。従来の論理に比較して、素子数
の全体の削減は論理機能で実行される繰り返しの程度に
依存する。例えば、高度に繰り返す論理（例えば、先見
けた上げ回路）の場合には、用いられる素子の数は標準
ドミノCMOSのそれの半分以下である。MODLは単一ドレイ
ンFET（すなわち、ゲート電極は単一ドレーンと単一ソ
ース間の電流路を制御する）を用いて実行される。本発
明の技術は疑似NMOSや他のダイナミック駆動回路にも応
用可能である。
第１から第５図は32ビットCLAAに典型例に用いられるMO
DLゲートの５個の実施例を示す。これらのゲートの動作
は基本的には、従来のドミノCMOS回路のそれに類似する
が、但し、プリチャージと評価は複数の出力ノードで行
なわれる。例えば、第１図において、出力“gi"（１ビ
ット生成項）は中間ノード10から、出力“dgi+1"は（２
ビット生成項）はノード11から得られる。これは従来か
らの出力インバータ13と付加インバータ12を用いて行な
われる。同様に第２図において、出力“pi"（１ビット
伝搬項）は中間点20から付加インバータ22を介して得ら
れ、同様に通常出力“dpi+1"（２ビット伝搬項）はイン
バータ23を介してノード21から得られる。３個以上の出
力は２個以上の中間ノードを用いて得られる。これは第
５図に示した通りである。OR機能ではなく、排他的OR機
能が第１図と第２図のゲートのビット電搬回路に用いら
れている。これはそのように構成しないと、次に続くゲ
ートの論理ツリー中のより下部にあるダイナミック出力
ノードの“偽”出力が、論理ツリー中のより上部にある
ダイナミックノードがプルダウンされた時に、発生し得
るからである。
DLゲートの５個の実施例を示す。これらのゲートの動作
は基本的には、従来のドミノCMOS回路のそれに類似する
が、但し、プリチャージと評価は複数の出力ノードで行
なわれる。例えば、第１図において、出力“gi"（１ビ
ット生成項）は中間ノード10から、出力“dgi+1"は（２
ビット生成項）はノード11から得られる。これは従来か
らの出力インバータ13と付加インバータ12を用いて行な
われる。同様に第２図において、出力“pi"（１ビット
伝搬項）は中間点20から付加インバータ22を介して得ら
れ、同様に通常出力“dpi+1"（２ビット伝搬項）はイン
バータ23を介してノード21から得られる。３個以上の出
力は２個以上の中間ノードを用いて得られる。これは第
５図に示した通りである。OR機能ではなく、排他的OR機
能が第１図と第２図のゲートのビット電搬回路に用いら
れている。これはそのように構成しないと、次に続くゲ
ートの論理ツリー中のより下部にあるダイナミック出力
ノードの“偽”出力が、論理ツリー中のより上部にある
ダイナミックノードがプルダウンされた時に、発生し得
るからである。
すなわち、第３図のゲートは、OR論理を含んでいるの
で、入力dpi+ 7、dpi+ 5、dgi+ 7が全て高レベルである
と、トランジスタT31,T32,T34がオンになり、これらの
トランジスタを通してノード33に偶発出力を与え、これ
はT35とT35のトランジスタ（あるいは、トランジスタT3
7）を含む予定の論理列を通して“下方”へ出力しない
からである。したがって、この現像を避けるために、入
力dpi+ 7とdgi+ 7は互いに排他的ORであることが要求され
る。この問題を避けるためのもう一つの技術は、プール
単純化定理を第３図に適用することである。これで同等
の論理が得られるが、偶発出力（放電）路中の逆電流を
阻止するための別のトランジスタが必要となる。第４図
の回路は、単純AND機能を実行するものであるが、第３
図と第５図の回路は、AND−OR機能を実行する。種々の
論理機能を実行するより複雑な回路が、同様な方法で実
行される。
で、入力dpi+ 7、dpi+ 5、dgi+ 7が全て高レベルである
と、トランジスタT31,T32,T34がオンになり、これらの
トランジスタを通してノード33に偶発出力を与え、これ
はT35とT35のトランジスタ（あるいは、トランジスタT3
7）を含む予定の論理列を通して“下方”へ出力しない
からである。したがって、この現像を避けるために、入
力dpi+ 7とdgi+ 7は互いに排他的ORであることが要求され
る。この問題を避けるためのもう一つの技術は、プール
単純化定理を第３図に適用することである。これで同等
の論理が得られるが、偶発出力（放電）路中の逆電流を
阻止するための別のトランジスタが必要となる。第４図
の回路は、単純AND機能を実行するものであるが、第３
図と第５図の回路は、AND−OR機能を実行する。種々の
論理機能を実行するより複雑な回路が、同様な方法で実
行される。
第１図は、１ビット生成項と２ビット生成項を生成する
MODLゲートの図、 第２図は、１ビット伝搬項と２ビット伝搬項を生成する
MODLゲートの図、 第３図は、４ビットグループ生成項と８ビットグループ
生成項を生成するMODLゲートの図、 第４図は、４ビットグループ伝搬項と８ビットグループ
伝搬項を生成するMODLゲートの図、 第５図は、グループ桁上げキャリーアウトを生成する４
ビット複先見桁上げMODLゲートの図、 第６図は、ドミノCMOSを用いた従来技術に係るダイナミ
ック論理ゲートで１個の出力信号が得られる図である。
MODLゲートの図、 第２図は、１ビット伝搬項と２ビット伝搬項を生成する
MODLゲートの図、 第３図は、４ビットグループ生成項と８ビットグループ
生成項を生成するMODLゲートの図、 第４図は、４ビットグループ伝搬項と８ビットグループ
伝搬項を生成するMODLゲートの図、 第５図は、グループ桁上げキャリーアウトを生成する４
ビット複先見桁上げMODLゲートの図、 第６図は、ドミノCMOSを用いた従来技術に係るダイナミ
ック論理ゲートで１個の出力信号が得られる図である。
Claims (5)
- 【請求項１】第１出力ノード（11）と、第１出力ノード
を高電位にする第１のｐチャネルトランジスタ（T10）
と、第１出力ノードを低電位にする単一ドレインｎチャ
ネル電界効果トランジスタ（T11〜T14）の少なくとも１
つの列とを含む少なくとも１つの論理ゲートを有する集
積回路において、 前記論理ゲートがさらに、 前記列の中間点に接続される少なくとも１つの第２出力
ノード（10）と、 第２出力ノードを高電位にする第２のｐチャネルトラン
ジスタ（T15）と、 第２出力ノードを少なくとも１つの他の論理ゲートに接
続する手段とを有することを特徴とする集積回路。 - 【請求項２】第１出力ノードと第２出力ノードは、イン
バータの入力に接続されていることを特徴とする請求項
１の集積回路。 - 【請求項３】前記インバータはトランジスタの相補対を
含むスタティックインバータであることを特徴とする請
求項２の集積回路。 - 【請求項４】第１出力ノードおよび第２出力ノードが、
ｐチャネルトランジスタからなる他の論理回路列内のト
ランジスタのゲート電極に接続されていることを特徴と
する請求項１の集積回路。 - 【請求項５】少なくとも１つの多重出力論理ゲートを有
する集積回路において、前記論理ゲートが、 高電位の電源（VDD）に接続された負荷トランジスタと
低電位の電源（VSS）との間に接続された単一ドレイン
電界効果トランジスタ（T31,T32,T35,T36）の列であっ
て、この列中のトランジスタのゲートに加えられる論理
入力信号に応答して前記負荷トランジスタと前記列の最
高位のトランジスタとの間に位置する第１出力ノードを
前記低電位にする電界効果トランジスタの列と、 前記列において第１出力ノードより低位の中間点に接続
された少なくとも１つの第２出力ノード（33）と、 偶発放電路を形成するために前記列中の１個以上のトラ
ンジスタと並列に接続された少なくとも１つの付加トラ
ンジスタ（T34）とからなり、 前記列において前記高電位と第２出力ノードの間に接続
されたトランジスタのうちの１つのトランジスタ（T3
1）の論理入力が前記付加トランジスタの入力とは常に
相互に論理的に排他的であることにより前記列中のトラ
ンジスタのうちの１つおよび前記付加トランジスタが常
に非導通となり、前記偶発放電路を通じての前記第２出
力ノードの放電を防いだことを特徴とする集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US131872 | 1987-12-11 | ||
| US07/131,872 US4851714A (en) | 1987-12-11 | 1987-12-11 | Multiple output field effect transistor logic |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01174011A JPH01174011A (ja) | 1989-07-10 |
| JPH0761002B2 true JPH0761002B2 (ja) | 1995-06-28 |
Family
ID=22451384
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63306209A Expired - Lifetime JPH0761002B2 (ja) | 1987-12-11 | 1988-12-05 | 集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4851714A (ja) |
| EP (1) | EP0320111A3 (ja) |
| JP (1) | JPH0761002B2 (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5099148A (en) * | 1990-10-22 | 1992-03-24 | Sgs-Thomson Microelectronics, Inc. | Integrated circuit having multiple data outputs sharing a resistor network |
| US5406506A (en) * | 1993-11-09 | 1995-04-11 | United Microelectronics Corp. | Domino adder circuit having MOS transistors in the carry evaluating paths |
| US5612638A (en) * | 1994-08-17 | 1997-03-18 | Microunity Systems Engineering, Inc. | Time multiplexed ratioed logic |
| KR0166498B1 (ko) * | 1995-03-24 | 1999-01-15 | 김영환 | 전 가산기 |
| US5525916A (en) * | 1995-04-10 | 1996-06-11 | The University Of Waterloo | All-N-logic high-speed single-phase dynamic CMOS logic |
| US5615160A (en) * | 1995-09-08 | 1997-03-25 | International Business Machines Corporation | Minimal recharge overhead circuit for domino SRAM structures |
| US6404233B1 (en) * | 1997-12-11 | 2002-06-11 | Intrinsity, Inc. | Method and apparatus for logic circuit transition detection |
| US6911846B1 (en) * | 1997-12-11 | 2005-06-28 | Intrinsity, Inc. | Method and apparatus for a 1 of N signal |
| US6107835A (en) * | 1997-12-11 | 2000-08-22 | Intrinsity, Inc. | Method and apparatus for a logic circuit with constant power consumption |
| US6069497A (en) * | 1997-12-11 | 2000-05-30 | Evsx, Inc. | Method and apparatus for a N-nary logic circuit using 1 of N signals |
| US6066965A (en) * | 1997-12-11 | 2000-05-23 | Evsx, Inc. | Method and apparatus for a N-nary logic circuit using 1 of 4 signals |
| US6236240B1 (en) * | 1999-01-29 | 2001-05-22 | Texas Instruments Incorporated | Hold-time latch mechanism compatible with single-rail to dual-rail conversion |
| US6367059B1 (en) * | 1999-03-23 | 2002-04-02 | Artisan Components, Inc. | Carry chain standard cell with charge sharing reduction architecture |
| AU2175100A (en) * | 1999-12-10 | 2001-06-18 | Evsx, Inc. | Method and apparatus for an n-nary logic circuit |
| RU2275737C1 (ru) * | 2004-12-06 | 2006-04-27 | Институт проблем управления им. В.А. Трапезникова РАН | Многофункциональный логический элемент на кмдп транзисторах |
| US7382162B2 (en) * | 2005-07-14 | 2008-06-03 | International Business Machines Corporation | High-density logic techniques with reduced-stack multi-gate field effect transistors |
| US7679403B2 (en) * | 2005-11-08 | 2010-03-16 | Honeywell International Inc. | Dual redundant dynamic logic |
| US7570081B1 (en) * | 2006-08-30 | 2009-08-04 | Sun Microsystems, Inc. | Multiple-output static logic |
| RU2319299C1 (ru) * | 2006-11-13 | 2008-03-10 | Институт проблем управления им. В.А. Трапезникова РАН | Многовходовый логический элемент и на кмдп транзисторах |
| RU2334354C1 (ru) * | 2007-03-02 | 2008-09-20 | Институт проблем управления им. В.А. Трапезникова РАН | Логический элемент и-или |
| US8487695B2 (en) * | 2011-09-23 | 2013-07-16 | Tensorcom, Inc. | Differential source follower having 6dB gain with applications to WiGig baseband filters |
| KR102697501B1 (ko) | 2015-11-17 | 2024-08-22 | 텐서컴, 인코퍼레이티드 | 채널 선택 필터를 갖는 고 선형 WiGig 기저대역 증폭기 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3001389A1 (de) * | 1980-01-16 | 1981-07-23 | Philips Patentverwaltung Gmbh, 2000 Hamburg | Schaltungsanordnung in integrierter schaltungstechnik mit feldeffekttransistoren |
| DE3047222A1 (de) * | 1980-12-15 | 1982-07-15 | Naamloze Vennootschap Philips' Gloeilampenfabrieken, 5621 Eindhoven | Verknuepfungsschaltung in 2-phasen-mos-technik |
| US4435782A (en) * | 1981-06-29 | 1984-03-06 | International Business Machines Corp. | Data processing system with high density arithmetic and logic unit |
| US4570084A (en) * | 1983-11-21 | 1986-02-11 | International Business Machines Corporation | Clocked differential cascode voltage switch logic systems |
| US4569032A (en) * | 1983-12-23 | 1986-02-04 | At&T Bell Laboratories | Dynamic CMOS logic circuits for implementing multiple AND-functions |
| US4668880A (en) * | 1984-03-26 | 1987-05-26 | American Telephone And Telegraph Company, At&T Bell Laboratories | Chain logic scheme for programmed logic array |
| US4649296A (en) * | 1984-07-13 | 1987-03-10 | At&T Bell Laboratories | Synthetic CMOS static logic gates |
| US4700089A (en) * | 1984-08-23 | 1987-10-13 | Fujitsu Limited | Delay circuit for gate-array LSI |
| US4710650A (en) * | 1986-08-26 | 1987-12-01 | American Telephone And Telegraph Company, At&T Bell Laboratories | Dual domino CMOS logic circuit, including complementary vectorization and integration |
| JPH104135A (ja) * | 1996-06-14 | 1998-01-06 | Seiko Epson Corp | 基板キャリア及び基板の搬送方法 |
-
1987
- 1987-12-11 US US07/131,872 patent/US4851714A/en not_active Expired - Lifetime
-
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| EP0320111A2 (en) | 1989-06-14 |
| US4851714A (en) | 1989-07-25 |
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