JPH076122A

JPH076122A - データ要求方法とその装置

Info

Publication number: JPH076122A
Application number: JP6087219A
Authority: JP
Inventors: John D Coddington; ジョン・ディー・コディントン
Original assignee: Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 1993-04-05
Filing date: 1994-04-04
Publication date: 1995-01-10
Also published as: KR940024599A; CN1109610A; US5668975A; EP0619547A1

Abstract

(57)【要約】【目的】従来技術によるデータ・バースト・プロトコ
ルとクリティカル・ワード・ファースト・プロトコルの
欠点を取り除いたデータ要求用のプロトコルを提供す
る。【構成】データ処理システムでデータを要求する方法
は、要求調停装置（１２）が複数の要求者（要求者Ａ、
要求者Ｂ、要求者Ｃ）からデータに対する複数の要求を
受け取るステップ、第１時刻に各要求の第１部分を要求
するステップ、および第２時刻に各要求の第２部分を要
求するステップを有する。データに対する前記要求の各
々はデータの第１部分に対応する。前記要求の少なくと
も１つは、またデータの第２部分に対応する。前記第１
部分と第２部分は、それぞれ所定の第１順序と第２順序
に従って要求される。開示の方法は、いずれかの非クリ
ティカル・データ部分の要求される前に、まず各要求に
対するデータのクリティカル量を要求する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般的にディジタル演
算システムに関し、更に詳しくはデータ通信用のプロト
コルに関する。

【０００２】

【従来の技術】データ処理システムの基本的な動作の１
つは、メモリ読み取り動作である。メモリ読み取り動作
では、データの要求者はインデックス、即ち「アドレ
ス」によってデータの一部を特定し、このアドレスをメ
モリ・システムに供給する。このメモリ・システムは次
にデータの関連する部分を要求者に対して１マシン・サ
イクル以上に渡って転送する。当初、メモリ読み取り動
作は比較的簡単な動作であった。例えば、第１世代のパ
ーソナル・コンピュータでは、データ要求者は中央処理
装置のみであり、メモリ・システムはランダム・アクセ
ス・メモリ（「ＲＡＭ」）セルの外部バンクのみであ
り、データ量は１バイト（８ビット）のみであった。Ｒ
ＡＭ回路はその当時一般的であった８ビットのバスを介
して１マシン・サイクルに１バイトのデータを転送する
ことができた。歴史的には、各々の新規なデータ処理シ
ステムの性能は以前のシステムの性能を凌駕している。
後継のシステムの間の最も顕著な改良点のいくつかはメ
モリ読み取り動作の複雑性と範囲に直接影響を及ぼす。
これらの改良点の多くは１つまたは数個の集積回路に集
積されたデータ・プロセッサにとって特に重要である。

【０００３】データ読み取り命令に影響を及ぼすデータ
処理システムに対する改良点の幾くつかは、多重実行装
置、階層的記憶システム及び多重プロセッサのアーキテ
クチャである。多重実行装置を内蔵しているアーキテク
チャは、一般的に２つ以上の命令を同時に実行する。こ
れらの同時に実行される命令は、パイプライン・スキー
ムの場合のように相互に対して若干時間的にずれている
か、スーパー・スカラー・データ・プロセッサの場合の
ように時間的に一致しているか、またはその両方であ
る。いずれにせよ、多重実行装置によって、同時にデー
タを要求する可能性のある複数のデータ要求者が作られ
る。一般的に、多重実行装置は、小型で高速のメモリ・
キャッシュからデータを要求する。高速メモリ・キャッ
シュは、２階層のメモリ・システムの一部である。キャ
ッシュは大型で低速の外部ＲＡＭのブロックによって補
完される。同時に、このキャッシュとＲＡＭの外部ブロ
ックによって高速高効率のアクセスがもたらされる。マ
ルチプロセッサのアーキテクチャは複数のスキームを実
行し、この場合複数のマルチプロセッサが外部メモリの
１つのブロックからデータを要求してもよく、またはこ
れらのプロセッサの１つが他のプロセッサのメモリ・キ
ャッシュ内のデータを要求してもよい。これらの全ての
場合において、データ読み取り動作は恐らく同時にデー
タを要求する複数の要求者に対応しなければならない。

【０００４】旧来のデータ読み取り動作に対する２つの
周知の改良点は、データ・バースト・プロトコル及びク
リティカル・ワード・ファースト・プロトコルである。
これらのプロトコルは、データ読み取り動作は時間を要
し、メモリに対するアクセスはメモリの同一の一般的領
域に対して短い時間間隔の間にしばしば発生するとの認
識に立つ。この後者の観点を「局部性」と呼ぶ。

【０００５】

【発明が解決しようとする課題】バースト動作によれ
ば、いくつかのデータ読み取り動作がいくつかのクロッ
ク・サイクルに渡って共に１つのグループとして発生す
るが、これらの動作は１つのインデックスによってアド
レスされる。最初、要求者はデータ・バスの帯域幅以下
の量のデータを要求するに過ぎない。しかし、関連する
メモリ・システムが１クロック・サイクル内でバスの帯
域幅によって許容されている以上のデータを要求者に転
送する。例えば、６４ビットのデータ・プロセッサは、
１２８ビットの帯域幅のバスを持ちうる。関連するメモ
リ・システムは、バースト動作で４クロック・サイクル
に渡って、要求者に合計５１２ビットを転送することが
できる。この場合、メモリ・システムは各クロック・サ
イクルの間に１２８ビットを転送する。一般的に、メモ
リ・システムはＸ・・・ＸＸ００００００（最上位ビッ
トから最下位ビット迄）によって指定されたアドレスで
始まる４個のクワッド‐ワードを転送し、ここでＸは要
求者のアドレスによって指定された０または１のいずれ
かを意味する。バースト動作の基本的な仮定の１つは、
要求者が後続の時刻にアドレスされたバイトの近傍のデ
ータのいくつかを要求する可能性が若干存在するという
ことである。もし要求者が後刻に近傍のデータのいくつ
かを要求すれば、この要求者は既にこのデータを有して
いるのでデータ・バスを占有する必要はない。

【０００６】クリティカル・ワード・ファースト・プロ
トコルは、上で説明したバースト・プロトコルを精緻化
したものである。上の例では、クリティカル・ワード・
ファースト・プロトコルは、メモリ・システムが４個の
クワッド・ワードの内の特定の１つをまず転送すること
を要求する。他の３個のクワッド・ワードはこのクリテ
ィカル・ワードに続く。第１クワッド・ワード即ち「ク
リティカル・ワード」は、これがこれに関連する要求者
が直ちに必要とする特定のデータ・バイト、ハーフ・ワ
ード、ワード等を含んでいるために、選択される。メモ
リ・システムは、アドレスＸ・・・ＸＸＸＸ００００
（最上位ビットから最下位ビット迄）によってインデッ
クスされたクワッド・ワードを転送することによってク
リティカル・ワード・ファースト・プロトコルを満足さ
せることができ、ここでＸは要求者のアドレスによって
指定された０または１のいずれかを意味する。

【０００７】周知のプロトコルは、データ処理アーキテ
クチャの改良点とペースが合っていない。例えば、上で
説明した２つのプロトコルは、連続して発生する読み取
り動作の効率を先ず向上させるように設計されている。
これらのプロトコルは、データを同時に要求した場合に
使用するプロトコルを提供するものではない。

【０００８】

【課題を解決するための手段】本発明に従って、従来技
術のデータ要求用のプロトコルの欠点を実質的に取り除
いたデータ要求方法を開示する。データ処理システムで
データを要求する方法は、要求調停装置が複数の要求者
からデータに対する複数の要求を受け取るステップ、第
１時刻に各要求の第１部分を要求するステップ、および
第２時刻に各要求の第２部分を要求するステップを有す
る。データに対する前記要求の各々はデータの第１部分
に対応する。前記要求の少なくとも１つは、データの第
２部分にも対応する。前記第１部分と第２部分とは、そ
れぞれ所定の第１順序と第２順序に従って要求される。

【０００９】更に、開示のデータ処理システムは要求調
停装置に結合された複数のメモリ・セルを有し、前記メ
モリ・セルの各々はデータ値を記憶している。前記要求
調停装置はデータに対する複数の要求を受け取る。デー
タに対する前記複数の要求の各々は前記複数のデータ値
の１つの第１部分に対応し、またデータに対する前記複
数の要求の少なくとも１つは前記複数のデータ値の１つ
の第２部分にも対応する。要求調停装置は、第１時刻に
所定の第１順序でデータに対する前記複数の要求の各第
１部分を要求し、後続の第２時刻に所定の第２順序でデ
ータに対する前記複数の要求の各第２部分のデータを要
求する。

【００１０】

【実施例】本発明の特徴と利点は、添付図と関連させた
場合、以下の詳細な説明からより明確に理解することが
できる。ここで同一の参照番号は同一及び対応する部品
を示す。

【００１１】図１は、本発明に従って構成したデータ・
プロセッサ１０のブロック図を示す。データ・プロセッ
サは要求調停装置(request arbitrator)１２とメモリ・
ラインのブロック１４を有する。メモリ・ブロック１４
の個々のラインは、「ライン０、ライン１、ライン２」
等によって示す。要求調停装置１２は、要求者Ａ、要求
者Ｂと要求者Ｃとして示すデータに対する複数の要求を
受け取る。要求調停装置は、以下で説明するように、種
々の時刻にデータ要求として示された経路を介してメモ
リ・セル１４にこれらの種々の要求の一部を転送する。
メモリ・セル１４は、次にデータとして示す経路を介し
て転送された要求に対応するデータを転送する。以下で
説明するように、要求調停装置１２は、メモリ・ブロッ
ク１４に含まれているデータに対する複数の要求を受け
取る。各要求は、これと関連してクリティカル・ワード
と１つ以上の非クリティカル・ワードを有している。ま
ず、要求調停装置１２は、第１優先順位に従ってメモリ
・ブロック１４に対して各クリティカル・ワードの要求
を転送する。第２に、要求調停装置１２は同じ優先順位
に従ってメモリ・ブロック１４に対して各非クリティカ
ル・ワードを転送する。要求調停装置１２とメモリ・ブ
ロック１４は、たとえ要求が同時に発生しても、これに
よって効率の良い方法で複数のデータの要求者に対して
データを供給することができる。

【００１２】データ・プロセッサ１０は、非常に単純化
したデータ・プロセッサであることを理解しなければな
らない。データ・プロセッサ１０の大部分は省略してあ
るが、これはこれらの部分を含めても開示の発明の理解
に役立たないからである。例えば、当業者は、１つ以上
の実行装置、データ・バスのインタフェース装置等のよ
うな装置をデータ・プロセッサ１０が有していることを
容易に理解する。

【００１３】開示の発明は、データ処理システム内で１
つ以上の可能な方法で実行することができる。要求調停
装置１２とメモリ・ブロック１４は、いずれもデータ・
プロセッサの内部に存在してもよいしまたはその外部に
存在してもよい。更に、これらの２つの装置が共に１個
の集積回路上に存在することも要求されていない。開示
の発明の他の用途は、添付の説明と関連させることによ
って当業者に明らかとなる。

【００１４】図示の実施例の場合、要求調停装置１２は
データ・プロセッサ１０内のメモリ管理装置であり、メ
モリ・ブロック１４は同じデータ・プロセッサ内のメモ
リ・キャッシュである。メモリ管理装置は関連するメモ
リ・キャッシュへのデータの流入とこのメモリ・キャッ
シュからのデータの流出を管理する。この場合、要求者
Ａ、ＢおよびＣは、それぞれデータ取り出し装置、命令
取り出し装置およびバス・インタフェース装置である。
これらの３つの装置に戻されたデータは、データ・プロ
セッサによってデータとして使用され、このデータ・プ
ロセッサによって命令として使用され、またはバス（図
示せず）を介して接続された外部装置によってデータま
たは命令のいずれかとしてそれぞれ使用される。

【００１５】第２実施例では、要求調停装置１２はデー
タ・プロセッサ上のメモリ管理装置であり、メモリ・ブ
ロック１４はメモリの外部ブロックである。この場合、
要求調停装置１２は、Ｌ２キャッシュ制御装置である。
これらの３つの要求者の内の２つはＬ１キャッシュ制御
装置とバス・インタフェース装置である。これらの２つ
の要求者は、それぞれＬ１キャッシュ内でミスの発生し
た後にＬ１キャッシュ制御装置にデータを戻すと共にバ
スを介して接続された外部装置にデータを戻す。

【００１６】第３実施例では、要求調停装置１２は独立
型の装置であり、この装置は、メモリ・ブロック１４か
らのデータを要求する可能性のある装置がいくつか存在
する環境にあるバスを監視する。この場合、メモリ・ブ
ロック１４は、要求調停装置１２を含む集積回路の内部
に集積してもよいしその外部で集積してもよい。多重プ
ロセッサによるデータ処理システムは、その中で複数の
要求者がメモリの１つのブロックからデータを要求する
ことのできる別の環境である。多重プロセッサによるデ
ータ処理システムの場合、要求者Ａ、ＢおよびＣは３個
のデータ・プロセッサの内のそれぞれ異なったプロセッ
サに対応する。

【００１７】図２は、図１に示す例示としてのメモリ・
ライン１６のブロック図を示す。図示の実施例では、メ
モリ・ライン１６は、６４個の独立のバイト１８を有し
ている。各バイト１８は８ビットのデータを有してい
る。従って、ライン合計では、５１２ビットのデータを
有している。６４バイトのデータは、クワッド・ワード
（ＱＵＡＤ‐ＷＯＲＤ）１、クワッド・ワード２、クワ
ッド・ワード３とクワッド・ワード４によって示される
４個のクワッド・ワード（１２８ビット）にグループ化
することができる。図１に示すように、経路データは、
幅が１２８ビットである。従って、最高１クワッド・ワ
ードを各クロック・サイクルの間に要求者に転送するこ
とができる。バースト読み取り動作では、要求調停装置
１２は、２クロック・サイクル以上を必要とするデータ
量を転送することを要求する。ここで、要求調停装置１
２は要求し、メモリ・ブロック１４はこのメモリ・ライ
ンを４クロック・サイクルに渡って転送する。特に、特
定のラインの４個のクワッド・ワードの内の１つ、メモ
リ・ラインの１／４を４クロック・サイクルの１つの間
に要求者に転送される。残りの３個のクワッド・ワード
の各々は、他の３クロック・サイクルの間に要求者に転
送される。以下で説明するように他のデータ要求は、こ
れらの４つのクロック・サイクルの間で調停される。

【００１８】要求調停装置１２がメモリ・ブロック１４
の特定のラインを要求するとき、これは必ずしもこのラ
イン内の同一のクワッド・ワードで開始されない。その
代わり、要求調停装置１２は、先ずクリティカル・デー
タ・ワードを含むクワッド・ワードを要求する。要求調
停装置１２は、後刻残りの３個のクワッド・ワードを要
求する。クリティカル・データ・ワードのサイズは、バ
ースト・サイズの合計よりも小さく、経路ＤＡＴＡの帯
域幅と同程度に大きい。定義として、クリティカル・ワ
ードは関連する要求者が直ちに必要とするデータであ
る。このライン内の残りのデータは、上で説明した局部
性の理由のために要求者が必要とするに過ぎない。図示
の実施例では、クリティカル・データ・ワードは１バイ
トである。特定のラインのサイズ、データ経路のサイズ
とクリティカル・ワードのサイズを説明したが、開示の
発明はこれらの特定のサイズに制限されるものではな
い。

【００１９】１例として図２は特定の要求者の要求する
メモリ・ライン１６を示す。図示の例では、特定の要求
者はデータ・ライン全体を要求するが、特にクワッド・
ワード３内のクリティカル・バイトによって示す６番目
のバイトを必要とする。従って、要求調停装置１２は、
まず図示したメモリ・ライン内の第３クワッド・ワード
を要求する。残りの３個のクワッド・ワードに関するプ
ロトコルは以下で説明する。

【００２０】図３は、図２に示すメモリ・ライン１６を
インデックスするために使用するアドレス・フォーマッ
ト２０のブロック図を示す。図示の実施例で、メモリ・
ブロック１６の各バイトは独自の４０ビットのアドレス
を有している。特定のアドレスの最上位３４ビット（Ｂ
39〜Ｂ6 によって示す）は、メモリ・ブロック１４内の
特定のメモリ・ライン１６をインデックスする。残りの
ビット、最下位６ビット（Ｂ5 〜Ｂ0 によって示す）
は、特定のメモリ・ライン１６内の６４バイトの１つを
インデックスする。第５及び第６ビット（それぞれＢ5
とＢ4 によって示す）は要求されているバイトがいずれ
のクワッド・ワード内に存在するかを判定する。図２で
始まる例に続いて特定の要求者は４０ビットのアドレス
を要求調停装置１２に転送する。転送されたアドレスの
最下位６ビットは、最上位ビットから最下位ビット迄が
１００１１０に等しい。要求調停装置１２は、転送され
たアドレスの最上位３６ビットと００００の連結によっ
てインデックスされたバイトではじまるクワッド・ワー
ドをまず要求する。この連結は第３クワッド・ワード内
の第１バイトをインデックスする。残りの３個のクワッ
ド・ワードは最上位３４ビットの連結、Ｂ5 とＢ4 のこ
れらのビットの３番目のクワッド・ワードの値と異なる
３つの順列の１つ及び００００の連結によってインデッ
クスされる。図示の例では、Ｂ5 とＢ4 のこれらのビッ
トの３番目のクワッド・ワードの値と異なる３つの順列
は、００、０１と１１である。図４は図１に示すデータ
・プロセッサ１０の第１組の初期条件によるタイミング
図２２を示す。タイミング図２２は、クロックによって
示すクロック信号２４、要求者Ａによって示す第１要求
信号２６、要求者Ｂによって示す第２要求信号２８、要
求者Ｃによって示す第３要求信号３０、およびデータ要
求によって示す転送されたデータの要求信号３２を示
す。これらの後者の４つの信号は図１で図示し同様に名
称を付けた４つの信号に対応する。クロック信号２４の
各サイクルは、メモリ・ブロック１４が信号経路データ
の帯域幅と等しい最大のサイズを有するデータのグルー
プを転送することのできる時間間隔に対応する。クロッ
ク信号２４の第２サイクルの間に、３つの要求者の各々
は、それぞれがメモリ・ブロック１４からデータを要求
していることを示すその出力を主張する。この図では、
要求者Ａはデータ・ワードＡを要求し、要求者Ｂはデー
タ・ワードＢを要求し、要求者Ｃはデータ・ワードＣを
要求する。各データ要求は、４サイクルのデータ・バー
ストである。しかし、開示の発明を実行するには、これ
らの要求の内の１つのみが多重サイクルのデータ動作で
ある必要がある。データ要求信号３２はギャップを有す
ることができ、これらのギャップでは、データ要求は発
生せず、また開示の発明と関連しない他の事象は発生す
ることをまた理解しなければならない。これらの詳細
は、要求調停装置１２とメモリ・ブロック１４の詳細に
よって決まる。

【００２１】図４に続いて、要求調停装置１２は、第１
優先スキームに従って４つの要求の各クリティカル・ワ
ードを含むデータ量をまず転送する。ここで、この第１
優先スキームは、Ａ‐Ｂ‐Ｃである。従って、要求調停
装置１２は、順に、クリティカル・ワードＡ、クリティ
カル・ワードＢおよびクリティカル・ワードＣを要求す
る。上で説明したように、各クロック・サイクルの間に
転送されるデータの量はデータ経路データの帯域幅と同
じ大きさである。クリティカル・ワードは同じデータ経
路の帯域幅と同じ大きさかまたはこれよりも小さい。図
示の実施例ではデータ転送量とクリティカル・ワードの
サイズは、それぞれ１２８ビットと８ビットである。

【００２２】要求調停装置１２は、これが各クリティカ
ル・ワードを要求した後にのみ、各要求と関連する残り
のデータを要求する。この第１実施例では、要求調停装
置１２は同じ第１優先スキームに従う。従って、要求調
停装置１２は、順に、非クリティカル・ワードＡ、非ク
リティカル・ワードＢと非クリティカル・ワードＣを要
求する。上で説明したように、各要求は全てのデータを
完全に転送するために４クロック・サイクルを必要とす
る。従って、各非クリティカル・データの転送を終了す
るには、３クロック・サイクル（クリティカル・ワード
を含む転送よりも４クロック・サイクル短い）を必要と
する。データ・ワードＡに対する非クリティカル・デー
タ要求は、Ａ＋１、Ａ＋２とＡ＋３によって示す。デー
タ・ワードＢに対する非クリティカル・データ要求は、
Ｂ＋１、Ｂ＋２とＢ＋３として示される。データ・ワー
ドＣに対する非クリティカル・データ要求は、Ｃ＋１、
Ｃ＋２とＣ＋３として示される。

【００２３】図５は、図１に示すデータ・プロセッサの
第２組の初期条件によるタイミング図を示す。ここで、
要求者Ａはクロック信号２４の第５サイクルの間にデー
タを要求する。図示のように、要求調停装置１２は、ク
ロック信号２４の第１サイクルの間にクリティカル・ワ
ードＢ、クリティカル・ワードＣと２つの要求に続く要
求Ｂの非クリティカル・データの一部を含むデータを既
に要求している。この場合、要求調停装置１２は非クリ
ティカル・データ（クリティカル・ワードを含まないデ
ータ）の要求を停止し、要求者Ａのクリティカル・ワー
ドを要求する。このクリティカル・ワードを要求した
後、要求調停装置１２は同じ第１プロトコルに従って非
クリティカル・データを要求する。この場合、要求調停
装置１２は要求者Ａと関連する３つの非クリティカル・
データ・ワードを要求するが、その理由は、要求者Ａは
要求ＢまたはＣのいずれよりもより高い優先度の要求を
行っているからである。要求調停装置は、次に要求Ｂと
Ｃの残りの部分を継続する。

【００２４】図６は、図１に示す第２実施例のデータ・
プロセッサのタイミング図３６を示す。この第２実施例
では、要求調停装置１２は、第１優先スキームと異なる
第２優先スキームに従って非クリティカル・データ・ワ
ードを要求する。図示の第２優先スキームは、Ｃ‐Ａ‐
Ｂである。図４と関連して説明したように、要求調停装
置は、クリティカル・ワードＡ、クリティカル・ワード
Ｂおよびクリティカル・ワードＣを含むデータをまず要
求する。要求調停装置１２は、次に非クリティカル・ワ
ードＣ、非クリティカル・ワードＡおよび非クリティカ
ル・ワードＢを要求する。再び、各非クリティカル・ワ
ードは、アクセスするのに３サイクルを必要とする。こ
の第２実施例は、要求者の１つ、Ｃがいくつかのデータ
・プロセッサに共通のバスである用途に有用である。Ａ．請求項１の方法では、第１と第２の所定の順序は同
一である。Ｂ．請求項１の方法では、第１と第２の所定の順序は同
一ではない。Ｃ．請求項１の方法では、データのそれぞれの第１部分
は同一ではない。Ｄ．請求項２の方法では、第１と第２の所定の順序は同
一である。Ｅ．請求項２の方法では、第１と第２の所定の順序は同
一でなはい。Ｆ．請求項２の方法では、第１サブセットのビットは同
一ではない。Ｇ．請求項３の方法では、第１と第２の所定の順序は同
一である。Ｈ．請求項３の方法では、第１と第２の所定の順序は同
一ではない。Ｉ．請求項３の方法では、データの第１部分は同一では
ない。開示の発明は、データの要求者が複数存在し、データ・
バスの帯域幅が限定されているという制約内でデータ・
バースト転送の利点を集約した通信プロトコルを提供す
る。このプロトコルによって、データ要求と関連する非
クリティカル・データ・ワードがメモリ・システムから
要求される前に、いくつかのデータ要求を代表するクリ
ティカル・データ・ワードを要求することが可能にな
る。

【００２５】本発明は特定の実施例を参照して説明した
が、当業者は、更に変形と改良を行うことが可能であ
る。例えば、要求調停装置１２とメモリ・ブロック１４
は、多重及び単一プロセッサを有するデータ処理システ
ムを含む種々の実施例と１次及び２次メモリ・キャッシ
ュを有するデータ処理システムで実行することができ
る。従って、本発明は添付の請求項で定義するように本
発明の精神と範囲から逸脱しないかかる変形例を全て包
含するものである。

【図面の簡単な説明】

【図１】本発明に従って構成したデータ・プロセッサの
ブロック図を示す。

【図２】図１に示すメモリ・ラインのブロック図を示
す。

【図３】図２に示すメモリ・ラインをインデックスする
ために使用するアドレス・フォーマットのブロック図を
示す。

【図４】図１に示すデータ・プロセッサの第１組の初期
条件によるタイミング図を示す。

【図５】図１に示すデータ・プロセッサの第２組の初期
条件によるタイミング図を示す。

【図６】図１に示す第２実施例のデータ・プロセッサの
タイミング図を示す。

【符号の説明】

１０データ・プロセッサ１２要求調停装置１４メモリ・ブロック１６メモリ・ライン１８バイト

Claims

【特許請求の範囲】

【請求項１】データ処理システムでデータを要求する
方法において、前記方法は：要求調停装置が複数の要求
者からデータに対する複数の要求を受け取る段階であっ
て、データに対する前記複数の要求の各々はそれぞれデ
ータの第１部分に対応し、データに対する前記複数の要
求の少なくとも１つはデータの第１部分からデータの第
２部分迄の両方をインデックスする段階；第１時刻にお
いて、前記要求調停装置がデータに対する前記複数の要
求の各第１部分を所定の第１順序で要求する段階；およ
び後続の第２時刻において、前記要求調停装置がデータ
に対する前記複数の要求の各第２部分を所定の第２順序
で要求する段階；によって構成されることを特徴とする
方法。
【請求項２】データを要求する方法において、前記方
法は：要求調停装置が複数の要求者からデータに対する
複数の要求を受け取る段階であって、データに対する前
記複数の要求の各々はビット群のペアによって構成さ
れ、ビット群の各ペアはビットの第１及び第２サブセッ
トによって構成され、第１サブセットのそれぞれは第１
データ値をインデックスし、ビット・ペアの各第１サブ
セットは前記ビットの第２サブセットの各々によって構
成され、各ビットの第２サブセットは所定数のビットに
よって構成される前記段階；第１時刻において、ビット
の各第１サブセットをインデックスする各データ値を所
定の第１順序で要求する段階；および後続の第２時刻に
おいて、選択されたビット群のペアの１つのビットの第
２サブセットとビットの順列との少なくとも１つの連結
を所定の第２順序でインデックスする少なくとも１つの
データ値を要求する段階であって、前記ビットの順列は
前記所定数のビットによって構成され、前記ビットの順
列は前記選択されたビットのペアの前記第２サブセット
のビットとは論理的に異なる段階；によって構成される
ことを特徴とする方法。
【請求項３】データ処理システムにおいて、前記デー
タ処理システムは：複数のメモリ・セル（１４）であっ
て、各メモリ・セルはデータ値を記憶する複数のメモリ
・セル；および前記複数のメモリ・セルの各々に結合さ
れた要求調停装置（１２）であって前記要求調停装置は
データに対する複数の要求を受け取り、データに対する
前記複数の要求の各々は前記複数のデータ値の１つの第
１部分をインデックスし、データに対する前記複数の要
求の少なくとも１つは前記複数のデータ値の１つの第１
部分から前記複数のデータ値の１つの第２部分迄をイン
デックスし、前記要求調停装置は第１時刻において所定
の第１順序でデータに対する前記複数の要求の各第１部
分を要求し後続の第２時刻において所定の第２順序でデ
ータに対する前記複数の要求の各第２部分のデータを要
求する前記要求調停装置；によって構成されることを特
徴とするデータ処理システム。