JPH076123A - 割込み装置 - Google Patents

割込み装置

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JPH076123A
JPH076123A JP8388994A JP8388994A JPH076123A JP H076123 A JPH076123 A JP H076123A JP 8388994 A JP8388994 A JP 8388994A JP 8388994 A JP8388994 A JP 8388994A JP H076123 A JPH076123 A JP H076123A
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    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
    • G06F13/26—Handling requests for interconnection or transfer for access to input/output bus using interrupt with priority control

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Abstract

(57)【要約】 【目的】 複数のサブモジュール割込み要求発生源と用
いる場合にもベクトル割込みと割込み優先順位付け方法
の柔軟性を増大できる割込み装置を提供する。 【構成】 データ処理システムと共に使用する割込み装
置（５）は複数のサブモジュール（１０３，１０４，１
０５）を備え、各サブモジュールは割込み要求発生源
（９）および制御入力を有する。データ処理システムの
バス（１０１）に結合するためのインタフェース（１０
０）もまたサブモジュールの制御入力に結合されかつサ
ブモジュールの制御入力へ制御信号を提供するための制
御装置（１０８，１０９）を含む。制御装置はバスから
の割込み信号に応じて制御信号をサブモジュールの制御
入力に送ることによりサブモジュールの動作を制御し、
それによってバスがインタフェースを介してかつ制御信
号により装置（５）内のサブモジュールの割込み要求発
生源に割込みサービスを提供できる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は一般的にはデータ処理
システムと共に使用する割込み装置に関する。
【０００２】
【従来の技術】従来のデータ処理システムの内部構成
（ｉｎｔｅｒｎａｌ ａｒｃｈｉｔｅｃｔｕｒｅ）は該
処理システムの個々の要素の間で命令およびデータを転
送するためのバスを含む。
【０００３】典型的にはプロセッサが該バスの動作を管
理する。該バスに接続された周辺装置は該バスの１つま
たはそれ以上の割込み要求（ＩＲＱ）線に信号を送るこ
とによって割込み要求を発生させることができる。例え
ば、タイマ装置はそれがある時間に到達した時割込み要
求を発生することができる。プロセッサはＩＲＱ線（単
数または複数）を監視しかつ要求信号を検出するとどの
装置がその信号を送信したかを尋問する信号を送出す
る。
【０００４】問合せを受けた装置は識別され、かつ割込
み要求がプロセッサにより処理される。しばしば、１つ
より多くの割込み要求が一度に係属し、しがって優先割
込み技術を使用することによって周辺装置間の割込み要
求の優先順位付けの組織化を可能にし、より緊急の要求
が最初に処理されることを保証する。
【０００５】割込み処理の柔軟性を高めるために一般に
ベクトル割込みが使用されている。最近のマイクロプロ
セッサシステムの設計構成には１つより多くの割込み要
求信号源を持つモジュールが含まれている。
【０００６】
【発明が解決しようとする課題】このような装置構成に
伴う問題点は、多数の割込み要求信号源と共に使用した
場合にベクトル割込みおよび割込み優先処理における柔
軟性が失われることである。
【０００７】本発明の目的は、上に述べた不都合が排除
された割込み構造の装置を提供することである。
【０００８】
【課題を解決するための手段および作用】データ処理シ
ステムと共に使用するための割込み構成は複数のサブモ
ジュールを備え、各サブモジュールは割込み要求発生源
および制御入力を含む。前記データ処理システムのバス
に結合するためのインタフェースもまた前記サブモジュ
ールの制御入力に結合されかつ制御信号を前記サブモジ
ュールの制御入力に提供するための制御装置構成を含
む。
【０００９】前記制御装置構成は前記バスからの割込み
信号に応じて前記サブモジュールの制御入力に制御信号
を送信することによりサブモジュールの動作を制御する
ことができる。したがって、前記バスは前記インタフェ
ースを介してかつ前記制御信号により割込み装置構成内
のサブモジュールの割込み要求発生源に割込みサービス
を提供することができる。
【００１０】前記インタフェースはサブモジュールバス
により前記サブモジュールの制御入力に結合することが
でき、前記バスは複数のラインを有する。
【００１１】前記制御装置構成は前記サブモジュールバ
スの機能を制御することができる。
【００１２】各々のサブモジュールはまたアクティブな
サブモジュール割込み要求発生源を有するサブモジュー
ル間の優先順位を決定するために、そのサブモジュール
の割込み要求発生源に関する優先順位情報を含むメモリ
を持つことができる。
【００１３】前記インタフェースは前記装置とバスに接
続された他の装置との間の優先順位を決定するための前
記装置に関する優先順位情報を含むメモリを持つことが
できる。
【００１４】このようにして、多数のサブモジュール割
込み要求発生源と共に使用した場合にベクトル割込みお
よび割込み優先順位付け方法の柔軟性が維持されること
が理解される。
【００１５】
【実施例】本発明の実施例を添付の図面を参照して説明
する。図１を参照すると、モジュール５内に導入された
割込み装置構成が示されている。モジュール５のモジュ
ール割込みインタフェース１００は、コンピュータのよ
うな、処理システムのバス１０１に接続されている。該
バス１０１はプロセッサおよび前記処理システムの他の
モジュール（図示せず）に接続されている。サブモジュ
ールバス１０２は前記モジュール割込みインタフェース
１００に接続されている。複数のサブモジュール１０
３，１０４，１０５もまたサブモジュールバス１０２に
接続されており、それによって、サブモジュールバス１
０２およびモジュール割込みインタフェース１００によ
り、各サブモジュール１０３，１０４，１０５がバス１
０１と通信することができる。
【００１６】バス１０１はアドレスおよび制御ライン１
１１、アドレスストローブ（ＡＳ）ライン１１２、調停
（ＡＲＢ）ライン１１３、データライン１１４および割
込み要求（ＩＲＱ）ライン１１５を含む。
【００１７】前記サブモジュールバス１０２は割込みア
クノレッジ（ＩＡＣＫ）ライン１２０、アドレスおよび
制御ライン１２１、調停（ＡＲＢ）ライン１２２、ベク
トル（ＶＥＣＴ）ライン１２３、ＡＲＡＣＫライン１２
４、データライン１２５および割込みレベルライン１２
６を含む。
【００１８】サブモジュール１０３を参照すると、該サ
ブモジュール１０３に関する優先順位情報を保持するた
めのメモリが設けられている。前記優先順位情報は調停
（ａｒｂｉｔｒａｔｉｏｎ）情報を含む。
【００１９】サブモジュール調停メモリ１０はサブモジ
ュール１０３のための調停レベルの値を保持し、かつサ
ブモジュール割込みレベルメモリ１１はサブモジュール
１０３のための割込み優先順位レベルの値を保持する。
【００２０】サブモジュール割込み要求ラッチ１２は調
停の間の条件の変化を防止するために、調停の期間の間
サブモジュール割込み要求条件９をロックする。サブモ
ジュールデコード論理構成１３は前記サブモジュール割
込み要求ラッチ１２からラッチされた割込み条件、およ
び前記サブモジュール割込みレベルメモリ１１から割込
み優先順位レベルを受信するよう結合されている。
【００２１】前記サブモジュールバス１０２の割込みレ
ベルライン１２６はサブモジュールデコード論理構成１
３に結合されて割込み要求信号を提供する。サブモジュ
ールレベル比較論理構成１４はまたサブモジュール割込
みレベルメモリ１１から割込み優先順位値を受信するよ
う結合され、かつまた前記サブモジュールバス１０２の
ＩＡＣＫライン１２０およびアドレスおよび制御ライン
１２１に接続されている。
【００２２】サブモジュール制御論理構成１５はサブモ
ジュール調停メモリ１０およびサブモジュールレベル比
較構成１４の双方から調停レベル値を受信するよう結合
され、かつまたサブモジュールバス１０２のＡＲＢライ
ン１２２およびＡＲＡＣＫライン１２４に結合されてい
る。サブモジュールベクトル数または番号（ｖｅｃｔｏ
ｒ ｎｕｍｂｅｒ）ドライバ１６は前記サブモジュール
制御論理構成１５から入力を受信するよう結合され、か
つまたサブモジュールバス１０２のデータライン１２５
およびＶＥＣＴライン１２３に結合されている。
【００２３】モジュール割込みインタフェース１００を
参照すると、モジュールベクトル番号メモリ１０６がモ
ジュールマルチプレクサ１１０を介して前記バスのデー
タライン１１４に結合されている。該モジュールマルチ
プレクサ１１０はまたサブモジュールバス１０２のデー
タライン１２５に結合され、それによってモジュールベ
クトル番号メモリ１０６からの部分ベクトル番号信号が
モジュールマルチプレクサ１１０内で前記サブモジュー
ルバス１０２のデータラインからの部分ベクトル番号信
号と組合わせられバス１０１のデータライン１１４に適
した完全なベクトル番号信号を形成できるようになる。
【００２４】前記モジュール割込みインタフェース１０
０に接続された伝達チェイン１１９は各サブモジュール
（１０３，１０４，１０５）のサブモジュール制御論理
構成１５に順次結合され、イネーブル／ディスエーブル
信号を提供する。
【００２５】同様に、モジュール調停メモリ１０７はバ
ス１０１のＡＲＢライン１１３およびＡＳライン１１２
へとモジュール調停論理構成１０９を介して結合されて
いる。該モジュール調停論理構成１０９はまたサブモジ
ュールバス１０２のＡＲＢライン１１２、ＶＥＣＴライ
ン１２３およびＡＲＡＣＫライン１２４に結合され、そ
れによってモジュール調停メモリ１０７からの部分調停
信号が前記モジュール調停論理構成１０９内のサブモジ
ュールバス１０２のＡＲＢライン１２２からの部分調停
信号と組合わされバス１０１のＡＲＢライン１１３に適
した完全な調停信号が形成できる。
【００２６】モジュール割込みアクノレッジデコード構
成１０８はサブモジュールバス１０２のＩＡＣＫライン
１２０とバス１０１のアドレスおよび制御ライン１１１
の間に結合され、バス１０１のアドレスおよび制御ライ
ンにおけ割込みアクノレッジサイクルを示す信号に応答
してＩＡＣＫライン１２０上に信号を発生する。バス１
０１のアドレスおよび制御ライン１１１はまた前記サブ
モジュールバス１０２のアドレスおよび制御ライン１２
１と直接接続されている。
【００２７】前記サブモジュールバス１０２の割込みレ
ベルライン１２６は直接バス１０１のＩＲＱライン１１
５に接続されている。
【００２８】次に、図２を参照すると、典型的な割込み
シーケンスの流れ図が示されている。
【００２９】ブロック２０１において、サブモジュール
１０３内で割込み要求条件が適合し、サブモジュール割
込み要求発生源９が割込み要求信号を発生し、該割込み
要求信号は前記サブモジュール割込み要求ラッチ１２を
介してサブモジュールデコード論理構成１３に渡され
る。前記サブモジュール割込みレベルメモリが特定の割
込み要求優先順位レベルに対し割込みがディスエーブル
されているかあるいはイネーブルされているかを設定す
るためにある信号値をサブモジュールデコード論理構成
１３に提供する。
【００３０】もし割込み条件が前記サブモジュール割込
レベルメモリ１１によってイネーブルされれば、サブモ
ジュールデコード論理構成１３は対応する割込み要求を
割込みレベルライン１２６に与える。
【００３１】次に、ブロック３０１において、割込みレ
ベルライン１２６上の信号がモジュール割込みインタフ
ェース１００を介して直接バス１０１のＩＲＱライン１
１５にかつプロセッサに渡される。
【００３２】任意の数のサブモジュールの割込み要求発
生源が、異なるまたは同じ割込みレベルを持ってかつ異
なるまたは同じ調停番号（ａｒｂｉｔｒａｔｉｏｎ ｎ
ｕｍｂｅｒｓ）を持って、同時にアクティブになること
ができる。また、バス１０１に結合された任意の他のモ
ジュールも１つまたはそれ以上のアクティブな割込み要
求発生源を持つことができる。
【００３３】ブロック４０１において、プロセッサはソ
フトウェアプログラムの命令によって動作する。該プロ
グラム内の命令の終りにプロセッサはブロック４０２に
入りかつバス１０１のＩＲＱライン１１５上の最も高い
優先順位レベルの割込み要求信号を探す。プロセッサは
最も高い要求のレベルと内部割込みマスキングレベルと
の比較を行なう。
【００３４】もし内部マスキングレベルが最も高い割込
み要求優先度レベルより高いかあるいは等しい場合に
は、プロセッサは前記プログラム内の次の命令に進み、
ブロック４０１に戻る。全ての現存する割込み要求はペ
ンディング状態に留まる。プロセッサは前記ソフトウェ
アプログラムの命令を実行し続け、ブロック４０２に戻
って各命令の終りに前記比較を行なう。
【００３５】もし最も高い優先度の割込みレベル要求が
プロセッサの割込みマスキングレベルより高くなれば、
プロセッサは前記プログラムのその実行を停止し、かつ
ブロック４０３に移り、そこで前記最も高い優先度の割
込み要求の発生源から割込みベクトル番号または数を得
るために調停サイクルを開始する。プロセッサはこの調
停サイクルをバス１０１のアドレスおよび制御ライン１
１１をアクティベイトすることにより提供し、全てのモ
ジュールにそれが前記最も高い優先度のペンディング中
の割込み要求発生源に対する割込みベクトル番号を要求
していることを通知する。
【００３６】プロセッサはまた調停されるべき割込みレ
ベル番号を提供する。調停されているレベルは通常、そ
れ以外では割込みアクノレッジサイクルの間に使用され
ない、バス１０１のアドレスおよび制御ライン１１１上
に表示されるが、他のバスラインも使用できる。この時
点で、プロセッサはブロック４０４に入り、かつ、サー
ビスを受けているレベルに対応する、サブモジュール割
込み要求発生源からの割込みベクトル番号を待機する。
【００３７】ブロック３０２において、モジュール割込
みアクノレッジデコード構成１０８はバス１０１のアド
レスおよび制御ライン１１１を監視しかつ割込みアクノ
レッジ信号が前記アドレスおよび制御ライン１１１上に
検出されたことに応答してサブモジュールバス１０２の
ＩＡＣＫライン１２０上の信号をアクティベイトする。
【００３８】ブロック２０２において、サブモジュール
バス１０２のＩＡＣＫライン１２０上の前記信号は各サ
ブモジュール１０３，１０４，１０５のサブモジュール
割込み要求ラッチ１２がブロックされるようにし（非ト
ランスペアレント）かつサブモジュールレベル比較構成
または装置１４に前記サブモジュール割込みレベルメモ
リ１１の値を前記サブモジュールバス１０２のアドレス
および制御ライン１２１を介して前記バスのアドレスお
よび制御ライン１１１上にプロセッサによって示されて
いるレベルと比較させる。
【００３９】もしサブモジュールレベル比較構成１４が
サブモジュール制御論理構成１４に否定的な結果を示せ
ば、制御論理１５はサブモジュール間の調停に関与せ
ず、前記ＡＲＢおよびＡＲＡＣＫ信号をアクティベイト
されず、かつしたがってサブモジュール１０３は現在の
割込みアクノレッジサイクルに応答せず、ブロック２０
１に戻る。
【００４０】もしサブモジュールレベル比較構成１４が
前記サブモジュール制御論理構成１４に肯定的な結果を
示せば、サブモジュール１０３はブロック２０３に移
り、そこでサブモジュール制御論理構成１５はＡＲＫＣ
Ｋライン１２４をアクティベイトして前記割込みモジュ
ール調停論理構成１０９に少なくとも１つのサブモジュ
ールが前記割込みアクノレッジサイクルに対し肯定的な
応答を有していることを示す。ペンディング中の割込み
要求を有するサブモジュールバス１０２上の全ての他の
サブモジュールは同時に同じ決定を行なっている。した
がってＡＲＡＣＫライン１２４は１つより多くのサブモ
ジュールによって同時に駆動され得るが、割込みモジュ
ール調停論理構成１０９は１つまたはそれ以上のサブモ
ジュールが応答することを希望していることを知るのみ
で良く、どれだけ多くのサブモジュールが応答を希望し
ているかを知る必要はない。
【００４１】サブモジュール制御論理構成１５は同時に
サブモジュールバス１０２のＡＲＡＣＫライン１２４お
よびＡＲＢライン１２２を駆動する。調停構成１０はそ
うするために適切な信号を提供する。ＡＲＢライン１２
２は典型的にはプリチャージ／ディスチャージラインで
あり、したがっていくつかの割込み要求発生源が同じラ
インをアクティベイトすることができる。前記調停メモ
リ構成１０から得られるＡＲＢライン１２２上の信号は
ＡＲＡＣＫ信号と同時にモジュール割込みインタフェー
ス１００に到達し、そこでそれらはモジュール調停メモ
リ１０７からの付加的な信号と連結されて完全な調停番
号を形成し、モジュール５内のアクティブな割込み要求
の最も高い調停レベルを表示する。
【００４２】次に、ブロック３０３において、モジュー
ル調停論理構成１０９はバス１０１のＡＲＢライン１１
３上に前記完全な調停番号信号を送信し、モジュール５
内のアクティブな割込みの最も高い調停レベルを示す。
ブロック３０４に移ると、モジュール調停論理構成１０
９は次に前記内部モジュール調停プロセスにおいてバス
１０１上の他のモジュールと関与しそれらの内のどれが
割込みアクノレッジサイクルに応答すべきかを決定す
る。
【００４３】バス１０１においては、各々の調停番号ビ
ットに対し１つのタイムスロットが割当てられている。
各関与モジュールは調停ビットをドライブし、バス１０
１上に該調停ビットを監視し、監視したビットをドライ
ブされたものと比較し、もし該バス上の調停ビットがド
ライブされた値と異なれば調停から撤退し、あるいはも
しそれらの値が一致すれば次の調停ビットによって同じ
手順による調停を継続する。したがって、最も高い調停
番号を有するモジュールが最終的にモジュール調停に勝
利しかつ前記割込みアクノレッジサイクルに応答するよ
う指示される。
【００４４】ブロック２０３においてはまた、サブモジ
ュールの間で調停が行なわれどれが前記割込み調停サイ
クルに応答すべきかを判定する。制御論理１５がＡＲＢ
ライン１２２上に前記サブモジュール調停メモリ１０の
値をドライブする時、ＡＲＢライン１２２もまた前記値
がドライブされた調停レベルの値と同じであるかを判定
するために監視される。もしＡＲＢライン１２２の状態
がメモリ１０の調停レベルと異なっていれば、サブモジ
ュール１０３は割込み調停サイクルの応答にこれ以上関
与しない。
【００４５】もしＡＲＢライン１２２の状態がメモリ１
０の調停レベルと同じであれば、該サブモジュールが調
停に勝利する。１つより多くのサブモジュールが同じ割
込みレベルおよび同じ調停値によって継続中の割込み要
求を持つことができる。したがって、１つより多くのサ
ブモジュールが同時にブロック２０３において調停に勝
利することができ、かつブロック２０４に進む。
【００４６】複数の勝利（ｍｕｌｔｉｐｌｅ ｗｉｎ）
の場合は、割込みの内のどれが最初にサービスを受ける
かはそれらが同じ優先度を持っているため重要ではない
が、両方が一緒に応答しようとすることを防止するため
に、伝達チェーン（ｃａｒｒｙ ｃｈａｉｎ）１１９が
使用される。伝達チェーン１１９の信号はモジュール割
込みインタフェース１００において発信され、かつサブ
モジュールバス１０２に結合された各サブモジュール１
０３，１０４，１０５のサブモジュール制御論理構成１
５を通して伝搬される。モジュール割込みインタフェー
ス１００から第１のサブモジュールへの信号は常に正
（ポジティブ）（イネーブル）である。前記サブモジュ
ール制御論理構成１５はもし前記伝達チェーン１１９の
入力が正であれば前記伝達チェーン１１９の出力信号も
正となるようにし、かつ前記サブモジュールは現在の割
込みアクノレッジサイクルの間に応答できる継続中の割
込み要求を持たない。
【００４７】各サブモジュールにおける割込み論理はも
し割込み要求がそのサブモジュール内で継続していなけ
れば、もし前記レベル比較が生じなければ、および／ま
たはもしＡＲＢライン１２２へと駆動される値が整合し
なければ、割込みアクノレッジサイクルの間に受信され
る伝達チェーン１１９の入力信号を受け渡す。前記第１
のサブモジュールが伝達チェーン１１９の正の入力を持
ち、割込み要求が継続中であり、レベル比較が真（ｔｒ
ｕｅ）であり、かつＡＲＢライン１２２がドライブされ
たものと整合すれば、そのモジュールは次のサブモジュ
ールへの伝達チェーンの出力を否定する。全ての引き続
くサブモジュールは伝達チェーン１１９の負（ネガティ
ブ）の（ディスエーブル）入力を検出し、したがってそ
れらは現在の割込みアクノレッジサイクルに応答するこ
とができない。
【００４８】ＡＲＢライン１２２の監視および伝達チェ
ーン１１９の調停の完了によりモジュール５内の割込み
アクノレッジサイクルに応答する権利を勝ち取った最大
１つのサブモジュールがあることになる。それはサブモ
ジュール制御論理構成１５が伝達チェーン１１９からの
正の入力を有しかつ伝達チェーン１１９への負の出力を
有するサブモジュールである。
【００４９】サブモジュール割込み要求発生源の間の伝
達チェーン１１９の調停の間に、ブロック３０４におい
て、一般的な調停が依然としてバス１０１上に行なわれ
ている。割込み調停論理１０９がバス１０１上で調停を
終了する時までに、サブモジュール調停もまたサブモジ
ュール間で終了し、単一の勝利したサブモジュールを提
供する。もしモジュール５がバス１０１の調停に勝利し
なければ、モジュール割込みインタフェース１００およ
び選択されたサブモジュール１０３は共に現在の割込み
アクノレッジサイクルに応答することを停止する。
【００５０】もしモジュール５が調停に勝利しなけれ
ば、割込み調停論理１０９はＶＥＣＴライン１０３をア
クティベイトする。ブロック２０５において、サブモジ
ュールベクトル番号ドライバ１５はもし制御論理１５が
該モジュールがサブモジュール調停に勝利したことを指
示すればＶＥＣＴライン１２３上の信号に応答する。サ
ブモジュールベクトル番号ドライバ１６はサブモジュー
ルバス１０２上にサブモジュールベクトル番号を提供す
る。この番号はプロセッサによって要求される完全なベ
クトル番号の一部にすぎない。モジュールマルチプレク
サ１１０はモジュールベクトル番号メモリ１０６からさ
らに必要とされるモジュールベクトルビットを添付して
完全なベクトル番号を形成する。ブロック３０５におい
て、完全なベクトル番号がプロセッサのためにバス１０
１上に与えられる。ブロック４０４において、プロセッ
サはバス１０１から首尾よくベクトル番号を受信し、割
込みアクノレッジサイクルが完了したものと考えられ
る。
【００５１】プロセッサは割込み要求発生源に特有の割
込みルーチンが実行されるようにするためベクトル番号
を使用する。該割込みルーチンは一連の命令を備え、こ
れらの命令はサービスを受ける割込み要求がサブモジュ
ールから除去されるような方法でサブモジュールにサー
ビスを行なう責務を有する。プロセッサがブロック４０
１で割込みルーチンの各命令を完了した時、プロセッサ
はブロック４０２に戻りかつバス１０１のＩＲＱライン
１１５上の最も高い割込み要求レベルを上に述べた割込
みマスキングレベルと比較し、かつそれに応じてブロッ
ク４０１に戻り現在の割込みルーチンまたはプログラム
の次の命令を続けるか、あるいはブロック４０３におい
てバス１０１上に調停タイミングを提供することにより
他の割込みアクノレッジサイクルを開始する。
【００５２】このようにして、プロセッサはモジュール
内の複数のサブモジュール割込み要求発生源から生じる
割込みにサービスすることができ、一方この場合ベクト
ル割込み方法およびモジュール間調停を完全に利用でき
る。バス１０１から見た時、本装置はシステムの設定さ
れたプロトコルにしたがう伝統的なモジュールであるよ
うに見える。
【００５３】上に述べたものに代わる実施例も可能であ
り、例えばプロセッサの代わりにバス１０１のための専
用のバスコントローラを使用することも可能であること
が理解される。
【００５４】前記サブモジュールバスに代えて直接的な
ワイヤ接続、光ファイバ経路、または他の通信経路のよ
うな、別の結合方法を使用することもできる。バス１０
１からの制御メッセージはモジュール内の制御メッセー
ジの構成と同様に、使用されるシステムに応じて変える
ことができる。
【００５５】
【発明の効果】以上のように、本発明によれば、複数の
サブモジュール割込み要求発生源と共に使用した場合に
もベクトル割込みおよび割込み優先順位付け方法の柔軟
性を増大させることが可能になる。
【図面の簡単な説明】
【図１】本発明に係わる割込み装置構成の好ましい実施
例を示すブロック図である。
【図２】図１の好ましい実施例の動作を示す流れ図であ
る。
【符号の説明】
５ モジュール ９ サブモジュール割込み要求発生源 １０ サブモジュール調停メモリ １１ サブモジュール割込みレベルメモリ １２ サブモジュール割込み要求ラッチ １３ サブモジュールデコード論理構成 １４ サブモジュールレベル比較構成 １５ サブモジュール制御論理構成 １６ サブモジュールベクトル番号ドライバ １００ モジュール割込みインタフェース １０１ バス １０２ サブモジュールバス １０３，１０４，１０５ サブモジュール １０６ モジュールベクトル番号メモリ １０７ モジュール調停メモリ １０８ モジュール割込みアクノレッジデコード構成 １０９ モジュール調停論理構成 １１０ モジュールマルチプレクサ １１１ アドレスおよび制御ライン １１２ アドレスストローブ（ＡＳ）ライン １１３ 調停（ＡＲＢ）ライン １１４ データライン １１５ 割込み要求（ＩＲＱ）ライン １１９ 伝達チェーン １２０ 割込みアクノレッジ（ＩＡＣＫ）ライン １２１ アドレスおよび制御ライン １２２ 調停（ＡＲＢ）ライン １２３ ベクトル（ＶＥＣＴ）ライン １２４ ＡＲＡＣＫライン １２５ データライン １２６ 割込みレベルライン
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ローランド・ハーマン・シュワルツ スイス国 ジニーバ シーエイチ−1202、 リュー・ドゥ・ビドレット ５ (72)発明者 ブラドリー・ジーン・ブルジェス アメリカ合衆国 テキサス州 78749、オ ースチン、キャナ・コーブ 5014−エイ (72)発明者 ルノー・イアミンガー スイス国 セントブレーズ 2072、プレイ ンズ 30

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 データ処理システムと共に使用するため
    の割込み装置であって、 各々割込み要求発生源および制御入力を含む、複数のサ
    ブモジュール、 前記データ処理システムのバスに結合するためのインタ
    フェースであって、該インタフェースはまた前記サブモ
    ジュールの制御入力に結合されかつ前記サブモジュール
    の制御入力に制御信号を提供するための制御手段を含む
    もの、 を具備し、前記制御手段は前記バスからの割込み信号に
    応答して制御信号を前記サブモジュールの制御入力に送
    ることにより前記サブモジュールの動作を制御すること
    が可能であり、それによって前記バスが前記インタフェ
    ースを介してかつ前記制御信号により前記装置内のサブ
    モジュールの割込み要求発生源に対し割込みサービスを
    提供できることを特徴とするデータ処理システムと共に
    使用するための割込み装置。
  2. 【請求項２】 前記インタフェースはサブモジュールバ
    スによって前記サブモジュールの制御入力に結合され、
    前記バスは複数のラインを有することを特徴とする請求
    項１に記載の装置。
  3. 【請求項３】 前記制御手段は前記サブモジュールバス
    の機能を制御するよう構成されていることを特徴とする
    請求項２に記載の装置。
  4. 【請求項４】 各々のサブモジュールはアクティブな割
    込み要求発生源を有するサブモジュール間の優先順位を
    決定するためにそのサブモジュールの割込み要求発生源
    に関する優先順位情報を含むメモリを持つことを特徴と
    する請求項１〜３の内のいずれか１項に記載の装置。
  5. 【請求項５】 各々のサブモジュールは前記制御手段に
    よって送られた制御信号を受信し、解釈しかつ応答する
    よう構成された論理手段を含むことを特徴とする請求項
    １〜４の内のいずれか１項に記載の装置。
  6. 【請求項６】 前記インタフェースは前記装置と前記バ
    スに接続された他の装置との間の優先順位を決定するた
    めに前記装置に関する優先順位情報を含むメモリを持つ
    ことを特徴とする請求項１〜５の内のいずれか１項に記
    載の装置。
  7. 【請求項７】 前のサブモジュールのステータスに応答
    してサブモジュールの論理手段をイネーブルしあるいは
    ディスエーブルするよう構成された信号を提供するため
    に各サブモジュールに順次伝達チェーンが結合されてお
    り、あるサブモジュールが優先権を得た場合には前記伝
    達チェーンは１つのサブモジュールのみが優先権を持つ
    ように引き続くサブモジュール論理手段をディスエーブ
    ルするよう構成されていることを特徴とする請求項１〜
    ６の内のいずれか１項に記載の装置。
  8. 【請求項８】 前記インタフェースは最も高い優先度の
    サブモジュールの優先順位情報を前記制御手段の優先順
    位情報と組合わせアクティブな割込み要求発生源を有す
    る装置の間で優先順位を決定するために完全な優先順位
    情報を提供するよう構成されていることを特徴とする請
    求項６または７に記載の装置。
  9. 【請求項９】 前記優先順位情報はさもなければ同じ優
    先順位を持つことになる割込み要求発生源の間での調停
    を可能にするために調停情報を含むことを特徴とする請
    求項４〜８の内のいずれか１項に記載の装置。
  10. 【請求項１０】 各々のサブモジュールは調停の間に条
    件が変化することを防止するために、調停の期間にわた
    り調停の始めにおける割込み要求条件を維持するための
    ラッチを含むことを特徴とする請求項１〜９の内のいず
    れか１項に記載の装置。
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