JPH076183A - 二相式データパス設計の構造化方法 - Google Patents

Abstract

(57)【要約】 【目的】 効率の良い装置レイアウトを生成する、規格
化されたコンピュータ援用型の構造化データパス設計方
法を提供すること 【構成】 事前充電バス及び二相概念を組み込んだ高レ
ベルのグラフィック要素をライブラリの使用を可能にす
るデータパス設計方法である。そのグラフィック要素を
組み合わせて実質的にあらゆる所望の論理機能を形成す
ることができる。その機能要素の組み合わせは、設計の
強健性を確実化する構成規則の制約内で達成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は一般に、集積回路の設計
に関し、特に、高レベルのグラフィック機能要素とその
機能要素の相互接続可能性を支配する１組の規則とを用
いた二相式データパスの設計用の構造化方法に関する。

【０００２】

【従来の技術】まず、以下の説明で使用する用語を簡単
に定義する。

【０００３】「データパス」とは、データの格納、転
送、又は論理的操作を行う１組の物理要素をいう。その
データは、例えば1,2,8,16ビット等の任意の幅を有する
ものとすることができる。

【０００４】「二相」とは、或るクロック信号の高位相
及び低位相の双方での格納要素及び機能要素間のデータ
転送をいう。

【０００５】データパスは、ディジタル論理回路の構造
的要素である。データパスは、論理的及び物理的リンク
（例えば、バス）の物理的及び一般的なデータ処理要素
（例えば、レジスタ、加算器、カウンタ、シフタ、比較
器）からなる。

【０００６】現在のところ、データパス回路の設計は、
個々のマニュアル設計方法に従った個別の回路設計者に
よる専用手順となる。

【０００７】データパス設計は、設計すべき機能の概念
化で始まる。次いで一般には、そのデータパスの基礎的
な中心部としてバスが規定される。次いで所望の機能を
提供すべく前記バスにレジスタ及び機能ユニットを「オ
ン・ザ・フライ」で接続する。単一のバスは、データパ
ス要素間の１対１転送に設計を拘束するので、機能ユニ
ットの複製及びその設計への特殊な接続を組み込む必要
が生じる場合が多い。その結果として、データパス装置
用の物理レイアウトが、規格化できず、非効率的なもの
となることが多い。

【０００８】

【発明が解決しようとする課題】従って、効率の良い装
置レイアウトを生成する規格化されたコンピュータ援用
型の構造化データパス設計方法を利用可能とすることが
極めて望ましい。

【０００９】

【課題を解決するための手段】本発明は、２つの事前充
電されたバス（以下、事前充電バスと称す）及び二相概
念を包含する高レベルグラフィック要素のライブラリを
用いたデータパス設計方法を提供するものである。前記
グラフィック要素は、実質的にあらゆる所望の論理機能
を形成するよう組み合わせ可能なものである。グラフィ
ック要素の組み合わせは、設計の強健性を確実にする１
組の構成規則の制約内で達成される。

【００１０】本発明の方法の重要な特徴は、グラフィッ
ク要素内の物理メモリ及び機能要素に対する強固に構造
化された事前充電バスの関係である。各グラフィック要
素は、２つの事前充電バスを備えている。それらのバス
は、逆信号位相形式のものであり、セグメント化された
ものとすることができる。各グラフィック要素の構造
は、双方の形式のバスとの間でのメモリ及び機能要素の
アクセスを可能にするように生成される。各メモリ及び
機能要素が何れのクロック位相にもアクセス可能である
ことより、１組の効果尺度(FOM)規則が実施可能とな
る。FOM規則中ではストローブ回路もまた詳述される。
クロック機構は、データパス内での同期タイミングと、
そのデータパスが一部となるシステム内の他の機能的な
動作に対する同期タイミングとの両方の強健性を確立す
る重要な特徴である。

【００１１】このデータパス設計方法は、データパスの
回路構成を迅速に特定し、次いで、グラフィック要素に
対応する１組のレイアウトセルに基づいて対応する物理
レイアウトを実施するために利用することができる。次
いで、データパス規則が満たされて、タイミング確認が
完了する。

【００１２】この設計方法はまた、面積の節約を提供す
る。第１に、２ビット以上のデータ（通常は８の倍数）
について動作が実行されるので、共通制御信号（例え
ば、ストローブ）を使用することができる。第２に、極
めて緊密なレイアウトのパッキングを達成するようデー
タパス要素を規則正しい配列で配置することができる。
第３に、事前充電された二相式の多重バスを用いること
により、極めて高効率のアーキテクチャが提供される。
典型的な場合では、標準的な同期設計技術を用いて同一
のデータパス機能が実施された場合に、約２〜３倍の多
くのチップ面積が必要となり、結果的に生じる設計は一
層複雑なものとなる。

【００１３】本発明の特徴及び利点は、以下の詳細な説
明、及び、本発明の原理を用いた例示的な実施例を示す
図面を参照することにより、一層良好に理解されよう。

【００１４】

【実施例】本発明による構造化二相式データパス設計方
法は、３つの主な構成要素、即ち、(1)標準データパス
グラフィック機能要素のライブラリと、(2)データパス
設計生成ツール（例えば、図式捕捉、レイアウト生成器
等）と、(3)データパス設計確認ツール（例えば、ブロ
ックレベルタイミング確認器等）とを含む設計プラット
ホームを用いてコンピュータにより実施される。これら
構成要素の各々については、以降で詳述することとす
る。

【００１５】図１は、本発明の方法によるデータパス設
計のシーケンスを示すものである。そのデータパス設計
は、一般に、そのデータパスが一部となるシステムのた
めの制御論理が規定される前に、フローチャート技法又
はマニュアルのいずれかによって行われる。図１に示す
ように、まず、論理設計者は、８ビットグラフィック機
能要素を配置することによりデータパス図式を描く。こ
れは、従来の図式捕捉環境で行われ、例えば、Cadence
による図式捕捉環境が適当である。次いで、電気的及び
論理的互換性に関する全てのデータパス規則を満たすよ
うに、そのデータパス図式がチェックされる。関連する
制御論理がフローチャートツールで設計されることにな
る場合には、フローチャート制約ファイルが生成され
て、その制御論理が合成される。次いで、ブロックレベ
ルタイミング確認(BLTV)手順が用いられて、データパス
と制御論理との間の全てのインターフェース信号のタイ
ミングがチェックされ、また、全ての伝搬遅延及びセッ
トアップ／ホールド時間がチェックされる。タイミング
上の問題が識別された場合には、制御論理信号の速度が
上昇又は下降される。制御論理がマニュアルその他の手
段により設計されている場合には、その信号の速度を上
昇又は下降させるために適当な段階を踏まなければなら
ない。次いで、BLTV手順が再び実行され、全てのタイミ
ングが正しいことを保証するために数回の反復が必要と
される。最終的には、データパス図式は、対応するレイ
アウトへとほぼ即座に変換されることになる。

【００１６】図２は、データパスの一例を示すものであ
る。同図の右側及び中央にある２つの細長い列は、２つ
のデータバスである。右側のデータバスはバスB2、中央
のデータバスはバスB1として示されている。レジスタ、
バスドライバ、減算器等のデータ処理要素は、２つのバ
スB1,B2の間に配置される。更に、３つの小さなバス(RB
1,RB2,RB3)が、バスB1,B2の間に配置されて、或るデー
タ処理要素から別のデータ処理要素へと延びている。こ
れらのバスは、包括的にレジスタバスと呼ばれている。

【００１７】図２で示すように、図１のデータパスの左
側の入出力信号は、関連する制御論理とインターフェー
スをとるものである。制御論理のインターフェース信号
は、包括的にストローブ／バッファセルと呼ばれる小さ
なボックスに接続される。図２の左下に示す２つのクロ
ック信号「nclk」及び「clkbuff」は、データパス用の
クロック信号を提供するものである。図２の右上に示す
ように、バスB2はコネクタC1上に引き出される。このコ
ネクタC1は、図２のデータパス図式を別のデータパス図
式へ接続するのに使用されるものである。

【００１８】図２に示すように、バスB1,B2及びレジス
タバスRB1,RB2,RB3は、それらにまたがる小さな水平の
ラインを有する。これらのラインは、コンピュータのシ
ステムメモリ中に格納されている標準８ビットグラフィ
ック機能要素のライブラリから選択されたグラフィック
機能要素間の境界を規定するものである。例えば、ボッ
クス「decr8」及びボックス「bufdecr」は、そのような
２つのライン間にあるもので、減算機能要素用の同じグ
ラフィック記号の一部である。図２に示すように、減算
記号はまたバスB1,B2の列を含んでいる。同様に、ボッ
クス「rtr2Q8」と、ボックス「strbin2」と、ボックス
「decr8」を要素rtr2Q8に接続するレジスタバスRB2と、
バスB1,B2とは、レジスタ機能要素用の別のグラフィッ
ク記号の全ての部分である。本発明の概念によれば、８
ビットグラフィック機能要素ファイルのこれら個々のグ
ラフィック記号が、選択された順序でスタックされて、
所望のデータパス図式が生成される。

【００１９】上述のように、図２のデータパスアーキテ
クチャは、二相設計に基づくものである。したがって、
クロック信号clkbuffのあらゆる位相で、何らかのデー
タ処理動作が可能となる。

【００２０】図３に示すように、本発明の概念にしたが
ってデータパスを生成するのに以下の６タイプの信号が
利用可能である。

【００２１】１．1S これらの信号は、クロックが低レベルの際にのみ変化
し、このため、クロックが高レベルの間は安定してい
る。

【００２２】２．2S これらの信号は、クロックが高レベルの際にのみ変化
し、このため、クロックが低レベルの間は安定してい
る。

【００２３】３．1Q これらの信号は、高レベルクロックパルスから導出さ
れ、このため、高レベルクロックパルスから遅延したパ
ルスタイプのものとなる。

【００２４】４．2Q これらの信号は、低レベルクロックパルスから導出さ
れ、このため、低レベルクロックパルスから遅延したパ
ルスタイプのものとなる。

【００２５】５．1P このタイプのバスは、クロックが低レベルの間に事前充
電され、クロックが高レベルの間に評価される。

【００２６】６．2P このタイプのバスは、クロックが高レベルの間に事前充
電され、クロックが低レベルの間に評価される。

【００２７】図２に示すデータパス図式はまた、各信号
及び各バスの信号のタイプを示している。バスは、同じ
タイプのその構成信号の全てを有している。バスB1は常
に1S又は1Pタイプの信号を有し、またバスB2は常に2S又
は2Pタイプの信号を有する。レジスタバスは、1S又は2S
タイプの信号を有することができる。

【００２８】本開示のデータパス設計方法では、標準グ
ラフィック機能要素ライブラリ中に39の８ビットグラフ
ィック機能要素が個々に存在する。これらグラフィック
機能要素は、以下の６グループに分類することができ
る。即ち、レジスタ（９タイプ）、バスドライバ（８タ
イプ）、事前充電要素（４タイプ）、機能要素（７タイ
プ）、制御論理−データビット要素（２タイプ）、スペ
ーサ及びエクステンダ（１０タイプ）の６グループであ
る。

【００２９】８ビットレジスタ要素 機能要素ライブラリに含まれる９タイプのレジスタグラ
フィック機能要素（図４ないし図６参照）にはメモリセ
ルが含まれる。それらレジスタ要素は、それらへのデー
タの入力の態様が異なるものである。通常、レジスタ要
素への入力データは、バス、別のレジスタ、又は機能要
素から到来する。レジスタの出力は、バスドライバ、機
能要素、別のレジスタ、又はそれらを組み合わせたもの
を駆動する。クロックnclk,clkbuffは、レジスタ要素へ
のデータのロードのタイミング管理を行うために、タイ
プ1Q,2Qのストローブ信号を生成する。レジスタ要素の
各々に関する更に別の情報を以下に示す（図４ないし図
６参照）。

【００３０】１．b1tr8 (bus1 to register (8-bit)) 信号en1sが高レベルの際、バスB1の内容がclkbuffのア
ップエッジでレジスタ19へ転送される（図４(a)参
照）。

【００３１】２．b2tr8 (bus2 to register (8-bit)) 信号en2sが高レベルの際、バスB2の内容がclkbuffのダ
ウンエッジでレジスタ13へ転送される（図４(b)参
照）。

【００３２】３．b1b2tr8 (bus1 or bus2 to register
(8-bit)) 信号en1sが高レベルの際、バスB1の内容がclkbuffのア
ップエッジでレジスタ14へ転送される。信号en2sが高レ
ベルの際、バスB2の内容がclkbuffのダウンエッジでレ
ジスタ14へ転送される（図４(c)参照）。

【００３３】４．rtr1Q8 (Register to register (8-b
it) with 1Q strobe) 信号en1sが高レベルの際、上位のレジスタの内容がclkb
uffのアップエッジ（1Qストローブを生成するもの）で
レジスタ135へ転送される（図５(a)参照）。

【００３４】５．rtr2Q8 (Register to register (8-b
it) with 2Q strobe) 信号en2sが高レベルの際、上位のレジスタの内容がclkb
uffのダウンエッジ（2Qストローブを生成するもの）で
レジスタ136へ転送される（図５(b)参照）。

【００３５】６．b1rtr8 （ｂｕｓ１ ｏｒ ｒｅｇｉ
ｓｔｅｒ ｔｏ ｒｅｇｉｓｔｅｒ （８−ｂｉｔ）） 信号ｅｎ１ｓが高レベルの際、バスB1の内容がclkbuff
のアップエッジでレジスタ17へ転送される。信号en1bが
高レベルの際、上位のレジスタの内容がclkbuffのアッ
プエッジ（レジスタからレジスタへの転送は1Qストロー
ブによる）でレジスタ17へ転送される（図５(c)参
照）。

【００３６】７．b1rtr2Q8 (bus1 or register to reg
ister (8-bit) with 2Q strobe) 信号en1sが高レベルの際、バスB1の内容がclkbuffのア
ップエッジでレジスタ17へ転送される。信号en2bが高レ
ベルの際、上位のレジスタの内容がclkbuffのダウンエ
ッジ（レジスタからレジスタへの転送は2Qストローブに
よる）でレジスタ17へ転送される（図６(a)参照）。

【００３７】８．b2rtr2Q8 (bus2 or register to reg
ister (8-bit) with 2Q strobe) 信号en2sが高レベルの際、バスB2の内容がclkbuffのダ
ウンエッジでレジスタ112へ転送される。信号en1bが高
レベルの際、上位のレジスタの内容がclkbuffのアップ
エッジ（レジスタからレジスタへの転送は1Qストローブ
による）でレジスタ112へ転送される（図６(b)参照）。

【００３８】９．b2rtr8 (bus2 or register to regis
ter (8-bit)) 信号en2sが高レベルの際、バスB2の内容がclkbuffのダ
ウンエッジでレジスタ112へ転送される。信号en2bが高
レベルの際、上位のレジスタの内容がclkbuffのダウン
エッジ（レジスタからレジスタへの転送は2Qストローブ
による）でレジスタ112へ転送される（図６(c)参照）。

【００３９】バスドライバ グラフィック機能要素ライブラリに含まれる８タイプの
バスドライバグラフィック要素を図７及び図８に示す。
通常、バスドライバへの入力は、レジスタ又は機能要素
から到来する。バスドライバは、スタティックバス又は
事前充電バスを駆動する。バスドライバはまた、その入
力信号を以下の要素（その信号を使用するものであって
も使用しないものであっても良い）まで拡張する。クロ
ック信号nclk,clkbuffは、事前充電バスドライバのプル
ダウンのタイミング管理を行うために、タイプ1Q,2Qの
ストローブ信号を生成する。バスドライバ要素の各々に
関する更に別の情報を以下に示す（図７及び図８参
照）。

【００４０】１．rtb1drv8 (register to bus1 driver
(8-bit)) 上位のレジスタの内容がタイプ1SのスタティックバスB1
に連続的に転送される（図７(a)参照）。

【００４１】２．rtb2drv8 (register to bus2 driver
(8-bit)) 上位のレジスタの内容がタイプ2SのスタティックバスB2
に連続的に転送される（図７(b)参照）。

【００４２】３．rtb18 (register to bus1 (8-bit)) 信号en1sが高レベルの際、上位のレジスタの内容が、cl
kbuffのアップエッジでタイプ1Pの事前充電バスB1に転
送される（図８(a)参照）。

【００４３】４．rtb28 (register to bus2 (8-bit)) 信号en2sが高レベルの際、上位のレジスタの内容が、cl
kbuffのダウンエッジでタイプ2Pの事前充電バスB2に転
送される（図８(b)参照）。

【００４４】５．rtb1b28 (register to bus1 or bus2
(8-bit)) 信号en1sが高レベルの際、上位のレジスタの内容が、cl
kbuffのアップエッジでタイプ1Pの事前充電バスB1に転
送される。信号en2sが高レベルの際、上位のレジスタの
内容が、clkbuffのダウンエッジでタイプ2Pの事前充電
バスB2に転送される（図８(c)参照）。

【００４５】以下のバスドライバグラフィック要素は、
それらがレジスタ出力をバス上に転送しない、という点
で異なるものである。代わりに、それら要素は、制御論
理からバス上へ信号を転送する。

【００４６】６．b1zero8 (bus1 to zero pulldown (8
-bit)) 信号en1sが高レベルの際、タイプ1Pの事前充電バスB1
が、clkbuffのアップエッジでゼロにプルダウンされる
（図８(d)参照）。

【００４７】７．b2zero8 (bus2 to zero pulldown (8
-bit)) 信号en2sが高レベルの際、タイプ2Pの事前充電バスB2
が、clkbuffのダウンエッジでゼロにプルダウンされる
（図８(e)参照）。

【００４８】８．b1b2zero8 (bus1 or bus2 to zero p
ulldown (8-bit)) 信号en1sが高レベルの際、タイプ1Pの事前充電バスB1
が、clkbuffのアップエッジでゼロにプルダウンされ
る。信号en2sが高レベルの際、タイプ2Pの事前充電バス
B2が、clkbuffのダウンエッジでゼロにプルダウンされ
る（図８(f)参照）。

【００４９】事前充電要素 グラフィック機能要素ライブラリに含まれる４タイプの
事前充電グラフィック要素を以下に示す（図９参照）。

【００５０】１．pchrg8 (precharge bus1 (8-bit)) この要素は、clkbuffが低レベルの間にタイプ1PのバスB
1を事前充電する（図９(a)参照）。

【００５１】２．pchrgb28 (precharge bus2 (8-bit)) この要素は、clkbuffが高レベルの間にタイプ2PのバスB
2を事前充電する（図９(b)参照）。

【００５２】３．pchrgb1b28 (precharge bus1 and bu
s2 (8-bit)) この要素は、clkbuffが低レベルの間にタイプ1PのバスB
1を事前充電し、またclkbuffが高レベルの間にタイプ2P
のバスB2を事前充電する（図９(c)参照）。

【００５３】４．b1prchcap8 (capacitor element for
bus1) この要素は、バス（事前充電要素及びコンデンサ要素自
体を除く）に接続されている入力及び出力の合計が７よ
り小さい場合に、バスB1を事前充電する（図示せず）。

【００５４】機能要素 グラフィック機能要素ライブラリに含まれる７つのグラ
フィック要素（図１０及び図１１参照）は、データパス
設計の算術的／論理的機能を提供するものである。それ
ら要素は、それらより上位のレジスタ及び制御論理から
のデータ、例えば「carry in」を受容する。出力データ
は、その要素の下位で供給され、他のレジスタ、バスド
ライバ、他の機能要素、又はそれらを組み合わせたもの
を駆動することができる。内蔵レジスタを有する加算器
を除き、これらの要素でバスB1又はバスB2を用いるもの
はなく、単にそれらのバスをその下位の要素まで拡張す
る。これら各要素に関する更に別の情報を以下に示す
（図１０及び図１１参照）。

【００５５】１．compl8 (complementer (8bit)) 信号complinが高レベルの際、上位からの８ビットデー
タ入力の補数がとられて下位の要素へ送られる。また信
号complinが低レベルの際には、上位からのデータがそ
のまま下位の要素へ送られる（図１０(a)参照）。

【００５６】２．incr8 (incrementer (8bit)) 信号cin0が上位からの８ビットデータ入力に加算され、
その８ビットの合計が下位の要素へ送られる。信号cout
7は最上位ビットからの結果的な桁上げである（図１０
(b)参照）。

【００５７】３．decr8 (decrementer (8bit)) 上位からの８ビットデータ入力から信号bin0が減算さ
れ、その８ビットの結果が下位の要素へ送られる。信号
bout7は最上位ビットからの結果的な借りである（図１
０(c)参照）。

【００５８】４．addr8 (adder (8-bit)) この加算器は、２つの８ビットデータバイト及び信号ci
nを加算する。オペランドバイトの内の１つはその加算
器の上位要素から到来し、その他はこの加算器の内蔵レ
ジスタ（累算器）から到来する。この累算器は、バスB1
からロードを行うことができるものである。この累算器
の内容は、タイプ2PのバスB2上に読み出すことができ
る。８ビットの合計は、この加算器の下位要素へ供給さ
れる。信号coutは、最上位ビットからの結果的な桁上げ
である（図１０(d)参照）。

【００５９】５．rshft8 (right-shift (8-bit)) この要素は、その上位要素から受信したデータを１ビッ
トだけ右にシフトさせる。上位から入力されたデータの
最下位ビット（ビット０）が信号shftoutで利用可能と
なり、信号shftinが、このシフタにより出力されるデー
タの最上位ビット（ビット７）となる（図１１(a)参
照）。

【００６０】６．lshft8 (left-shift (8-bit)) この要素は、その上位要素から受信したデータを１ビッ
トだけ左にシフトさせる。上位から入力されたデータの
最上位ビット（ビット７）が信号shftoutで利用可能と
なり、信号shftinが、このシフタにより出力されるデー
タの最下位ビット（ビット０）となる（図１１(b)参
照）。

【００６１】７．rlshft8 (right・left-shift (8-bi
t)) 信号rnlshftが高レベルの際、この要素は右シフタとし
て機能し、その上位から入力されたデータの最下位ビッ
ト（ビット０）が信号shftoutで利用可能となり、信号s
hftinが、このシフタにより出力されるデータの最上位
ビット（ビット７）となる。また信号rnlshftが低レベ
ルの際には、この要素は左シフタとして機能し、その上
位から入力されたデータの最上位ビット（ビット７）が
信号shftoutで利用可能となり、信号shftinが、このシ
フタにより出力されるデータの最下位ビット（ビット
０）となる（図１１(c)参照）。

【００６２】制御論理−データビット要素 グラフィック機能要素ライブラリには、図１２に示す２
つの特殊なグラフィック要素が含まれ、それらは、制御
論理がデータパス中の１つ以上のデータビットラインを
直接に駆動／受容することを可能にする。

【００６３】１．ctdptfr8 (control to datapath tra
nsfer (8-bit)) これは、８ビットホールドセルであり、即ち、８つの単
一ビットセルを内部に配置することを可能にする骨組セ
ルである。それらの単一ビットセルは、２タイプのもの
とすることができ、即ち、Ctlsel（selects the contro
l logic inputto drive the corresponding data bit l
ine(対応するデータビットラインを駆動するために制御
論理入力を選択する)）及びDpsel（selects the datapa
th input to drive the corresponding data bit line
(対応するデータビットラインを駆動するためにデータ
パス入力を選択する)）（図１２(a)参照）。

【００６４】２．rtc8 (register to control logic
(8-bit)) この要素は、制御論理で使用するためにデータパス内か
ら８つのデータビットを取り出す（図１２(b)参照）。

【００６５】スペーサ及びエクステンダ グラフィック機能要素ライブラリ中に含まれるスペーサ
及びエクステンダグラフィック要素（図１３参照）は、
その内部には論理を有していない。それらは、バスB1及
び／又はバスB2とレジスタバスとを選択的に拡張するた
めに純粋に相互接続を行うものからなる。それら要素の
全ては、信号clkbuff及びnclkを拡張するものである。

【００６６】１．b1b2rxt8 (bus1, bus2, and registe
r bus extender (8-bit)) バスB1、バスB2、及びレジスタバスのエクステンダ（８
ビット）（図１３（ａ）参照）。

【００６７】２．ｂ１ｘｔ８ (bus1 extender (8-bi
t)) バスB1のエクステンダ（８ビット）（図１３(b)参
照）。

【００６８】３．b2xt8 (bus2 extender (8-bit)) バスB2のエクステンダ（８ビット）（図１３(c)参
照）。

【００６９】４．rxt8 (register bus extender (8-bi
t)) レジスタバスのエクステンダ（８ビット）（図１３(d)
参照）。

【００７０】５．b1b2xt8 (bus1 and bus2 extender
(8-bit)) バスB1及びバスB2のエクステンダ（８ビット）（図１３
(e)参照）。

【００７１】６．b1rxt8 (bus1 and register bus ext
ender (8-bit)) バスB1及びレジスタバスのエクステンダ（８ビット）
（図１３(f)参照）。

【００７２】７．rb2xt8 (bus2 and register bus ext
ender (8-bit)) バスB2及びレジスタバスのエクステンダ（８ビット）
（図１３(g)参照）。

【００７３】８．spacext (spacer, no busses extend
ed (8-bit)) スペーサ、バスの拡張なし（８ビット）（図１３(h)参
照）。

【００７４】グラフィック要素ライブラリ中の残りの２
つの要素（図１３(i),(j)参照）は、記号のみを有し、
対応するレイアウトを有さないものであり、それ故、特
殊なものである。それらは、異なる図式ページにわたり
バスB1,B2の相互接続性を提供するだけのものである。

【００７５】９．xtbuscon8 (extender/connector for
bus B1 (8-bit))バス B1用のエクステンダ／コネクタ（８ビット） 10．xtbus2con8 (extender/connector for bus B2 (8-
bit)) バスB2用のエクステンダ／コネクタ（８ビット） 上述のように、図２に示すようなデータパス図式は、グ
ラフィック機能要素ライブラリからの８ビットグラフィ
ック要素を互いの上にスタックすることにより生成され
る。一般には、信号が要素1（例えばレジスタb2tr8）か
ら要素2（例えばバスドライバrtb28）へ行かなければな
らない場合には、要素1（レジスタ）のグラフィック記
号が要素2（バスドライバ）の記号の上にスタックされ
る。バスは、スタック中のあらゆる要素により駆動可能
であり、スペーサ／エクステンダを除く全ての要素を介
して拡張可能である。左側のバス、即ちバスB1は、常に
タイプ1Sまたはタイプ1Pであり、また右側のバス、即ち
バスB2は、常にタイプ2Sまたはタイプ2Pである。このグ
ラフィック要素のスタック構成は、レイアウト上に全く
同一状態でコピーされ、それは、以下で詳述するよう
に、予め割り当てられた要素を接合することにより自動
的に生成される。

【００７６】データパス図式は、８ビット要素記号を図
式テンプレート中に配置することにより生成される。制
御論理、クロック信号、及びあらゆるバスコネクタに対
するインターフェイスの接続は、適当なピンに接続さ
れ、次いでラベル付けされる。次いで完成した図式が抽
出されて、適当な製造プロセスが選択される。

【００７７】論理及びタイミングの妥当性を確保するた
め、１組のデータパス規則が満たされなければならな
い。それらは、データパス要素に関する電気的規則及び
相互接続性規則を含むものであり、電気的及び論理的妥
当性を保証するものである。

【００７８】本開示のデータパス方法を用いた回路ブロ
ック設計は、本出願人の同時係属米国特許出願第546,37
6号（R.Tamanachi等による1990年6月28日出願のもの）
である「STRUCTURED LOGIC DESIGN METHOD USING FIGUR
ES OF MERIT AND A FLOWCHART METHODOLOGY」に開示さ
れている制御論理フローチャート方法をも用いる設計に
極めて良く適している（しかし、これに限られたもので
はない。なお、本発明に関する更なる技術背景情報を提
供するために、それら開示内容を上記引用をもって本明
細書に包含させたものとし、その詳細な説明は省略す
る）。これは、上記引用の米国特許出願に開示のフロー
チャート制御論理設計方法が、本開示のデータパス設計
方法に用いられる信号タイプと同じ信号タイプを用いて
いるからである。したがって、制御論理設計にフローチ
ャート方法を用いることにより、デーパス設計との信号
タイプの互換性が確実化し、完全な回路ブロックの分析
にタイミング確認ツールを容易に使用することが可能と
なる。しかし、本開示のデータパス方法は、フローチャ
ート式制御論理ブロックとの使用に限定されるものでは
ない。そのデータパス方法は、その相互接続性及びタイ
ミングに関する適当な知識をもってあらゆる回路ブロッ
クで使用可能である。

【００７９】電気的規則 データパス要素間の互換性、及び関連する制御論理との
互換性を確保するために、幾つかの簡単な電気的規則に
従わなければならない。それらの規則は、上記引用のフ
ローチャート方法に関する出願で開示されているFOM技
法に基づくものであり、図３に示した６タイプに信号を
分類するものである。異なる信号タイプ間での必要とさ
れる互換性を以下に示す。

【００８０】１．信号タイプ1P,2Pは、事前充電バスに
のみ使用される。信号1Pは、信号clkbuffが高レベルの
際に評価され、信号clkbuffが低レベルの際に事前充電
される。また信号2Pは、信号clkbuffが低レベルの際に
評価され、信号clkbuffが高レベルの際に事前充電され
る。

【００８１】２．信号タイプ1Q,2Qは、データ移動のタ
イミング管理を行うためのストローブとしてのみ使用さ
れる。

【００８２】３．ストローブ1Qは、信号clkbuffで信号1
Sのゲート処理を行うことにより生成される。

【００８３】４．ストローブ2Qは、信号nclkで信号2Sの
ゲート処理を行うことにより生成される。

【００８４】５．信号タイプ1S,2Sは、汎用的なもので
あり、スタティックデータバス、レジスタバス、及び全
てのデータパス制御論理信号に使用可能なものである。

【００８５】６．信号1Pは、使用前にストローブ1Qによ
りレジスタ中にラッチされなければならない。そのレジ
スタの出力が次いでタイプ2Sとなり、即ち、信号clkbuf
fが低レベルの間安定化する。

【００８６】７．信号2Pは、使用前にストローブ2Qによ
りレジスタ中にラッチされなければならない。そのレジ
スタの出力が次いでタイプ1Sとなり、即ち、信号clkbuf
fが高レベルの間安定化する。

【００８７】８．信号1Sは、他のレジスタ又はバス1Pへ
の転送のためにストローブ1Qによりストローブされなけ
ればならない。次いでレジスタ出力がタイプ2Sとなる。

【００８８】９．信号2Sは、他のレジスタ又はバス2Pへ
の転送のためにストローブ2Qによりストローブされなけ
ればならない。次いでレジスタ出力がタイプ1Sとなる。

【００８９】10．事前充電バスについての入力及び出力
の合計が７より小さい際、そのバスにコンデンサ要素が
接続されなければならない。これは、レジスタ入力を上
書きするのに十分なバス容量の存在を確実にするためで
ある。

【００９０】データパス要素の相互接続規則は、上記の
電気的規則及び負荷考察に基づくものである。

【００９１】バス規則 １．バスは、スタティックバス1S/2S又は事前充電バス1
P/2Pの何れかである。

【００９２】２．バスへの全データ転送は、互いに排他
的なものである。

【００９３】３．バスからの全データ転送は、互いに排
他的なものである。

【００９４】４．バスからのデータ転送は、レジスタに
対するもののみ可能である。

【００９５】５．バスドライバ又は事前充電要素のみ
が、バスを駆動することができる。

【００９６】バスドライバ規則 １．スタティックバスドライバは、データ転送のタイミ
ング管理を行うためにストローブを有することはない。

【００９７】２．事前充電バスドライバは、データ転送
のタイミング管理を行うためにストローブを有する。

【００９８】３．バスドライバは、レジスタ、又は機能
要素、又はグラフィック要素ctdptfr8(control to data
path transfer (8-bit))からデータを得る。

【００９９】例外：グラフィック要素b1zero8,b2zero8,
b1b2zero8は、上述の要素からデータを受信することは
ない。これらのバスドライバは、制御論理によりイネー
ブルにされた際にバスをゼロにプルダウンするものであ
り、したがって、データバス転送を行うための制御論理
を達成するものである。

【０１００】レジスタ規則 １．全レジスタは、入力データをロードするためにスト
ローブを有する。データソースは、バス、又は他のレジ
スタ、又は機能リソース、又はグラフィック要素ctdptf
r8となることができる。

【０１０１】２．レジスタは、バスドライバ、他のレジ
スタ、機能要素、又はグラフィック要素rtc8(register
to control logic (8-bit))を駆動することができる。

【０１０２】３．レジスタは、前記２．に記載の要素の
あらゆる組合わせ（記号の相互接続により可能となるも
の）を駆動することができる。

【０１０３】規則３．は、異なる要素の記号が、イリー
ガル（違法な）接続、例えば２つの機能要素へのレジス
タの接続等を防止することを意味する。これは、レジス
タバスが機能要素を介して及びレジスタ自体を介して延
びることがないからである（以下で述べるように、他の
要素とのレジスタの何らかの相互接続を除外し得る別の
規則が存在する）。

【０１０４】４．レジスタとの間での読み出し及び書き
込みは、逆位相で行われなければならない。

【０１０５】例外：レジスタとの間での読み出し／書き
込みが、同一バスからのものであって互いに排他的であ
る場合には、その読み出し／書き込みを同位相で行うこ
とができる。これは、共通バスからの読み出し及び書き
込みが互いに排他的である場合には、任意のバスからの
入力を有するレジスタは、同じバスを駆動することがで
きることを示唆している。

【０１０６】５．２つの入力ソースを有するレジスタ
は、その両者が同様のタイプのものでなければならず、
即ち、タイプ1Sとタイプ1S/1P、又は、タイプ2Sとタイ
プ2S/2Pとならなければならない。

【０１０７】例外１：レジスタは、２つの異なるタイプ
の入力ソースを有することができる。これは、その両者
がバスであり、前記レジスタの出力がそれら２つのバス
の一方のみ又は両方を駆動する場合である。この場合
も、バスからの読み出し／書き込みは、互いに排他的で
なければならない。

【０１０８】例外２：レジスタは、２つの異なるタイプ
の入力ソースを有することができる。これは、その一方
がバスであり、前記レジスタの出力がそのバスのみを駆
動する場合である。この場合も、バスからの読み出し／
書き込みは、互いに排他的でなければならない。

【０１０９】機能要素規則 １．機能要素へのデータ入力は、スタティックなもので
あり、レジスタ、他の機能要素、又は制御論理から到来
可能なものである。

【０１１０】２．機能要素は、完全な組み合わせである
（内蔵レジスタを有する加算器を除く）。このため、信
号入力及び出力は同一タイプのものである。

【０１１１】３．機能要素は、１つのバスのみを駆動す
ることができる。機能要素への制御入力は、それが駆動
するバスと一致していなければならず、即ち、バスB1を
駆動する場合には制御入力は1Sでなければならず、バス
B2を駆動する場合には制御入力は2Sでなければならな
い。

【０１１２】４．機能要素へのデータ入力が常に1S（又
は常に2S）である場合には、その機能要素は、バスB1
（又はバスB2）、又はレジスタ、又は別の機能要素、又
はグラフィック要素ctdptfr8 (control to datapath tr
ansfer (8-bit))を、記号の相互接続により許容される
あらゆる組み合わせで駆動することができる。

【０１１３】例外：機能要素へのデータ入力が常に1S
（又は常に2S）である場合、その機能要素は、その機能
要素を駆動するレジスタがバスB2（又はバスB1）からの
入力のみを有する場合に限り、バスB2（又はバスB1）の
みを駆動することができる。共通バス上でのレジスタへ
の書き込み及び機能要素からの読み出しは、互いに排他
的でなければならない。

【０１１４】５．機能要素へのデータ入力が、或る時間
で1Sとなり、それ以外の時間で2Sとなり得る場合には、
その機能要素は、１つのバスのみを駆動することがで
き、その他の要素を駆動することはできない。

【０１１５】ａ．機能要素を駆動するレジスタが、バス
B1及びバスB2からの入力を有する場合、その機能要素
は、バスB1及びバスB2の何れをも（但し、一方のみ）駆
動することができる。共通バス上でのレジスタへの書き
込み及び機能要素からの読み出しは、互いに排他的でな
ければならない。

【０１１６】ｂ．機能要素を駆動するレジスタが、バス
B1（又はバスB2）及びレジスタバスからの入力を有する
場合には、その機能要素は、バスB1（又はバスB2）のみ
を駆動することができる。共通バス上でのレジスタへの
書き込み及び機能要素からの読み出しは、互いに排他的
でなければならない。

【０１１７】制御論理−データパスインターフェイス規
則 １．制御論理とデータパスとの間の全てのインターフェ
イス信号は、タイプ1S又は2Sでなければならない。

【０１１８】２．制御論理からデータパスへのインター
フェイス信号は、以下のものに接続されなければならな
い。

【０１１９】ｃ．レジスタのストローブセル又はバスド
ライバ要素上のイネーブル入力。

【０１２０】ｄ．バッファセルの制御入力。例えば、加
算器のcin、左シフタのlshftin等。

【０１２１】ｅ．要素ctdptfr8を介したレジスタバス。

【０１２２】３．データパスから制御論理へのインター
フェイス信号は、以下のものから生成されなければなら
ない。

【０１２３】ａ．バッファセルの制御出力。例えば加算
器のcout、左シフタのlshftout等。

【０１２４】ｂ．要素rtc8を介したレジスタバス。

【０１２５】４．データバス1P/1S,2P/2Sは、制御論理
に接続することはできない。

【０１２６】ブロックレベルタイミング確認(BLTV)は、
「スーパーブロック」内の全ての制御論理及びデータパ
スブロックについて包括的に行われる（「スーパーブロ
ック」とは、データパス及び制御論理フローチャート要
素の組み合わせを含む回路ブロック、例えばタイマ、UA
RT等である）。タイミング確認器は、全ての信号パスに
ついての遅延をチェックする。その遅延は、ユーザ指定
された製造プロセスのために計算され、次いで、ユーザ
により指定された動作周波数を満たすよう評価される。
タイミング要件を満たさない信号は、フラグが立てられ
てスピードアップされる必要がある。通常、制御論理内
の信号パスは、データパス要素遅延が一定であるので、
スピードアップされる。まれに、信号が十分にスピード
アップできない場合に、データパス及び制御論理のアー
キテクチャの変更が必要になることがある。制御論理及
びデータパスのレイアウトは自動的に行われるものであ
るので、時間は、新しいアーキテクチャの規定にのみ費
やされ、物理的な設計には費やされない。

【０１２７】BLTV手順を図１４に示す。

【０１２８】制約条件ファイル 制約条件ファイルは、制御論理及びデータパスの各ブロ
ックがBLTV手順を実行するために必要なものである。制
御論理用の制約条件ファイルは、制御論理の合成中に自
動的に生成される。データパス用の制約条件ファイル
は、人手を介して生成されなければならない。

【０１２９】以下の表１に示すように、１ブロックにつ
いての制約条件ファイルは、各入出力信号、その信号の
タイプ、その信号のタイミング要件、及びそのブロック
内の信号のロードを列挙したものである。このファイル
中の各フィールドの簡単な説明を以下に示す。

【０１３０】１．信号分類 信号のタイミング分類／タイプ。1S,2S,clock等。

【０１３１】２．信号タイプ 入力、出力、又は、入力／出力。

【０１３２】３．有効幅 ポートを駆動するデバイスのNチャネル有効幅（出力の
み）。

【０１３３】４．Cport ポート（ピン）に向かってみた静電容量。

【０１３４】５．許容時間（制御論理のみ） これは、入力到着時間及び出力遅延時間に関する初期推
定値である。

【０１３５】ａ．入力の場合、その許容時間は、それを
生成するブロック及び経路指定遅延により規定される。

【０１３６】ｂ．出力の場合、その許容時間は、その信
号を受信するブロックの要件及び経路指定遅延により規
定される。

【０１３７】タイプ1Sの入力及び出力の場合、許容時間
は、クロックのダウンエッジに関連する。タイプ2Sの入
力及び出力の場合、許容時間は、クロックのアップエッ
ジに関連する。表１は、ブロックctrl16の場合に、タイ
プ2Sの入力信号S4loutが、安定になるために最大25ns
（クロックのダウンエッジ後）の時間が許容されている
ことを示している。同表はまた、タイプ2Sの出力信号b2
tosが、Ｗ_n=4.5uのドライバにより駆動され、また安定
になるために32ns（クロックのアップエッジ後）の時間
が許容されていることを示している。

【０１３８】６．実際時間 ａ．入力の場合、ブロック内でこの信号に必要な実際の
最大セットアップ時間である。

【０１３９】ｂ．出力の場合、ブロック内でこの信号に
より見られる実際の最大伝搬遅延である。

【０１４０】注）入力の場合……実際時間＞許容時間 出力の場合……実際時間＜許容時間 ７．Cout このポートが駆動すると期待される静電容量。この値
は、新しいブロック用の出力ドライバのサイズ設定を行
うため、又は、既存のブロックについてのロードを確認
するために利用される（出力のみ）。

【０１４１】８．最大ステージ ラッチされる前にこのブロック内で信号が経験する反転
の数。この値は、サイズ設定プロセスにおけるブロック
よってのみ必要とされる（入力及び出力）。

【０１４２】９．ミーリー(mealy) これは、信号がミーリー信号であるか否か（Yes又はN
o）を指定するものである。入力が論理のみを介して出
力を駆動し、ラッチを行わない場合に、その入力はミー
リーとして指定される。

【０１４３】注）ミーリー信号の場合、許容時間及び実
際時間は、ブロックを介した最大伝搬時間となり、ラッ
チに対するものではない。

【０１４４】10．リセット値 ブロックがリセット状態にある間にこの信号がとること
になる２進値である。

【０１４５】11．＋／− これは、信号が正論理（高レベルで能動）であるか負論
理（低レベルで能動）であるかを指定するものである。

【０１４６】上記フィールドに加え、各信号毎に、完全
なブロック用の３つの大域フィールドが存在し、それら
を以下に示す。

【０１４７】１．max node delay このブロック内の全ゲートについてのアップ又はダウン
時間の最大傾き。

【０１４８】２．max frequency これらのタイミング特性が仮定している最大周波数。

【０１４９】３．process 上記タイミング特性が基づくプロセス

【０１５０】

【表１】

【０１５１】表１に示した制約条件ファイルは、ブロッ
クctrl16に関するものである。最初の信号名称はs4lout
である。これは、そのブロックへのタイプ1Sの入力信号
である。ポート容量（ブロックctrl16内の信号について
の容量負荷）は、0.601pfである。その信号は、安定に
なるために信号clkbuffのダウンエッジ（タイプ1S）の
後に25nsが許容される。BLTVは、その信号が実際には、
安定になるために信号clkbuffのアップエッジの後に28.
153nsまでとり得ることを発見している。ブロック内で
は、ラッチへの入力となるのに先立ち、最長の信号伝搬
パス中に５つのゲートが存在する。この信号はミーリー
入力ではない。この信号は正論理タイプのものである。
実際時間の欄は、この信号が信号clkbuffのアップエッ
ジの前に28.153nsを呈することをBLTVが発見したことを
示している。

【０１５２】ブロックctrl16中の全信号に関する最大ア
ップ／ダウン時間は4nsである。これは、ゲートでかつ
て最も遅かったのが4nsである（ゲートでかつて最も速
かったのはcs150についての2nsである）ことを意味して
いる。ブロックの最大動作周波数は12.5MHzであり、こ
れにより「クロック位相=40ns」となる。

【０１５３】報告ファイル BLTVの実行結果は、２つのファイル、即ち、blrv.rpt及
びbltv lng.rptで報告される。縮小された報告ファイル
を以下の表２に示す。同表は、失敗したx3cout15〜x2su
b、及び、通過したx6cout〜x3s2routを示している。

【０１５４】

【表２】

【０１５５】以下の表３は、BLTV手順により生成された
長い報告用のフォーマットを示すものである。この長い
報告は、ブロックmultdivaに関するものであり、同ブロ
ックは、（部分）ブロックctrl16,dpath,interface,loo
p8,mIsc等を有している。報告された最初のネット即ち
信号は、x3s4loutである。この信号は、伝搬遅延タイミ
ング要件を5.81nsだけ満たさなかったものである。その
信号は、s4loutと称する２つのポート（ピン）に接続さ
れている。これらの２つのポートは、ブロックdpath,ct
rl16にある。BLTVアルゴリズムは、その信号が（部分）
ブロックdpathから（部分）ブロックctrl16へ進む際に8
5ffという経路指定容量を概算した。その信号は（双方
の（部分）ブロックにおいて）タイプ1Sのものである。
その信号は、ブロックdpath中の4.5uというドライバサ
イズ（Nチャネルのサイズ）で駆動される。60ffという
全負荷は、この信号について、論理設計者により、ブロ
ックdpath用の制約条件ファイル中に当初に指定された
ものである。601ffという負荷は、論理設計者により、
ブロックctrl16用の制約条件ファイル中に指定されたも
のである（ブロックctrl16用の制約条件ファイルを参
照）。

【０１５６】

【表３】

【０１５７】遅延計算は、以下のようにして行われる。

【０１５８】１．Ｔ_output＝ＰＣ*Ｃ_port*Ｗ_n/Ｌ_n ここで、Ｃ_port,Ｗ_n（有効幅）は、dpathの制約条件フ
ァイルから得られる。

【０１５９】２．Ｔ_rout＝ＰＣ*Ｃ_rout*Ｗ_n/Ｌ_n ここで、Ｃ_routは、fanoutに基づきBLTVにより85ffと概
算される。

【０１６０】３．Ｔ_input＝ＰＣ*Ｃ_port*Ｗ_n/Ｌ_n ここで、Ｃ_portは、ctrl16の制約条件ファイルから得ら
れる。

【０１６１】次いで、総パス遅延が、 Ｔ_path＝Ｔ_output＋Ｔ_rout＋Ｔ_input により計算される。この遅延は、１クロック位相（この
場合は40ns）より小さくなければならない。

【０１６２】上述のように、データパス制約条件ファイ
ルは、マニュアル的に生成される。表１に示したファイ
ルの空欄のテンプレートが使用され、以下に示す表４を
用いて適当なフィールドが満たされる。この表４は、各
入出力信号で現れる８ビットグラフィック機能要素及び
容量(cs150)を全て列挙したものである。出力信号はま
た、ドライバサイズのリストも有する。表４における各
項目のフォーマットは、Ｃ_port/Ｗ_n、又は単にＣ_portで
あり、例えば、rtc8は、nybuff0〜nybuff7の列に項目55
/3を有する。これは、全ての信号nybuff0,nybuff1,……
nybuff7に関しその信号についての要素（Ｃ_port）内の
総容量が55ffである、ということを意味している。ま
た、出力ドライバのNチャネル幅は3uである（cs150）。
入力である信号に関しては、Ｃ_portのみが列挙されてい
る。表４により、ユーザは、制約条件ファイル中の名
称、信号タイプ、有効幅、及びＣ_portの各列を全て満た
すことが可能となる。信号分類の列は、データパス図式
を参照することにより満たされる。常に一定の信号タイ
プの信号、例えばen1sは、その記号についてタイプ1Sと
して列挙される。信号タイプ1S,2Sの何れをも取り得る
信号、例えばcinは、特定の設計自体を参照することに
より満たされる。

【０１６３】

【表４】

【０１６４】実際時間の列は以下に示す表５から得られ
る。制約条件ファイル中のフィールドmax frequency
は、BLTV手順の実行時にこれら時間を実際時間に更新す
る。

【０１６５】データパスのレイアウトは図式から自動的
に生成される。データパスの標準的な要素図式と標準的
なレイアウトセルとの間には一対一の対応が存在する。
次いで、図式を参照し、図式の記号と同じ順序でレイア
ウトセルをスタックすることにより、データパスレイア
ウトが生成される。

【０１６６】標準的なデータパスセルライブラリが存在
するが、別のカスタムセルを生成することが可能であ
る。データパスセルライブラリには２つのタイプのセ
ル、即ち、単一ビットデータセルとストローブ／バッフ
ァセルとが含まれる。セルの文字タイプは、nビット要
素を生成するように共に物理的に配列される。次いでそ
のnビット要素は、図１５に示すように、データパスブ
ロックを生成するよう物理的に配置される。

【０１６７】データパス図式より、ASCIIテキスト配列
がマニュアル的に生成される。表６及び表７は、各デー
タパスの単一ビットセル毎にコードを示すものである。
これらコードは、表８に示すASCIIファイルに入れられ
る。表８は、図１６に示すデータパスの一例についての
ASCIIテキストファイルを示すものである。その文字コ
ードは、データパス記号自体と同じ空間構成にあるもの
である。ストローブ／バッファセルは、別個の平面にお
いて底部で規定される。CadenceによるStructure Compi
lerプログラムは、ASCIIテキストファイルを参照して、
レイアウト配列を生成する。

【０１６８】最終ステップは、上記のレイアウトされた
データパスをブロック化することである。これは、バス
及び制御論理インターフェイス信号のためにレイアウト
上にピン（ポート）を規定することによりなされる。こ
れらピンは、次の一層高次のレベルにおける自動経路指
定で使用されるよう規定されなければならない。ピンの
規定後に、lvs及びdrcが実行されてブロック化が終了す
る。

【０１６９】

【表５】

【０１７０】

【表６】

【０１７１】

【表７】

【０１７２】

【表８】

【０１７３】上述の本発明の実施例に代わる様々な代替
例を本発明の実施に採用可能であることが理解されよ
う。特許請求の範囲の記載は、本発明の範囲を規定する
ものであり、請求項及びそれに等価なものの範囲内にあ
る方法は、本発明の範囲に包含されるものである、とい
うことが意図されている。

【０１７４】

【発明の効果】本発明は上述のように構成したので、効
率の良い装置レイアウトを生成する、規格化されたコン
ピュータ援用型の構造化データパス設計方法を提供する
ことができる。

【図面の簡単な説明】

【図１】本発明によるデータパス設計のシーケンスを示
すフローチャートである。

【図２】本発明の方法により設計されたデータパスを示
す概略図である。

【図３】本発明の方法により設計されたデータパスで利
用可能な６タイプの信号を示すタイミングチャートであ
る。

【図４】本発明の方法により設計されたデータパスで利
用可能な８ビットレジスタグラフィック機能要素を示す
概略図である（１／３）。

【図５】本発明の方法により設計されたデータパスで利
用可能な８ビットレジスタグラフィック機能要素を示す
概略図である（２／３）。

【図６】本発明の方法により設計されたデータパスで利
用可能な８ビットレジスタグラフィック機能要素を示す
概略図である（３／３）。

【図７】本発明の方法により設計されたデータパスで利
用可能なバスドライバグラフィック機能要素を示す概略
図である（１／２）。

【図８】本発明の方法により設計されたデータパスで利
用可能なバスドライバグラフィック機能要素を示す概略
図である（２／２）。

【図９】本発明の方法により設計されたデータパスで利
用可能な事前充電グラフィック機能要素を示す概略図で
ある。

【図１０】本発明の方法により設計されたデータパスで
利用可能なグラフィック機能要素を示す概略図である
（１／２）。

【図１１】本発明の方法により設計されたデータパスで
利用可能なグラフィック機能要素を示す概略図である
（２／２）。

【図１２】本発明の方法により設計されたデータパスで
利用可能な制御論理−データビットグラフィック機能要
素を示す概略図である。

【図１３】本発明の方法により設計されたデータパスで
利用可能なスペーサ、エクステンダ、及び特殊グラフィ
ック機能要素を示す概略図である。

【図１４】本発明による設計方法で利用可能なブロック
レベルタイミング確認(BLTV)手順を示すフローチャート
である。

【図１５】図１０のブロックレベルタイミング確認手順
のためのタイミング計算を示すブロック図である。

【図１６】８ビットデータパスのための単一ビットデー
タ及びストローブ／バッファセルの配列を示すブロック
図である。

Claims (3)

【特許請求の範囲】
1. 【請求項１】集積回路のデータパス設計の構造化方法で
   あって、この方法が、 複数の機能要素ファイルを含む機能要素ライブラリを規
   定し、その各機能要素ファイルが、対応する機能データ
   パス要素とその機能データパス要素を識別するグラフィ
   ック記号とを規定し、 複数のレイアウトファイルを含むレイアウトライブラリ
   を規定し、その各レイアウトファイルが、対応する集積
   回路レイアウトセルを規定し、前記機能要素ファイルと
   前記レイアウトファイルとの間に一対一の対応が存在
   し、 グラフィック記号の組み合わせを管理すべく１組のデー
   タパス規則を規定し、 選択されたグラフィック記号を組み合わせて特定のデー
   タパス図式を規定し、 その特定のデータパス図式が前記１組のデータパス規則
   に従うものであることを確認し、 選択されたグラフィック記号に対応するレイアウトファ
   イルを用いて前記特定のデータパス図式についての集積
   回路レイアウトを規定する、というステップを備えるこ
   とを特徴とする、集積回路のデータパス設計の構造化方
   法。
2. 【請求項２】集積回路の二相式データパス設計の構造化
   方法であって、この方法が、 複数のグラフィック回路図式要素を規定し、その各グラ
   フィック回路図式要素が、対応するデータパス回路要素
   を表し、そのデータパス回路要素が、第１の信号位相タ
   イプの第１の事前充電データバスと、第２の信号位相タ
   イプの第２の事前充電データバスと、前記第１又は第２
   の事前充電データバスに接続された機能回路要素とを含
   み、 複数のレイアウトファイルを規定し、その各レイアウト
   ファイルが、対応する集積回路レイアウトセルを決定
   し、前記グラフィック回路図式要素と前記集積回路レイ
   アウトセルとの間に一対一の対応が存在し、 データパス回路要素の組み合わせを管理すべく１組のデ
   ータパス規則を規定し、 選択されたデータパス回路要素を前記１組のデータパス
   規則に従って組み合わせ、 選択されたデータパス回路要素に対応するレイアウトフ
   ァイルを用いて前記特定のデータパス図式についての集
   積回路レイアウトを規定する、というステップを備える
   ことを特徴とする、集積回路の二相式データパス設計の
   構造化方法。
3. 【請求項３】中央処理装置と、グラフィック情報の格納
   用の記憶要素と、その記憶要素に格納されているグラフ
   ィック情報の決定に使用可能な入力装置と、その入力装
   置により決定されて前記中央処理装置により取り出され
   たグラフィック情報を表示するための表示装置とを備え
   たデータ処理装置を用いた、コンピュータにより実施さ
   れる、集積回路のデータパス設計方法であって、この方
   法が、 前記記憶要素にデータパスライブラリを格納し、そのデ
   ータパスライブラリが、複数のグラフィック機能要素を
   規定する複数のグラフィック要素ファイルを含み、 前記記憶要素にレイアウトライブラリを格納し、そのレ
   イアウトライブラリが、複数の集積回路レイアウトセル
   を規定する複数のレイアウトファイルを含み、その各レ
   イアウトファイルが、対応するグラフィック要素ファイ
   ルを有し、 前記記憶要素に１組のデータパス規則を格納し、 対応するグラフィック機能要素を表示装置上に構造化表
   示するために、選択されたデータパスグラフィックファ
   イルを前記記憶要素から逐次に取り出してデータパス図
   式を規定し、 そのデータパス図式を前記データパス規則と比較し、 そのデータパス図式が前記データパス規則に従っている
   場合にデータパス構造のタイミングを確認し、 そのデータパス図式のタイミングが確認された場合にレ
   イアウトライブラリを用いてデータパス構造のレイアウ
   トを生成する、というステップを備えることを特徴とす
   る、集積回路のデータパス設計方法。