JPH0764788A - マイクロコンピュータ - Google Patents
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- JPH0764788A JPH0764788A JP6009123A JP912394A JPH0764788A JP H0764788 A JPH0764788 A JP H0764788A JP 6009123 A JP6009123 A JP 6009123A JP 912394 A JP912394 A JP 912394A JP H0764788 A JPH0764788 A JP H0764788A
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- microcomputer
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
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- G06F9/322—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address
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- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
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Abstract
(57)【要約】
【目的】 マイクロコンピュータのＣＰＵにおいて、１
クロックの前半と後半とでレジスタの読み出し，書き込
みを実行することにより、１命令の実行を１クロック内
で完結させると共に、命令フェッチサイクルの直後に分
岐命令アドレスを出力できるようにして分岐命令をも１
サイクルで処理することにより、高速処理可能なＣＰＵ
を提供する。 【構成】 命令フェッチサイクルの後半で命令デコード
及びレジスタリードを同時に実施する回路を設けた。ま
た、条件判定検出回路の導入で命令実行の事前に分岐判
定信号をアクティブにすることで分岐命令実行の高速化
を図った。
クロックの前半と後半とでレジスタの読み出し，書き込
みを実行することにより、１命令の実行を１クロック内
で完結させると共に、命令フェッチサイクルの直後に分
岐命令アドレスを出力できるようにして分岐命令をも１
サイクルで処理することにより、高速処理可能なＣＰＵ
を提供する。 【構成】 命令フェッチサイクルの後半で命令デコード
及びレジスタリードを同時に実施する回路を設けた。ま
た、条件判定検出回路の導入で命令実行の事前に分岐判
定信号をアクティブにすることで分岐命令実行の高速化
を図った。
Description
【０００１】
【産業上の利用分野】本発明はマイクロコンピュータに
関し、特にそのCPU による命令の実行を高速化すると共
に、リセット及び割り込み等の処理に際しても高速動作
可能なマイクロコンピュータに関する。
関し、特にそのCPU による命令の実行を高速化すると共
に、リセット及び割り込み等の処理に際しても高速動作
可能なマイクロコンピュータに関する。
【０００２】
【従来の技術】図71は従来のマイクロコンピュータの基
本命令サイクル、即ち基本的な命令を実行する際のタイ
ミングの一例を説明するためのタイミングチャートであ
る。この従来例では入力クロックの周波数は40MHz 、換
言すれば25ns周期であり、それを更に二分周して相互の
位相をずらせた二つの基本クロックBCLK１，BCLK２を使
用している。マイクロコンピュータに接続されたメモリ
をアクセスする基本周期はこの基本クロック (マシンサ
イクル) の２周期である 100nsに相当する。従って、ア
ドレス信号Ａは 100nsの期間が基本的に１サイクルとし
て扱われている。図71の左半部に示されているリードサ
イクルでは、データ信号Ｄは１基本周期の後半の50nsで
有意になる。また、図71の右半部に示されているライト
サイクルでは、後半の75nsにおいてCPU からデータ信号
Ｄが出力されている。
本命令サイクル、即ち基本的な命令を実行する際のタイ
ミングの一例を説明するためのタイミングチャートであ
る。この従来例では入力クロックの周波数は40MHz 、換
言すれば25ns周期であり、それを更に二分周して相互の
位相をずらせた二つの基本クロックBCLK１，BCLK２を使
用している。マイクロコンピュータに接続されたメモリ
をアクセスする基本周期はこの基本クロック (マシンサ
イクル) の２周期である 100nsに相当する。従って、ア
ドレス信号Ａは 100nsの期間が基本的に１サイクルとし
て扱われている。図71の左半部に示されているリードサ
イクルでは、データ信号Ｄは１基本周期の後半の50nsで
有意になる。また、図71の右半部に示されているライト
サイクルでは、後半の75nsにおいてCPU からデータ信号
Ｄが出力されている。
【０００３】プログラムメモリの読み出しも基本的には
この図71に示されている例と同様の動作が一般に行なわ
れており、入力クロックを基準にすると４周期分の時間
(100ns) で命令フェッチが実行される。
この図71に示されている例と同様の動作が一般に行なわ
れており、入力クロックを基準にすると４周期分の時間
(100ns) で命令フェッチが実行される。
【０００４】図72では近年の多くのマイクロコンピュー
タに採用されているパイプライン処理の原理を説明する
ための模式図である。１マシンサイクルを基本として、
命令フェッチ(IF), 命令デコード(ID), 命令実行及び実
行アドレス演算(EX), メモリアクセス(MEM),ライトバッ
ク(WB)の各ステージでの処理が順に実行される。各サイ
クル毎に連続して命令デコードが実行され、これに引き
続いて各ステージではそれぞれ命令が並行して処理され
るので、全体としては５命令が同時並行的に処理される
ように見える。このようなパイプライン処理によって、
複雑な処理があたかも１命令１マシンサイクルで実行さ
れるようにみえる。
タに採用されているパイプライン処理の原理を説明する
ための模式図である。１マシンサイクルを基本として、
命令フェッチ(IF), 命令デコード(ID), 命令実行及び実
行アドレス演算(EX), メモリアクセス(MEM),ライトバッ
ク(WB)の各ステージでの処理が順に実行される。各サイ
クル毎に連続して命令デコードが実行され、これに引き
続いて各ステージではそれぞれ命令が並行して処理され
るので、全体としては５命令が同時並行的に処理される
ように見える。このようなパイプライン処理によって、
複雑な処理があたかも１命令１マシンサイクルで実行さ
れるようにみえる。
【０００５】図73は上述のようなパイプライン処理の留
意点を例示した模式図である。具体的には、図73に示さ
れているようなADD, SUB, AND, OR, XORの各命令からな
る命令列を実行する場合に必要となる機構を示してい
る。なお、図73において各命令の直後のＲはデスティネ
ーションレジスタを、更にその後の２個のＲはいずれも
オペランドを保持しているソースレジスタを示してい
る。
意点を例示した模式図である。具体的には、図73に示さ
れているようなADD, SUB, AND, OR, XORの各命令からな
る命令列を実行する場合に必要となる機構を示してい
る。なお、図73において各命令の直後のＲはデスティネ
ーションレジスタを、更にその後の２個のＲはいずれも
オペランドを保持しているソースレジスタを示してい
る。
【０００６】即ち、第１の命令である加算命令(ADD) は
レジスタR2の内容とレジスタR3の内容とを加算してその
結果をレジスタR1に格納 (ライトバック) するが、第２
乃至第４の各命令ではそのレジスタR1に格納されている
値を使用するため、それぞれの実行サイクルではレジス
タR1に第１の加算命令による加算結果が格納される以前
にそれを使用可能にするバイパス回路がCPU 内部で必要
となる。そして、第５の命令であるXOR 命令においてレ
ジスタR1に通常にライトバックされた値を初めて利用す
ることが可能になる。
レジスタR2の内容とレジスタR3の内容とを加算してその
結果をレジスタR1に格納 (ライトバック) するが、第２
乃至第４の各命令ではそのレジスタR1に格納されている
値を使用するため、それぞれの実行サイクルではレジス
タR1に第１の加算命令による加算結果が格納される以前
にそれを使用可能にするバイパス回路がCPU 内部で必要
となる。そして、第５の命令であるXOR 命令においてレ
ジスタR1に通常にライトバックされた値を初めて利用す
ることが可能になる。
【０００７】
【発明が解決しようとする課題】以上に説明したよう
に、従来のマイクロコンピュータでは１マシンサイクル
自体が複数のクロックで構成されており、命令の実行サ
イクルを実質的に長くする要因を作っている。これはボ
ードコンピュータ時代にボード設計上の幾つかの問題、
たとえば遅延時間, バスラインの断線等、に対応して信
頼性を高めるために施された手法である。
に、従来のマイクロコンピュータでは１マシンサイクル
自体が複数のクロックで構成されており、命令の実行サ
イクルを実質的に長くする要因を作っている。これはボ
ードコンピュータ時代にボード設計上の幾つかの問題、
たとえば遅延時間, バスラインの断線等、に対応して信
頼性を高めるために施された手法である。
【０００８】また、パイプライン処理は複雑な命令を高
速実行する上で非常に有効な設計手法であるが、上述の
例にも示されているように、いくつかの例外処理をこな
すためにそれぞれに対応した特別な回路を付加する必要
があるため、回路が複雑化する問題点があった。
速実行する上で非常に有効な設計手法であるが、上述の
例にも示されているように、いくつかの例外処理をこな
すためにそれぞれに対応した特別な回路を付加する必要
があるため、回路が複雑化する問題点があった。
【０００９】また、従来のマイクロコンピュータのCPU
は命令フェッチ, デコード, 実行の各処理に数サイクル
を要しており、これが実行速度を向上させる上で制約と
なっている。しかし、クロック周波数を高くするにして
も限界があるため、１サイクルの中で如何に多くの処理
を実行するかということを考える必要がある。
は命令フェッチ, デコード, 実行の各処理に数サイクル
を要しており、これが実行速度を向上させる上で制約と
なっている。しかし、クロック周波数を高くするにして
も限界があるため、１サイクルの中で如何に多くの処理
を実行するかということを考える必要がある。
【００１０】更に、高機能なマイクロコンピュータでは
現在はスーパースケーラ技術等のように、１サイクルで
複数の命令を実行して処理能力を上げる方法も採用され
ているが、コスト的に厳しいマイクロコントローラの分
野では単純な構成でチップコストを削減し、且つ、処理
スピードの高い製品の需要が大きい。特にモータコント
ロール等の応用分野で代表されるような数μ秒の応答速
度が要求されるリアルタイム制御分野では、複雑な高機
能命令を含むCISC構成よりもむしろシンプルで高速なCP
U が要求されている。
現在はスーパースケーラ技術等のように、１サイクルで
複数の命令を実行して処理能力を上げる方法も採用され
ているが、コスト的に厳しいマイクロコントローラの分
野では単純な構成でチップコストを削減し、且つ、処理
スピードの高い製品の需要が大きい。特にモータコント
ロール等の応用分野で代表されるような数μ秒の応答速
度が要求されるリアルタイム制御分野では、複雑な高機
能命令を含むCISC構成よりもむしろシンプルで高速なCP
U が要求されている。
【００１１】本発明はこのような問題点を解決するため
になされたものであり、処理自体を簡素化することによ
り、命令を入力クロックサイクル毎に実行できるマイク
ロコンピュータの提供を目的とする。
になされたものであり、処理自体を簡素化することによ
り、命令を入力クロックサイクル毎に実行できるマイク
ロコンピュータの提供を目的とする。
【００１２】
【課題を解決するための手段】請求項１の発明に係るマ
イクロコンピュータは、システムクロックの２サイクル
の間のハイレベル，ローレベル，ハイレベル，ローレベ
ルの４区間をそれぞれ期間T1, T2, T3, T4とすると、ま
ず期間T1においては、実行すべき命令のアドレスがメモ
リへ出力される。期間T2においては、その命令のコード
をメモリから読み出すと共に命令デコーダでデコード
し、デコード結果が指定するオペランドを保持するソー
スレジスタからデータをフェッチしてALU で演算を開始
する。期間T3においては、ALU による演算結果を指定さ
れたレジスタに格納すると共に次に実行すべき命令のア
ドレスが出力される。そして、期間T3が次の命令に対し
ては期間T1を意味する。従って、T4のタイミングは基本
的には使用されない。この方式では単純に考えれば、レ
ジスタのアクセスは、オペランドのソースレジスタから
の読み出しはクロックのローレベル区間で、演算結果の
デスティネーションレジスタへの書込みは次のハイレベ
ル区間でそれぞれ行なわれるため、各サイクル毎にデー
タの更新が可能になる。
イクロコンピュータは、システムクロックの２サイクル
の間のハイレベル，ローレベル，ハイレベル，ローレベ
ルの４区間をそれぞれ期間T1, T2, T3, T4とすると、ま
ず期間T1においては、実行すべき命令のアドレスがメモ
リへ出力される。期間T2においては、その命令のコード
をメモリから読み出すと共に命令デコーダでデコード
し、デコード結果が指定するオペランドを保持するソー
スレジスタからデータをフェッチしてALU で演算を開始
する。期間T3においては、ALU による演算結果を指定さ
れたレジスタに格納すると共に次に実行すべき命令のア
ドレスが出力される。そして、期間T3が次の命令に対し
ては期間T1を意味する。従って、T4のタイミングは基本
的には使用されない。この方式では単純に考えれば、レ
ジスタのアクセスは、オペランドのソースレジスタから
の読み出しはクロックのローレベル区間で、演算結果の
デスティネーションレジスタへの書込みは次のハイレベ
ル区間でそれぞれ行なわれるため、各サイクル毎にデー
タの更新が可能になる。
【００１３】ところで、期間T1はメモリビットラインの
プリチャージのために必要であり、期間T2において命令
コードあるいはデータの読み出し，書き込みが実行可能
である。このような本発明のマイクロコンピュータの命
令サイクルでは、各サイクル毎にメモリのアクセスが可
能になる。また、レジスタの読み出し，書き込みがクロ
ックのローレベル，ハイレベルの区間で実行されること
は、処理されたデータの一貫性を維持するために非常に
重要である。例えば、Ａレジスタの値を演算に使用して
その結果を一旦Ａレジスタに返した後に更にその値をＢ
レジスタに移動する場合、当然ではあるがＡレジスタの
値を使用する演算が完了するまではＢレジスタへのデー
タの移動はできない。従って、完全に時間を有効に使お
うとすれば、一サイクルの中でレジスタ値のロード, 演
算, 演算結果のストアの各処理を実行する必要がある。
プリチャージのために必要であり、期間T2において命令
コードあるいはデータの読み出し，書き込みが実行可能
である。このような本発明のマイクロコンピュータの命
令サイクルでは、各サイクル毎にメモリのアクセスが可
能になる。また、レジスタの読み出し，書き込みがクロ
ックのローレベル，ハイレベルの区間で実行されること
は、処理されたデータの一貫性を維持するために非常に
重要である。例えば、Ａレジスタの値を演算に使用して
その結果を一旦Ａレジスタに返した後に更にその値をＢ
レジスタに移動する場合、当然ではあるがＡレジスタの
値を使用する演算が完了するまではＢレジスタへのデー
タの移動はできない。従って、完全に時間を有効に使お
うとすれば、一サイクルの中でレジスタ値のロード, 演
算, 演算結果のストアの各処理を実行する必要がある。
【００１４】また、期間T2において既に命令コードのデ
コードが行なわれている必要があるため、デコーダには
マイクロシーケンスROM 等のようなプリチャージ期間が
必要な回路は不適当である。その理由は、プリチャージ
回路でデコードする場合はプリチャージ期間で既に入力
が安定している必要があるが、本発明のマイクロコンピ
ュータの場合は、プログラムメモリ領域からコードが読
み出される時点で既に期間T2に入っているため、そのま
までは必要な制御信号は期間T3になった後でなければ得
られないからである。特に、１サイクルで命令を実行し
ようとする場合、分岐命令の実行時には期間T3において
次の分岐先番地を出力する必要があるが、プリチャージ
回路を使用している限りはそのための制御信号の生成は
期間T3に入ってからでないと得られず、間に合わないこ
とになる。従って、期間T2において必要な制御信号を生
成するにはスタティックな回路によってコードをデコー
ドする必要がある。
コードが行なわれている必要があるため、デコーダには
マイクロシーケンスROM 等のようなプリチャージ期間が
必要な回路は不適当である。その理由は、プリチャージ
回路でデコードする場合はプリチャージ期間で既に入力
が安定している必要があるが、本発明のマイクロコンピ
ュータの場合は、プログラムメモリ領域からコードが読
み出される時点で既に期間T2に入っているため、そのま
までは必要な制御信号は期間T3になった後でなければ得
られないからである。特に、１サイクルで命令を実行し
ようとする場合、分岐命令の実行時には期間T3において
次の分岐先番地を出力する必要があるが、プリチャージ
回路を使用している限りはそのための制御信号の生成は
期間T3に入ってからでないと得られず、間に合わないこ
とになる。従って、期間T2において必要な制御信号を生
成するにはスタティックな回路によってコードをデコー
ドする必要がある。
【００１５】このようなタイミングを実現するために
は、 CPUの内部構成として以下のようなバス構造を採用
する必要がある。即ち、レジスタとALU との間の接続は
２ウェイ以上、具体的には読み出しラインと書き込みラ
インとの往復２本のバス構造を必要である。また、レジ
スタデータの演算と同時にオペレーションコードをフェ
ッチするため、メモリを各サイクル毎にアクセスするた
めには、プログラムカウンタを含むアドレス出力回路は
上述のレジスタバスとは独立したデータパスを備える必
要がある。
は、 CPUの内部構成として以下のようなバス構造を採用
する必要がある。即ち、レジスタとALU との間の接続は
２ウェイ以上、具体的には読み出しラインと書き込みラ
インとの往復２本のバス構造を必要である。また、レジ
スタデータの演算と同時にオペレーションコードをフェ
ッチするため、メモリを各サイクル毎にアクセスするた
めには、プログラムカウンタを含むアドレス出力回路は
上述のレジスタバスとは独立したデータパスを備える必
要がある。
【００１６】請求項２の発明に係るマイクロコンピュー
タは請求項１の構成に加えて、割り込み, リセット, 例
外処理等の実行に対処する構成を提案する。本発明のマ
イクロコンピュータではこれらの例外処理に対しても予
めオペレーションコードを割当てておき、それらの実行
要求が発生した場合には、プログラムメモリ領域からオ
ペコードラッチへの経路を遮断すると共に例外処理用の
コード発生手段から強制的にコードを供給する。例外処
理用のコードが供給された後は、通常の命令実行の場合
と同様に命令デコーダでデコードし、必要な制御信号を
生成する。
タは請求項１の構成に加えて、割り込み, リセット, 例
外処理等の実行に対処する構成を提案する。本発明のマ
イクロコンピュータではこれらの例外処理に対しても予
めオペレーションコードを割当てておき、それらの実行
要求が発生した場合には、プログラムメモリ領域からオ
ペコードラッチへの経路を遮断すると共に例外処理用の
コード発生手段から強制的にコードを供給する。例外処
理用のコードが供給された後は、通常の命令実行の場合
と同様に命令デコーダでデコードし、必要な制御信号を
生成する。
【００１７】請求項３の発明に係るマイクロコンピュー
タは請求項２の構成に加えて、リセット, 例外処理, 特
殊命令等の命令を、上述のハードウェア回路によって強
制的に命令コードを供給するのみならず、通常の命令と
同様にプログラムメモリ領域に予め格納しておき、この
プログラムメモリ領域からフェッチされた命令コードで
も等価に機能する回路を実現する。
タは請求項２の構成に加えて、リセット, 例外処理, 特
殊命令等の命令を、上述のハードウェア回路によって強
制的に命令コードを供給するのみならず、通常の命令と
同様にプログラムメモリ領域に予め格納しておき、この
プログラムメモリ領域からフェッチされた命令コードで
も等価に機能する回路を実現する。
【００１８】請求項４の発明に係るマイクロコンピュー
タは、上述のようにして得られた命令コードをデコード
して目的のタイミングにおいて目的の制御信号を生成す
るCPU を提供する。具体的には、命令サイクル数をカウ
ントするカウンタの値と命令コードラッチの出力とを組
み合わせて、スタティックな組み合わせ回路で多数の制
御信号を得るようにしている。このカウンタの構成方法
にはいくつかの手法が考えられるが、たとえば命令コー
ドをデコードした段階で実行サイクル数が設定されるダ
ウンカウタを使用するか、あるいはシフトレジスタを使
用して、オペコードラッチの値のデコード結果に応じて
シフトクロックの制御をするか、等が可能である。
タは、上述のようにして得られた命令コードをデコード
して目的のタイミングにおいて目的の制御信号を生成す
るCPU を提供する。具体的には、命令サイクル数をカウ
ントするカウンタの値と命令コードラッチの出力とを組
み合わせて、スタティックな組み合わせ回路で多数の制
御信号を得るようにしている。このカウンタの構成方法
にはいくつかの手法が考えられるが、たとえば命令コー
ドをデコードした段階で実行サイクル数が設定されるダ
ウンカウタを使用するか、あるいはシフトレジスタを使
用して、オペコードラッチの値のデコード結果に応じて
シフトクロックの制御をするか、等が可能である。
【００１９】以上は命令デコーダに関する発明である
が、以下は条件分岐命令に関する発明である。請求項５
の発明に係るマイクロコンピュータは、条件分岐命令の
実行のための構成に関し、予めソフトウェアにより指定
したレジスタの値とコンペアレジスタの値とをビット毎
に比較した後、マスクレジスタの値によって必要なビッ
トのみを取り出すことにより分岐条件が満足されるか否
かを示す信号出力が常にアクティブになるような条件判
定回路を備えている。
が、以下は条件分岐命令に関する発明である。請求項５
の発明に係るマイクロコンピュータは、条件分岐命令の
実行のための構成に関し、予めソフトウェアにより指定
したレジスタの値とコンペアレジスタの値とをビット毎
に比較した後、マスクレジスタの値によって必要なビッ
トのみを取り出すことにより分岐条件が満足されるか否
かを示す信号出力が常にアクティブになるような条件判
定回路を備えている。
【００２０】請求項６の発明に係るマイクロコンピュー
タは、請求項５の構成に加えて、条件判定回路によるレ
ジスタの指定を簡単な命令で実行し得るように構成され
ている。即ち、一命令で、比較の対象となるレジスタの
指定と、比較するビットの指定及びハイレベル／ローレ
ベルの区別とを行なえるようにする。このために必要な
判定レジスタの回路構成, マスクデータレジスタ, コン
ペアデータレジスタの回路構成, 及び命令実行のシーケ
ンスをも提供する。
タは、請求項５の構成に加えて、条件判定回路によるレ
ジスタの指定を簡単な命令で実行し得るように構成され
ている。即ち、一命令で、比較の対象となるレジスタの
指定と、比較するビットの指定及びハイレベル／ローレ
ベルの区別とを行なえるようにする。このために必要な
判定レジスタの回路構成, マスクデータレジスタ, コン
ペアデータレジスタの回路構成, 及び命令実行のシーケ
ンスをも提供する。
【００２１】請求項７の発明に係るマイクロコンピュー
タは、請求項５の条件判定回路のレジスタとして、各種
の周辺機能回路の制御レジスタ群, ALUの演算結果フラ
グ,割り込みの要求ビット群を割り付けた構成を採用し
た。即ち、タイマのオーバフロー、外部端子入力からの
割り込み、FIFOのステータスフラグ等、種々の状態を知
るためのステータスビットを割り付け、 ALUを介して演
算判定をすることなしに瞬時に状態判定が可能な構成を
実現できる。
タは、請求項５の条件判定回路のレジスタとして、各種
の周辺機能回路の制御レジスタ群, ALUの演算結果フラ
グ,割り込みの要求ビット群を割り付けた構成を採用し
た。即ち、タイマのオーバフロー、外部端子入力からの
割り込み、FIFOのステータスフラグ等、種々の状態を知
るためのステータスビットを割り付け、 ALUを介して演
算判定をすることなしに瞬時に状態判定が可能な構成を
実現できる。
【００２２】請求項８の発明に係るマイクロコンピュー
タは、請求項５の条件判定回路を具体化するに際して、
先に請求項１の発明で説明した基本命令タイミングに同
期させるための手段を備えている。
タは、請求項５の条件判定回路を具体化するに際して、
先に請求項１の発明で説明した基本命令タイミングに同
期させるための手段を備えている。
【００２３】請求項９の発明に係るマイクロコンピュー
タは、請求項５の条件判定回路を具体的化するに際し
て、命令のオペレーションコード中の１ビットの制御コ
ードを直接オペコードラッチから条件判定回路に入力す
ることにより、無条件分岐が実行されるように構成し
た。
タは、請求項５の条件判定回路を具体的化するに際し
て、命令のオペレーションコード中の１ビットの制御コ
ードを直接オペコードラッチから条件判定回路に入力す
ることにより、無条件分岐が実行されるように構成し
た。
【００２４】以下はALU の構成に関する発明である。請
求項１０の発明に係るマイクロコンピュータは、アキュ
ムレータを使用しないレジスタtoレジスタ演算を実行す
るための構成であり、２ウェイバス方式を採用するため
に一方の被演算数を保持すると共にＡＬＵに与えるテン
ポラリレジスタを備えている。
求項１０の発明に係るマイクロコンピュータは、アキュ
ムレータを使用しないレジスタtoレジスタ演算を実行す
るための構成であり、２ウェイバス方式を採用するため
に一方の被演算数を保持すると共にＡＬＵに与えるテン
ポラリレジスタを備えている。
【００２５】請求項１１の発明に係るマイクロコンピュ
ータは、請求項１０の構成に加えて、テンポラリレジス
タの制御を上位ｎビットと下位ｍビットとをそれぞれ異
なる制御信号で制御するとともに、テンポラリレジスタ
出力に代えてＡＬＵの上位ｎビットまたは下位ｍビット
に強制的に“０”を供給する制御回路と、テンポラリレ
ジスタの値を反転してＡＬＵに与える反転制御回路とを
備えている。こにより、 ADD, SUB, AND, OR命令等の２
変数演算も、またNOT, DEC, INC, Shift命令等の１変数
演算も一つのフルアダー回路をベースとして構成でき
る。但し、データ転送を行なうための MOV命令等の非演
算命令の実行は別の迂回経路を経由してALU をパススル
ーするように構成した。また、キャリィフラグの制御回
路を備えることにより、数本の制御信号で数値演算と論
理演算との双方が実現される。
ータは、請求項１０の構成に加えて、テンポラリレジス
タの制御を上位ｎビットと下位ｍビットとをそれぞれ異
なる制御信号で制御するとともに、テンポラリレジスタ
出力に代えてＡＬＵの上位ｎビットまたは下位ｍビット
に強制的に“０”を供給する制御回路と、テンポラリレ
ジスタの値を反転してＡＬＵに与える反転制御回路とを
備えている。こにより、 ADD, SUB, AND, OR命令等の２
変数演算も、またNOT, DEC, INC, Shift命令等の１変数
演算も一つのフルアダー回路をベースとして構成でき
る。但し、データ転送を行なうための MOV命令等の非演
算命令の実行は別の迂回経路を経由してALU をパススル
ーするように構成した。また、キャリィフラグの制御回
路を備えることにより、数本の制御信号で数値演算と論
理演算との双方が実現される。
【００２６】請求項１２の発明に係るマイクロコンピュ
ータは、請求項１１の構成に加えて、フルアダーの出力
側にシフタを配置して右シフト, 左シフトを行なった後
に出力する。このシフト回路を追加することにより、１
ビットシフトのみならず数ビットシフトも可能になる。
シフタの出力は演算結果を結果ラッチに一時的に格納し
た後にレジスタバスをドライブする。
ータは、請求項１１の構成に加えて、フルアダーの出力
側にシフタを配置して右シフト, 左シフトを行なった後
に出力する。このシフト回路を追加することにより、１
ビットシフトのみならず数ビットシフトも可能になる。
シフタの出力は演算結果を結果ラッチに一時的に格納し
た後にレジスタバスをドライブする。
【００２７】請求項１３の発明に係るマイクロコンピュ
ータは、請求項１０の構成に加えて、レジスタから読み
出された値をＡＬＵへの供給前段で保持するラッチ回路
を備え、演算の実行を期間T2及びT3の双方において行な
うようにした。レジスタからのデータの読み出しはレジ
スタパスの回路線容量が大きいために遅延時間があるの
で、このラッチで一旦データを保持することによって演
算のスピードマージンを稼ぐことが可能となる。
ータは、請求項１０の構成に加えて、レジスタから読み
出された値をＡＬＵへの供給前段で保持するラッチ回路
を備え、演算の実行を期間T2及びT3の双方において行な
うようにした。レジスタからのデータの読み出しはレジ
スタパスの回路線容量が大きいために遅延時間があるの
で、このラッチで一旦データを保持することによって演
算のスピードマージンを稼ぐことが可能となる。
【００２８】請求項１４の発明に係るマイクロコンピュ
ータは、命令セットに関する。本発明のマイクロコンピ
ュータが備える命令セットは、各命令コード中の固定さ
れた位置の６ビットで演算の種別を区別する。この内の
１ビットはバイト長演算と16ビットワード長演算とを区
別し、１ビットはシフト演算と非シフト演算とを区別す
る。残りの４ビットによって更に細分化された演算の種
別を指定する。
ータは、命令セットに関する。本発明のマイクロコンピ
ュータが備える命令セットは、各命令コード中の固定さ
れた位置の６ビットで演算の種別を区別する。この内の
１ビットはバイト長演算と16ビットワード長演算とを区
別し、１ビットはシフト演算と非シフト演算とを区別す
る。残りの４ビットによって更に細分化された演算の種
別を指定する。
【００２９】請求項１５の発明に係るマイクロコンピュ
ータは、命令コードを基本的に16ビットで構成し、63ワ
ードのレジスタを有するＡＬＵに対して各種操作を実施
する命令群とその命令コードとを提供する命令セットを
備える。16ビットのコードの中に演算の種別, 操作の種
別を示すコードの他に、ソースレジスタ及びデスティネ
ーションレジスタの指定、分岐命令の分岐先アドレスを
指定するディスプレースメント、８ビット長の即値等を
も含み、ほとんどの命令が１ワード命令で指定可能であ
る。また、各命令に対して主として４種類のタイミング
で制御信号を生成してＣＰＵの動作を成立させている。
ータは、命令コードを基本的に16ビットで構成し、63ワ
ードのレジスタを有するＡＬＵに対して各種操作を実施
する命令群とその命令コードとを提供する命令セットを
備える。16ビットのコードの中に演算の種別, 操作の種
別を示すコードの他に、ソースレジスタ及びデスティネ
ーションレジスタの指定、分岐命令の分岐先アドレスを
指定するディスプレースメント、８ビット長の即値等を
も含み、ほとんどの命令が１ワード命令で指定可能であ
る。また、各命令に対して主として４種類のタイミング
で制御信号を生成してＣＰＵの動作を成立させている。
【００３０】請求項１６の発明に係るマイクロコンピュ
ータは、ＣＰＵ内のレジスタ空間に直接機能レジスタを
配置している。即ち、タイマ, シリアルI/O, FIFO,リア
ルタイムI/O, A/D変換器等のデータの授受のみならず、
それらの制御ビット, ステータスビット, 割り込み要求
レジスタ等の通常のマイクロコントローラで使用される
種々の機能レジスタを直接割り付けてある。これによっ
て、これらの機能レジスタが他の CPU内レジスタと同様
に非常に迅速にアクセス可能となる。
ータは、ＣＰＵ内のレジスタ空間に直接機能レジスタを
配置している。即ち、タイマ, シリアルI/O, FIFO,リア
ルタイムI/O, A/D変換器等のデータの授受のみならず、
それらの制御ビット, ステータスビット, 割り込み要求
レジスタ等の通常のマイクロコントローラで使用される
種々の機能レジスタを直接割り付けてある。これによっ
て、これらの機能レジスタが他の CPU内レジスタと同様
に非常に迅速にアクセス可能となる。
【００３１】請求項１７の発明に係るマイクロコンピュ
ータは、上述の機能レジスタのICチップ上のレイアウト
設計及び論理設計の段階で、単純なデータラッチからワ
ンショットパルス生成の機能ラッチ等、いくつかの基本
的な要素機能レジスタを予め準備し、１ビット毎の機能
に応じてこれらのセルから必要なものを選択して組み合
わせる手法を提供する。特に、レイアウト設計上はこれ
らのセルを碁盤の目状に配置してチップレイアウトを実
現する。
ータは、上述の機能レジスタのICチップ上のレイアウト
設計及び論理設計の段階で、単純なデータラッチからワ
ンショットパルス生成の機能ラッチ等、いくつかの基本
的な要素機能レジスタを予め準備し、１ビット毎の機能
に応じてこれらのセルから必要なものを選択して組み合
わせる手法を提供する。特に、レイアウト設計上はこれ
らのセルを碁盤の目状に配置してチップレイアウトを実
現する。
【００３２】請求項１８の発明に係るマイクロコンピュ
ータは、 CPU内のレジスタ空間に高機能な演算ブロック
を付加することにより拡張性の高い CPUが実現される。
ータは、 CPU内のレジスタ空間に高機能な演算ブロック
を付加することにより拡張性の高い CPUが実現される。
【００３３】請求項１９の発明に係るマイクロコンピュ
ータは、請求項１の構成の期間T2において実行されるべ
き処理を更に分解して、期間T2において命令コードフェ
ッチと一部の命令のデコードを、期間T3においてオペラ
ンドのレジスタからのロード及び演算を実行し、期間T4
においてデスティネーションレジスタへの演算結果の格
納を行なうように構成した。
ータは、請求項１の構成の期間T2において実行されるべ
き処理を更に分解して、期間T2において命令コードフェ
ッチと一部の命令のデコードを、期間T3においてオペラ
ンドのレジスタからのロード及び演算を実行し、期間T4
においてデスティネーションレジスタへの演算結果の格
納を行なうように構成した。
【００３４】なお、請求項２０，２１，２２に関しては
請求項２，３，４の発明を請求項１９の発明に適用した
ものである。
請求項２，３，４の発明を請求項１９の発明に適用した
ものである。
【００３５】
【作用】請求項１の発明に係るマイクロコンピュータで
は、レジスタのアクセスは、オペランドのソースレジス
タからの読み出しはクロックのローレベル区間で、演算
結果のデスティネーションレジスタへの書込みは次のハ
イレベル区間でそれぞれ行なわれ、基本的にはシステム
クロックの１サイクルでレジスタの演算が実行される。
は、レジスタのアクセスは、オペランドのソースレジス
タからの読み出しはクロックのローレベル区間で、演算
結果のデスティネーションレジスタへの書込みは次のハ
イレベル区間でそれぞれ行なわれ、基本的にはシステム
クロックの１サイクルでレジスタの演算が実行される。
【００３６】請求項２並びに３の発明に係るマイクロコ
ンピュータでは、例外的な処理も命令デコーダ以降は他
の一般的な命令と同様の処理が行なわれる。
ンピュータでは、例外的な処理も命令デコーダ以降は他
の一般的な命令と同様の処理が行なわれる。
【００３７】請求項４の発明に係るマイクロコンピュー
タでは、数サイクルに渡って実行される命令のコードを
デコードをして制御信号が生成される。特に、ダウンカ
ウント方式を採用した場合は、連続して複数のデータを
操作する場合、たとえば複数のデータを連続して転送す
る場合等、偶数カウント時にはソースデータをフェッチ
し、奇数カウント時にはそのデータを格納する等の操作
を制御する信号線の生成が容易になる。
タでは、数サイクルに渡って実行される命令のコードを
デコードをして制御信号が生成される。特に、ダウンカ
ウント方式を採用した場合は、連続して複数のデータを
操作する場合、たとえば複数のデータを連続して転送す
る場合等、偶数カウント時にはソースデータをフェッチ
し、奇数カウント時にはそのデータを格納する等の操作
を制御する信号線の生成が容易になる。
【００３８】請求項５の発明に係るマイクロコンピュー
タでは、分岐条件の判定が分岐命令実行時には既に得ら
れた状態で条件分岐命令が実行される。具体的には、期
間T2においては既に分岐条件判定が確定しており、実際
の分岐はその後の期間T3において新しいアドレスが出力
されて実行される。なお分岐先アドレスの演算は、命令
コードから単純に抜き出すようにするか、特定のレジス
タの値をプログラムカウンタに期間T3の間に移動する
か、あるいはプログラムカウンタに専用のアドレス演算
回路を設けて命令コードに含まれるオペランドの値を直
接演算して相対アドレスを計算するか、等が可能であ
る。
タでは、分岐条件の判定が分岐命令実行時には既に得ら
れた状態で条件分岐命令が実行される。具体的には、期
間T2においては既に分岐条件判定が確定しており、実際
の分岐はその後の期間T3において新しいアドレスが出力
されて実行される。なお分岐先アドレスの演算は、命令
コードから単純に抜き出すようにするか、特定のレジス
タの値をプログラムカウンタに期間T3の間に移動する
か、あるいはプログラムカウンタに専用のアドレス演算
回路を設けて命令コードに含まれるオペランドの値を直
接演算して相対アドレスを計算するか、等が可能であ
る。
【００３９】請求項６の発明に係るマイクロコンピュー
タでは、請求項５の分岐命令を使う上で準備期間に無用
な時間を割くことなしに、必要最小限の命令でより効果
的に条件分岐を実行するための命令をサポートする。
タでは、請求項５の分岐命令を使う上で準備期間に無用
な時間を割くことなしに、必要最小限の命令でより効果
的に条件分岐を実行するための命令をサポートする。
【００４０】請求項７の発明に係るマイクロコンピュー
タでは、条件分岐の条件判定の対象として機能ブロック
のステータスレジスタ等を直接使用することができるた
め、必要な場合には特定のビットを予め指定することに
より各サイクルにおいてそのビットの状態を監視し、状
態の変化があった場合に直ちにそれを認識して新たなル
ーチンへ分岐することが可能となる。
タでは、条件分岐の条件判定の対象として機能ブロック
のステータスレジスタ等を直接使用することができるた
め、必要な場合には特定のビットを予め指定することに
より各サイクルにおいてそのビットの状態を監視し、状
態の変化があった場合に直ちにそれを認識して新たなル
ーチンへ分岐することが可能となる。
【００４１】請求項８及び請求項９の発明に係るマイク
ロコンピュータでは、上述の条件分岐命令実行のための
回路が効果的に実現される。
ロコンピュータでは、上述の条件分岐命令実行のための
回路が効果的に実現される。
【００４２】請求項１０及び請求項１３の発明に係るマ
イクロコンピュータでは、１レジスタのロード, 演算,
演算結果のストアまでの操作を1 サイクル内で行なえる
と共に、テンポラリレジスタの設置によってレジスタの
ロードタイミング上のマージンを稼ぐことが可能となっ
た。
イクロコンピュータでは、１レジスタのロード, 演算,
演算結果のストアまでの操作を1 サイクル内で行なえる
と共に、テンポラリレジスタの設置によってレジスタの
ロードタイミング上のマージンを稼ぐことが可能となっ
た。
【００４３】請求項１１の発明に係るマイクロコンピュ
ータでは、頻繁に発生する８ビット長演算，操作の実行
が容易になる。
ータでは、頻繁に発生する８ビット長演算，操作の実行
が容易になる。
【００４４】請求項１２の発明に係るマイクロコンピュ
ータでは、シフト演算の回路が実現されるのみならず、
乗除算に有効なADD & Shift 操作を１命令／１実行サイ
クルで実現される。
ータでは、シフト演算の回路が実現されるのみならず、
乗除算に有効なADD & Shift 操作を１命令／１実行サイ
クルで実現される。
【００４５】請求項１４の発明に係るマイクロコンピュ
ータでは、 ALUの構成と命令コードとの関係が定義され
ている。
ータでは、 ALUの構成と命令コードとの関係が定義され
ている。
【００４６】請求項１５の発明に係るマイクロコンピュ
ータでは、その命令セットは16ビット命令長を基本とす
るレジスタマシンのCPU の命令セットが提供される。な
お、基本的には１命令／１サイクルが実現される。
ータでは、その命令セットは16ビット命令長を基本とす
るレジスタマシンのCPU の命令セットが提供される。な
お、基本的には１命令／１サイクルが実現される。
【００４７】請求項１６の発明に係るマイクロコンピュ
ータでは、最もアクセスの早いCPUレジスタ群の中に機
能レジスタを配置したことにより、マシンサイクルのス
ピードで各機能の制御並びに状態の監視が可能になる。
これは、高速制御が必要なマイクロコントローラの分野
で特に有効な発明である。
ータでは、最もアクセスの早いCPUレジスタ群の中に機
能レジスタを配置したことにより、マシンサイクルのス
ピードで各機能の制御並びに状態の監視が可能になる。
これは、高速制御が必要なマイクロコントローラの分野
で特に有効な発明である。
【００４８】請求項１７の発明に係るマイクロコンピュ
ータでは、ASICマイクロコントローラの開発に際して、
その分野に適した周辺機能の設計をより素早く実現する
上で有効な設計手法が提供される。
ータでは、ASICマイクロコントローラの開発に際して、
その分野に適した周辺機能の設計をより素早く実現する
上で有効な設計手法が提供される。
【００４９】請求項１８の発明に係るマイクロコンピュ
ータでは、掛け算, 割り算等の高速連続演算回路、積和
演算回路、浮動小数点演算回路等、応用分野に応じてそ
の必要性が異なり且つ回路規模の大きい演算機能が用に
に付加される。
ータでは、掛け算, 割り算等の高速連続演算回路、積和
演算回路、浮動小数点演算回路等、応用分野に応じてそ
の必要性が異なり且つ回路規模の大きい演算機能が用に
に付加される。
【００５０】請求項１９の発明に係るマイクロコンピュ
ータでは、期間T1における実行アドレスの出力は請求項
１の発明と同様であるが、命令コードの読み出しに許さ
れる時間，及び演算に許される時間のマージンが拡大さ
れ、１サイクル／１命令で動作しつつ、低電圧側，高速
動作側のマージンが確保される。なお、分岐命令等の分
岐先アドレスの演算は従来と同様に期間T2, T3において
行なって分岐命令をも１サイクルで実行する特色は本実
施例においても維持される。
ータでは、期間T1における実行アドレスの出力は請求項
１の発明と同様であるが、命令コードの読み出しに許さ
れる時間，及び演算に許される時間のマージンが拡大さ
れ、１サイクル／１命令で動作しつつ、低電圧側，高速
動作側のマージンが確保される。なお、分岐命令等の分
岐先アドレスの演算は従来と同様に期間T2, T3において
行なって分岐命令をも１サイクルで実行する特色は本実
施例においても維持される。
【００５１】なお、請求項２０，２１，２２に関しては
請求項２，３，４の発明を請求項１９の発明に適用した
ものである。
請求項２，３，４の発明を請求項１９の発明に適用した
ものである。
【００５２】
【実施例】以下、本発明をその実施例を示す図面に基づ
いて詳述する。図１は本発明に係るマイクロコンピュー
タの第１の実施例のCPU による命令実行シーケンスの基
本サイクルを示すタイミングチャートである。
いて詳述する。図１は本発明に係るマイクロコンピュー
タの第１の実施例のCPU による命令実行シーケンスの基
本サイクルを示すタイミングチャートである。
【００５３】以下、本発明のマイクロコンピュータの第
１の実施例の命令実行シーケンスについて、そのCPU の
具体的な構成例を示す図２のブロック図を参照しつつ順
に説明する。
１の実施例の命令実行シーケンスについて、そのCPU の
具体的な構成例を示す図２のブロック図を参照しつつ順
に説明する。
【００５４】図１において、参照符号１は基本クロック
φの波形を示している。前述の従来例では、基本クロッ
クφはマイクロコンピュータに内蔵されている発振器に
より生成されるクロックを２分周して使用していたが、
本発明のマイクロコンピュータでは内蔵発振器が生成す
るクロックそれ自体を使用している。具体的には、たと
えば内蔵発振器の発振周波数が６MHz であれば基本クロ
ックφの周期は１６７ ｎｓになる。
φの波形を示している。前述の従来例では、基本クロッ
クφはマイクロコンピュータに内蔵されている発振器に
より生成されるクロックを２分周して使用していたが、
本発明のマイクロコンピュータでは内蔵発振器が生成す
るクロックそれ自体を使用している。具体的には、たと
えば内蔵発振器の発振周波数が６MHz であれば基本クロ
ックφの周期は１６７ ｎｓになる。
【００５５】なお、基本クロックφの２周期の内の第１
の周期のハイレベル区間を期間Ｔ１とし、同じくローレ
ベル区間を期間T2とし、第２の周期のハイレベル区間を
期間T3とし、同じくローレベル区間を期間T4とする。
の周期のハイレベル区間を期間Ｔ１とし、同じくローレ
ベル区間を期間T2とし、第２の周期のハイレベル区間を
期間T3とし、同じくローレベル区間を期間T4とする。
【００５６】参照符号２は第１の補助クロックφＨの波
形を示している。この補助クロックφＨは、基本クロッ
クφのハイレベル（以下、”Ｈ”という）の区間である
期間T1及びT3内において、立ち上がりは基本クロックφ
の立ち上がりから時間tdだけ遅延し、立ち下がりは基本
クロックφの立ち下がりと同期するようにタイミングが
設定されている。
形を示している。この補助クロックφＨは、基本クロッ
クφのハイレベル（以下、”Ｈ”という）の区間である
期間T1及びT3内において、立ち上がりは基本クロックφ
の立ち上がりから時間tdだけ遅延し、立ち下がりは基本
クロックφの立ち下がりと同期するようにタイミングが
設定されている。
【００５７】同様に、参照符号３は第２の補助クロック
φＬの波形を示している。この補助クロックφＬは、基
本クロックφのローレベル（以下、”Ｌ”という）の区
間である期間T2及びT4内において、立ち上がりは基本ク
ロックφの立ち下がりから時間tdだけ遅延し、立ち下が
りは基本クロックφの立ち上がりと同期するようにタイ
ミングが設定されている。なお、補助クロックφＨ，φ
Ｌは後述するようにレーシングを防ぐ上で重要な役割を
果たす。
φＬの波形を示している。この補助クロックφＬは、基
本クロックφのローレベル（以下、”Ｌ”という）の区
間である期間T2及びT4内において、立ち上がりは基本ク
ロックφの立ち下がりから時間tdだけ遅延し、立ち下が
りは基本クロックφの立ち上がりと同期するようにタイ
ミングが設定されている。なお、補助クロックφＨ，φ
Ｌは後述するようにレーシングを防ぐ上で重要な役割を
果たす。
【００５８】参照符号４はROM あるいはRAM, EPROM, EE
PROM等のプログラムメモリ領域51からのデータの読み出
しのタイミングを示している。具体的には、参照符号4a
にて示されている期間T1内のタイミングでプログラムメ
モリ領域51のビット線のプリチャージが行なわれ、参照
符号4bにて示されている期間T2内のタイミングで目的の
データが取り出される。但し、期間T2においてデータを
読み出す際にどうしても読み出しタイミングに遅延が生
じるため、基本クロックφの期間T2の立ち下がりから若
干の時間にわたってデータが確定しない期間が存在す
る。これを補償するために補助クロックφＨ及びには前
述の遅延時間tdが設定されており、後述するCPU の制御
信号の生成回路において、データの不定区間に誤って制
御信号が出力されないようにしている。なお、このデー
タが確定しない期間は通常は15〜30nsである。
PROM等のプログラムメモリ領域51からのデータの読み出
しのタイミングを示している。具体的には、参照符号4a
にて示されている期間T1内のタイミングでプログラムメ
モリ領域51のビット線のプリチャージが行なわれ、参照
符号4bにて示されている期間T2内のタイミングで目的の
データが取り出される。但し、期間T2においてデータを
読み出す際にどうしても読み出しタイミングに遅延が生
じるため、基本クロックφの期間T2の立ち下がりから若
干の時間にわたってデータが確定しない期間が存在す
る。これを補償するために補助クロックφＨ及びには前
述の遅延時間tdが設定されており、後述するCPU の制御
信号の生成回路において、データの不定区間に誤って制
御信号が出力されないようにしている。なお、このデー
タが確定しない期間は通常は15〜30nsである。
【００５９】参照符号５はプログラム実行中にアドレス
が出力されるタイミングを示しており、期間T1, T2にわ
たる。メモリのプログラムメモリ領域51中のデータをア
クセスする場合には、このタイミングでアドレスが出力
される。なお、アクセスアドレスはプログラムカウンタ
40により生成されて出力されるが、その具体的なタイミ
ングは参照符号12に示されている。
が出力されるタイミングを示しており、期間T1, T2にわ
たる。メモリのプログラムメモリ領域51中のデータをア
クセスする場合には、このタイミングでアドレスが出力
される。なお、アクセスアドレスはプログラムカウンタ
40により生成されて出力されるが、その具体的なタイミ
ングは参照符号12に示されている。
【００６０】参照符号６は参照符号５のタイミングで指
定されたアドレスに格納されているプログラム (命令)
コードがプログラムメモリ領域51から読み出されてCPU
へ転送される(CPUがフェッチする）タイミングを示して
いる。また、命令コードがCPU にフェッチされると同時
にそのデコードが命令デコーダ66で行なわれるが、その
タイミングが参照符号８で示されている。このプログラ
ムメモリ領域51からのコードの読み出し及びデコードは
基本クロックφの半サイクルの期間T2内のみで行なわれ
る。そして、プログラムメモリ領域51から読み出された
コードは参照符号７で示されているタイミングでオペコ
ードラッチ56にラッチされる。なお、基本クロックφの
２サイクル以上の実行時間を要する命令に関しては、参
照符号7bにて示されているように、その命令の実行が終
了するまでオペコードラッチ56での命令コードのラッチ
が継続される。
定されたアドレスに格納されているプログラム (命令)
コードがプログラムメモリ領域51から読み出されてCPU
へ転送される(CPUがフェッチする）タイミングを示して
いる。また、命令コードがCPU にフェッチされると同時
にそのデコードが命令デコーダ66で行なわれるが、その
タイミングが参照符号８で示されている。このプログラ
ムメモリ領域51からのコードの読み出し及びデコードは
基本クロックφの半サイクルの期間T2内のみで行なわれ
る。そして、プログラムメモリ領域51から読み出された
コードは参照符号７で示されているタイミングでオペコ
ードラッチ56にラッチされる。なお、基本クロックφの
２サイクル以上の実行時間を要する命令に関しては、参
照符号7bにて示されているように、その命令の実行が終
了するまでオペコードラッチ56での命令コードのラッチ
が継続される。
【００６１】参照符号９はオペランドを保持するソース
レジスタからの読み出しのタイミングを示している。即
ち、上述のようにしてデコードされた命令により操作さ
れるオペランドがレジスタセット20中のそれを保持して
いるソースレジスタから読み出されてALU 22にロードさ
れる。
レジスタからの読み出しのタイミングを示している。即
ち、上述のようにしてデコードされた命令により操作さ
れるオペランドがレジスタセット20中のそれを保持して
いるソースレジスタから読み出されてALU 22にロードさ
れる。
【００６２】参照符号10はALU 22による演算のタイミン
グを示している。即ち、上述の参照符号９のタイミング
でソースレジスタからALU 22にロードされたオペランド
に対する演算がALU 22により実行され、その結果がこの
参照符号10にて示されているタイミングで結果ラッチ23
に格納される。
グを示している。即ち、上述の参照符号９のタイミング
でソースレジスタからALU 22にロードされたオペランド
に対する演算がALU 22により実行され、その結果がこの
参照符号10にて示されているタイミングで結果ラッチ23
に格納される。
【００６３】最後に、参照符号11にて示されている期間
T3のタイミングにおいて、ALU 22による演算結果がレジ
スタセット20中の目的のレジスタに格納 (レジスタセー
ブ)されて一連の命令実行が完了する。
T3のタイミングにおいて、ALU 22による演算結果がレジ
スタセット20中の目的のレジスタに格納 (レジスタセー
ブ)されて一連の命令実行が完了する。
【００６４】参照符号12はプログラムカウンタ40の動作
タイミングを示している。なお、詳しくは後述するが、
プログラムカウンタ40はカウント値PCを保持すると共に
アドレスバスを介してプログラムメモリ領域51へ出力す
るラッチ41と、このPC値を”+1”ずつインクリメントす
るインクリメンタ42と、このインクリメンタ42によりイ
ンクリメンタされたPC値をラッチ41にラッチさせるため
に保持するレジスタ44とで構成されている。
タイミングを示している。なお、詳しくは後述するが、
プログラムカウンタ40はカウント値PCを保持すると共に
アドレスバスを介してプログラムメモリ領域51へ出力す
るラッチ41と、このPC値を”+1”ずつインクリメントす
るインクリメンタ42と、このインクリメンタ42によりイ
ンクリメンタされたPC値をラッチ41にラッチさせるため
に保持するレジスタ44とで構成されている。
【００６５】期間T1, T2にわたるタイミング12a ではプ
ログラムカウンタ40のPC値が”PC”であったとすると、
インクリメンタ41内部では半周期遅れた期間T2, T3にわ
たるタイミング12b で”PC+1”にインクリメントされ
る。このインクリメントされた新しいPC値”PC+1”が今
度は期間T3, T4にわたるタイミング12c において再びプ
ログラムカウンタ40のラッチ41に格納されることによ
り、１アドレス進んだ”PC+1”の値がプログラムカウン
タ40の値としてアドレスバスへ出力される。分岐命令の
実行時には、タイミング12b と同一期間のタイミング12
d において分岐先の新しいアドレスが演算され、それが
タイミング12c においてプログラムカウンタのラッチ41
に格納される。
ログラムカウンタ40のPC値が”PC”であったとすると、
インクリメンタ41内部では半周期遅れた期間T2, T3にわ
たるタイミング12b で”PC+1”にインクリメントされ
る。このインクリメントされた新しいPC値”PC+1”が今
度は期間T3, T4にわたるタイミング12c において再びプ
ログラムカウンタ40のラッチ41に格納されることによ
り、１アドレス進んだ”PC+1”の値がプログラムカウン
タ40の値としてアドレスバスへ出力される。分岐命令の
実行時には、タイミング12b と同一期間のタイミング12
d において分岐先の新しいアドレスが演算され、それが
タイミング12c においてプログラムカウンタのラッチ41
に格納される。
【００６６】参照符号13は本発明のマイクロコンピュー
タの命令デコーダ66が命令コードをデコードして生成す
る制御信号群の基本タイミングを示しており、５種類に
大別される。信号e0x の一群は命令がフェッチされると
同時に命令デコーダ66内のスタティックな組み合わせ回
路から直接出力される制御信号である。信号e2x の一群
は信号e0x のタイミングを補助クロックφＬのタイミン
グで成形する制御信号であり、たとえばレジスタロード
制御信号がこの例となる。信号e4x の一群は参照符号７
で示されているタイミングでラッチされた命令コードか
ら命令デコーダ66内のスタティックな組み合わせ回路で
直接生成される制御信号であり、信号e6x はその信号e4
x のタイミングを補助クロックφＨのタイミングで成形
する制御信号である。基本的には以上の４種類のタイミ
ングの組み合わせでCPU の制御を行なうのであるが、こ
れ以外に例外的なタイミングの信号が一部使われる。
タの命令デコーダ66が命令コードをデコードして生成す
る制御信号群の基本タイミングを示しており、５種類に
大別される。信号e0x の一群は命令がフェッチされると
同時に命令デコーダ66内のスタティックな組み合わせ回
路から直接出力される制御信号である。信号e2x の一群
は信号e0x のタイミングを補助クロックφＬのタイミン
グで成形する制御信号であり、たとえばレジスタロード
制御信号がこの例となる。信号e4x の一群は参照符号７
で示されているタイミングでラッチされた命令コードか
ら命令デコーダ66内のスタティックな組み合わせ回路で
直接生成される制御信号であり、信号e6x はその信号e4
x のタイミングを補助クロックφＨのタイミングで成形
する制御信号である。基本的には以上の４種類のタイミ
ングの組み合わせでCPU の制御を行なうのであるが、こ
れ以外に例外的なタイミングの信号が一部使われる。
【００６７】図３は本発明のマイクロコンピュータの第
１の実施例のCPU のレジスタバス及びそれに接続された
レジスタ20-A, 20-B…20-N, ALU 22等の構成を示すブロ
ック図である。
１の実施例のCPU のレジスタバス及びそれに接続された
レジスタ20-A, 20-B…20-N, ALU 22等の構成を示すブロ
ック図である。
【００６８】図３において、参照符号20-A, 20-B…20-N
はこのCPU の内部レジスタであり、全体としてレジスタ
セット20を構成する。各レジスタ20-A, 20-B…20-Nには
レジスタアドレスＡ, Ｂ…Ｎが割り付けられている。こ
れらのレジスタ20-A, 20-B…20-Nはそれぞれ参照符号28
-A, 28-B…28-Nにて示されているスイッチを介して参照
符号25にて示されている読み出し用のレジスタバスSEQ-
A(C)に接続されている。
はこのCPU の内部レジスタであり、全体としてレジスタ
セット20を構成する。各レジスタ20-A, 20-B…20-Nには
レジスタアドレスＡ, Ｂ…Ｎが割り付けられている。こ
れらのレジスタ20-A, 20-B…20-Nはそれぞれ参照符号28
-A, 28-B…28-Nにて示されているスイッチを介して参照
符号25にて示されている読み出し用のレジスタバスSEQ-
A(C)に接続されている。
【００６９】各スイッチ28-A, 28-B…28-Nはそれぞれ参
照符号e21-A, e21-B…e21-N にて示されている制御信号
で制御される。これらの制御信号e21-A, e21-B…e21-N
は、参照符号33で示されている５ビットのソースレジス
タを指定するソースレジスタ指定信号と参照符号34で示
されているレジスタの読み出し制御タイミング信号e21
とをそれぞれデコード回路37-A, 37-B…37-Nでデコード
することにより得られる。
照符号e21-A, e21-B…e21-N にて示されている制御信号
で制御される。これらの制御信号e21-A, e21-B…e21-N
は、参照符号33で示されている５ビットのソースレジス
タを指定するソースレジスタ指定信号と参照符号34で示
されているレジスタの読み出し制御タイミング信号e21
とをそれぞれデコード回路37-A, 37-B…37-Nでデコード
することにより得られる。
【００７０】参照符号21はテンポラリレジスタであり、
その出力の一方は直接ALU 22の入力に、他方の出力は他
のレジスタと同様にレジスタバスSEQ-A(C)25に接続され
ている。ALU 22はレジスタバスSEQ-A(C)25から送られる
データとテンポラリレジスタ21に保持されている値とを
オペランドとして、数値演算, 論理演算, シフト演算等
を実行する。このALU 22による演算結果は参照符号23で
示されている結果ラッチに保持された上でバスバッファ
24を介してレジスタバスSEQ-B(D)26をドライブする。
その出力の一方は直接ALU 22の入力に、他方の出力は他
のレジスタと同様にレジスタバスSEQ-A(C)25に接続され
ている。ALU 22はレジスタバスSEQ-A(C)25から送られる
データとテンポラリレジスタ21に保持されている値とを
オペランドとして、数値演算, 論理演算, シフト演算等
を実行する。このALU 22による演算結果は参照符号23で
示されている結果ラッチに保持された上でバスバッファ
24を介してレジスタバスSEQ-B(D)26をドライブする。
【００７１】ところで、この図３に示されている実施例
の変形例として図４に示されているような請求項１３の
発明の構成が可能である。即ち、レジスタバスSEQ-A(C)
25から読み出されたデータを一旦保持するバッファレジ
スタ27を備える構成も可能である。このような構成を採
る場合には、図１に示されているタイミング10b で説明
した、余裕のあるタイミング設計が可能となる。なお、
図４において、バッファレジスタ27へのデータの入力は
補助クロックφＬがハイレベルでる場合にオンするスイ
ッチ30で制御される。
の変形例として図４に示されているような請求項１３の
発明の構成が可能である。即ち、レジスタバスSEQ-A(C)
25から読み出されたデータを一旦保持するバッファレジ
スタ27を備える構成も可能である。このような構成を採
る場合には、図１に示されているタイミング10b で説明
した、余裕のあるタイミング設計が可能となる。なお、
図４において、バッファレジスタ27へのデータの入力は
補助クロックφＬがハイレベルでる場合にオンするスイ
ッチ30で制御される。
【００７２】このような、レジスタから読み出された値
をALU 22への供給の前段で保持するラッチ回路を設けた
構成では、参照符号10b にて示されているように、期間
T2及びT3の一周期にわたってALU 22による演算が実行さ
れるため、ALU 22の実行スピードマージンが稼げること
になる。いずれにせよ、ALU 22による演算の結果が期間
T2, T3にわたって結果ラッチ23に保持され、書き込み側
のレジスタバスSEQ-B(D)26をドライブする。
をALU 22への供給の前段で保持するラッチ回路を設けた
構成では、参照符号10b にて示されているように、期間
T2及びT3の一周期にわたってALU 22による演算が実行さ
れるため、ALU 22の実行スピードマージンが稼げること
になる。いずれにせよ、ALU 22による演算の結果が期間
T2, T3にわたって結果ラッチ23に保持され、書き込み側
のレジスタバスSEQ-B(D)26をドライブする。
【００７３】但し、図３に示されている本来の実施例で
は、バッファレジスタ27と制御スイッチ30とは存在せ
ず、レジスタバスSEQ-A(C)25がALU 22の入力に直接接続
されている。また、ALU 22へは経路32を介してキャリー
が入力され、経路31を介してキャリー出力がキャリービ
ットに格納される。
は、バッファレジスタ27と制御スイッチ30とは存在せ
ず、レジスタバスSEQ-A(C)25がALU 22の入力に直接接続
されている。また、ALU 22へは経路32を介してキャリー
が入力され、経路31を介してキャリー出力がキャリービ
ットに格納される。
【００７４】レジスタバスSEQ-B(D)26はこのALU 22の演
算結果をレジスタに戻すために使用されるバスであり、
データをレジスタに格納するためのスイッチ29-A, 29-B
…29-Nを介して各レジスタ20-A, 20-B…20-Nに、スイッ
チ29-Tを介してテンポラリレジスタ21にそれぞれ接続さ
れている。各スイッチ29-A, 29-B…29-N及び29-Tはそれ
ぞれ制御信号e61-A, e61-B…e61-n 及び29-Tにより制御
される。これらの制御信号e61-A, e61-B…e61-n 及び29
-Tは、参照符号35で示されているデスティネーションレ
ジスタを指定する５ビットのデスティネーションレジス
タ指定信号と参照符号36で示されているレジスタの書き
込み制御タイミング信号e61 とをデコード回路38-A, 38
-B…38-Nでデコードすることにより得られる。
算結果をレジスタに戻すために使用されるバスであり、
データをレジスタに格納するためのスイッチ29-A, 29-B
…29-Nを介して各レジスタ20-A, 20-B…20-Nに、スイッ
チ29-Tを介してテンポラリレジスタ21にそれぞれ接続さ
れている。各スイッチ29-A, 29-B…29-N及び29-Tはそれ
ぞれ制御信号e61-A, e61-B…e61-n 及び29-Tにより制御
される。これらの制御信号e61-A, e61-B…e61-n 及び29
-Tは、参照符号35で示されているデスティネーションレ
ジスタを指定する５ビットのデスティネーションレジス
タ指定信号と参照符号36で示されているレジスタの書き
込み制御タイミング信号e61 とをデコード回路38-A, 38
-B…38-Nでデコードすることにより得られる。
【００７５】なお、上述の各スイッチは図３及び図４に
おいては○印にて示されており、それぞれの直近に記さ
れている信号によりオン／オフ制御される。それらのス
イッチの具体的な実現手法としては、たとえばトランス
ミッションゲートで構成する手法、真と偽との二つの信
号線から制御信号が入力される２つのＮチャネルトラン
ジスタの組み合わせによる手法等が可能である。
おいては○印にて示されており、それぞれの直近に記さ
れている信号によりオン／オフ制御される。それらのス
イッチの具体的な実現手法としては、たとえばトランス
ミッションゲートで構成する手法、真と偽との二つの信
号線から制御信号が入力される２つのＮチャネルトラン
ジスタの組み合わせによる手法等が可能である。
【００７６】図５，図６は本発明のマイクロコンピュー
タの第１の実施例のプログラムカウンタの構成を示すブ
ロック図である。なお、図５はプログラムカウンタの本
体の構成を、図６はその制御回路の構成を主として示し
ている。図５において、参照符号41は13ビットのSCラッ
チであり、このプログラムカウンタのカウントPC値を保
持する。このSCラッチ41はアドレスバスバッファを介し
てROM, RAMのアドレス信号を出力している。
タの第１の実施例のプログラムカウンタの構成を示すブ
ロック図である。なお、図５はプログラムカウンタの本
体の構成を、図６はその制御回路の構成を主として示し
ている。図５において、参照符号41は13ビットのSCラッ
チであり、このプログラムカウンタのカウントPC値を保
持する。このSCラッチ41はアドレスバスバッファを介し
てROM, RAMのアドレス信号を出力している。
【００７７】参照符号42はプログラムカウンタのインク
リメンタ (SCインクリメンタ) である。SCインクリメン
タ42は、参照符号43で示されているインクリメント制御
入力が”Ｈ”である場合にはSCラッチ41の値を”+1”
し、その結果の上位４ビットをresult Hレジスタ44-a
に、下位９ビットをresult Lレジスタ44-bにそれぞれ供
給する。なお、result Hレジスタ44-aとresult Lレジス
タ44-bでresultレジスタ44を構成する。
リメンタ (SCインクリメンタ) である。SCインクリメン
タ42は、参照符号43で示されているインクリメント制御
入力が”Ｈ”である場合にはSCラッチ41の値を”+1”
し、その結果の上位４ビットをresult Hレジスタ44-a
に、下位９ビットをresult Lレジスタ44-bにそれぞれ供
給する。なお、result Hレジスタ44-aとresult Lレジス
タ44-bでresultレジスタ44を構成する。
【００７８】通常はこれらのレジスタ44-a, 44-bの出力
はスイッチ45を経由してアドレス演算ブロック内のレジ
スタバスである SEQ-Eバスに供給されており、SCラッチ
41に新しい値を設定することが可能に構成されている。
このスイッチ45のオン／オフのタイミングを制御する制
御信号が SC save信号である。
はスイッチ45を経由してアドレス演算ブロック内のレジ
スタバスである SEQ-Eバスに供給されており、SCラッチ
41に新しい値を設定することが可能に構成されている。
このスイッチ45のオン／オフのタイミングを制御する制
御信号が SC save信号である。
【００７９】一方、result Hレジスタ44-a及びresult L
レジスタ44-bの出力は SEQ-Fバスにも接続されていて、
割り込みあるいはサブルーチン呼び出しがあった場合に
実行元アドレスを以下に説明するスタックレジスタに格
納するための経路を形成している。
レジスタ44-bの出力は SEQ-Fバスにも接続されていて、
割り込みあるいはサブルーチン呼び出しがあった場合に
実行元アドレスを以下に説明するスタックレジスタに格
納するための経路を形成している。
【００８０】以下に説明する部分については、本発明の
マイクロコンピュータの特徴的な構成が示されている。
マイクロコンピュータの特徴的な構成が示されている。
【００８１】図において、参照符号45H1, 45H2…45H8は
いずれも５ビットの上位スタックを、参照符号45L1, 45
L2…45L8はいずれも８ビットの下位スタックを示してい
る。これらのスタックは上位スタック45H1と下位スタッ
ク45L1とで、上位スタック45H2と下位スタック45L2と
で、・・・・上位スタック45H8と下位スタック45L8とで
それぞれ一つのスタックレジスタを構成している。
いずれも５ビットの上位スタックを、参照符号45L1, 45
L2…45L8はいずれも８ビットの下位スタックを示してい
る。これらのスタックは上位スタック45H1と下位スタッ
ク45L1とで、上位スタック45H2と下位スタック45L2と
で、・・・・上位スタック45H8と下位スタック45L8とで
それぞれ一つのスタックレジスタを構成している。
【００８２】各上位スタック45H1, 45H2…45H8は入力経
路としては、前述の SEQ-Fバスからデータを取り込む経
路と、ALU 22本体の演算結果を SEQ-Dバスを介して取り
込む経路との二つの経路を併せ持つ。また、各下位スタ
ック45L1, 45L2…45L8は入力経路としては、前述の SEQ
-Fバスからデータを取り込む経路と、ALU 22本体の演算
結果を SEQ-Bバスを介して取り込む経路との二つの経路
を併せ持つ。
路としては、前述の SEQ-Fバスからデータを取り込む経
路と、ALU 22本体の演算結果を SEQ-Dバスを介して取り
込む経路との二つの経路を併せ持つ。また、各下位スタ
ック45L1, 45L2…45L8は入力経路としては、前述の SEQ
-Fバスからデータを取り込む経路と、ALU 22本体の演算
結果を SEQ-Bバスを介して取り込む経路との二つの経路
を併せ持つ。
【００８３】更に各上位スタック45H1, 45H2…45H8の出
力経路は、SCラッチ41にデータを供給する SEQ-Eバスに
接続される経路と、ALU 22の演算入力に供給する SEQ-C
バスに接続される経路とが存在する。また、下位スタッ
ク45L1, 45L2…45L8の出力経路は、SCラッチ41にデータ
を供給する SEQ-Eバスに接続される経路と、ALU 22の演
算入力に供給する SEQ-Aバスに接続される経路とが存在
する。これらのスタック45H1, 45H2…45H8及び45L1, 45
L2…45L8によってALU 22で演算した結果を次に実行すべ
き命令のアドレスとしてプログラムカウンタのSCラッチ
41に供給する手段が構成されている。
力経路は、SCラッチ41にデータを供給する SEQ-Eバスに
接続される経路と、ALU 22の演算入力に供給する SEQ-C
バスに接続される経路とが存在する。また、下位スタッ
ク45L1, 45L2…45L8の出力経路は、SCラッチ41にデータ
を供給する SEQ-Eバスに接続される経路と、ALU 22の演
算入力に供給する SEQ-Aバスに接続される経路とが存在
する。これらのスタック45H1, 45H2…45H8及び45L1, 45
L2…45L8によってALU 22で演算した結果を次に実行すべ
き命令のアドレスとしてプログラムカウンタのSCラッチ
41に供給する手段が構成されている。
【００８４】SEQ-Eバスにはその他に、分岐先のアドレ
スの供給を16ビット構成のオペコードラッチ56から直接
受ける経路46, システムのリセット時にリセットベクタ
がハードウェア的に固定番地で供給される経路47, ソフ
トウェア的にリセットベクタがテストリセットベクタ回
路から供給される経路48等も接続されている。
スの供給を16ビット構成のオペコードラッチ56から直接
受ける経路46, システムのリセット時にリセットベクタ
がハードウェア的に固定番地で供給される経路47, ソフ
トウェア的にリセットベクタがテストリセットベクタ回
路から供給される経路48等も接続されている。
【００８５】図６において、 SEQ-Eバスよりも左側の参
照符号48にて示されている回路はこのプログラムカウン
タの動作を制御する制御回路である。制御回路48は以下
の複数の制御信号を入力とし、 SC save等の制御信号を
生成する。
照符号48にて示されている回路はこのプログラムカウン
タの動作を制御する制御回路である。制御回路48は以下
の複数の制御信号を入力とし、 SC save等の制御信号を
生成する。
【００８６】この図５，図６に示されているプログラム
カウンタ40は基本的には補助クロックφＨのタイミング
でセーブが行なわれるが、これを阻止する幾つかの要因
がある。まず、信号e42BがORゲート403, ANDゲート404
を経由して SC save信号を無意にすることにより２サイ
クル命令実行時のPC値”SC+1”が阻止される。また、br
av(branch available) 信号は分岐命令実行時に分岐が
有効であることを示すが、後述する条件判定回路の出力
であるbranch control信号と信号e43B(branchconditio
n:条件分岐命令制御信号) 及びその時点のオペコードラ
ッチ56の１ビットo11 の値のいずれかが”Ｈ”となった
場合にのみORゲート401 の出力として成立する。
カウンタ40は基本的には補助クロックφＨのタイミング
でセーブが行なわれるが、これを阻止する幾つかの要因
がある。まず、信号e42BがORゲート403, ANDゲート404
を経由して SC save信号を無意にすることにより２サイ
クル命令実行時のPC値”SC+1”が阻止される。また、br
av(branch available) 信号は分岐命令実行時に分岐が
有効であることを示すが、後述する条件判定回路の出力
であるbranch control信号と信号e43B(branchconditio
n:条件分岐命令制御信号) 及びその時点のオペコードラ
ッチ56の１ビットo11 の値のいずれかが”Ｈ”となった
場合にのみORゲート401 の出力として成立する。
【００８７】なお、ビットo11 は無条件分岐を制御する
ビットであり、このビットo11 が”Ｌ”である場合は条
件分岐であることを、”Ｈ”である場合は無条件分岐で
あることを示す。信号e82Bは割り込みあるいはブレーク
割り込み時に復帰アドレスを確保するためにPC値のイン
クリメントを阻止する制御信号である。
ビットであり、このビットo11 が”Ｌ”である場合は条
件分岐であることを、”Ｈ”である場合は無条件分岐で
あることを示す。信号e82Bは割り込みあるいはブレーク
割り込み時に復帰アドレスを確保するためにPC値のイン
クリメントを阻止する制御信号である。
【００８８】本発明のマイクロコンピュータの条件分岐
命令の実行は特徴的であって、分岐先アドレスの下位９
ビット(bit8 〜bit0) はオペコードラッチ56に保持され
ている命令のオペランドから経路46を経由して直接供給
され、上位４ビットは現在実行中のページからの＋１／
＋０／−１及び絶対ゼロページ指定を選択できる方法を
採用している。従って、分岐命令実行時には信号e63(br
anch SC save信号) によって ANDゲート402 の出力を有
効にすることにより、分岐先アドレスの下位９ビットが
オペコードラッチ56から経路46, SEQ-Eバスを経由して
SCラッチ41に供給され、上位４ビットは信号e47 (page
信号) によってページ演算を有効にすることにより、オ
ペレーションコードのビットo10 及びo9の２ビットでペ
ージ指定回路を働かせる。
命令の実行は特徴的であって、分岐先アドレスの下位９
ビット(bit8 〜bit0) はオペコードラッチ56に保持され
ている命令のオペランドから経路46を経由して直接供給
され、上位４ビットは現在実行中のページからの＋１／
＋０／−１及び絶対ゼロページ指定を選択できる方法を
採用している。従って、分岐命令実行時には信号e63(br
anch SC save信号) によって ANDゲート402 の出力を有
効にすることにより、分岐先アドレスの下位９ビットが
オペコードラッチ56から経路46, SEQ-Eバスを経由して
SCラッチ41に供給され、上位４ビットは信号e47 (page
信号) によってページ演算を有効にすることにより、オ
ペレーションコードのビットo10 及びo9の２ビットでペ
ージ指定回路を働かせる。
【００８９】サブルーチン呼び出しに際しては、10ビッ
トのアドレスとしてオペコードラッチ56に保持されてい
る命令コード内のオペランドのビットo12 からo3までが
制御信号e64 によって経路47,SEQ-Eバスを経由してSCラ
ッチ41に直接供給される。なお、サブルーチン呼び出し
の場合は、本実施例では下位３ビット(bit2 〜bit0)は
常に”000 ”が固定値として上述同様に制御信号e64 に
よって供給される。
トのアドレスとしてオペコードラッチ56に保持されてい
る命令コード内のオペランドのビットo12 からo3までが
制御信号e64 によって経路47,SEQ-Eバスを経由してSCラ
ッチ41に直接供給される。なお、サブルーチン呼び出し
の場合は、本実施例では下位３ビット(bit2 〜bit0)は
常に”000 ”が固定値として上述同様に制御信号e64 に
よって供給される。
【００９０】また、本発明のマイクロコンピュータの割
り込みベクタの発生も特徴的であって、割り込み要因に
応じて予め割り付けられているスタックレジスタに保持
されたデータがそのまま割り込みルーチンの飛び先アド
レスになる。従って、割り込みを使用する場合には、各
スタック45H1, 45H2…45H8及び45L1, 45L2…45L8に予め
プログラムによって割り込みベクタを書き込んでおく必
要がある。プログラムカウンタと各スタック45H1, 45H2
…45H8及び45L1, 45L2…45L8相互間のデータの受渡しは
それぞれを SEQ-Eバスに接続するスイッチの制御信号e6
5-1, e65-2…e65-8 及びe66-1, e66-1…e66-8 により行
なわれる。
り込みベクタの発生も特徴的であって、割り込み要因に
応じて予め割り付けられているスタックレジスタに保持
されたデータがそのまま割り込みルーチンの飛び先アド
レスになる。従って、割り込みを使用する場合には、各
スタック45H1, 45H2…45H8及び45L1, 45L2…45L8に予め
プログラムによって割り込みベクタを書き込んでおく必
要がある。プログラムカウンタと各スタック45H1, 45H2
…45H8及び45L1, 45L2…45L8相互間のデータの受渡しは
それぞれを SEQ-Eバスに接続するスイッチの制御信号e6
5-1, e65-2…e65-8 及びe66-1, e66-1…e66-8 により行
なわれる。
【００９１】また、スタックレジスタを使用した分岐命
令の実行方法もある。即ち、分岐先アドレスを予めプロ
グラムによって計算していずれかのスタック45H1, 45H2
…45H8及び45L1, 45L2…45L8に格納しておけば、その特
殊分岐命令を実行することにより、全てのアドレス空間
に分岐することが可能となる。本発明のマイクロコンピ
ュータではこの命令をBRT(Branch toggle), BSR(Branch
with stack)と称している。これらの命令が実行される
場合もプログラムカウンタと各スタック45H1,45H2…45H
8及び45L1, 45L2…45L8との相互間のデータの受渡しは
上述の制御信号e65-1, e65-2…e65-8 及びe66-1, e66-1
…e66-8 により制御される。
令の実行方法もある。即ち、分岐先アドレスを予めプロ
グラムによって計算していずれかのスタック45H1, 45H2
…45H8及び45L1, 45L2…45L8に格納しておけば、その特
殊分岐命令を実行することにより、全てのアドレス空間
に分岐することが可能となる。本発明のマイクロコンピ
ュータではこの命令をBRT(Branch toggle), BSR(Branch
with stack)と称している。これらの命令が実行される
場合もプログラムカウンタと各スタック45H1,45H2…45H
8及び45L1, 45L2…45L8との相互間のデータの受渡しは
上述の制御信号e65-1, e65-2…e65-8 及びe66-1, e66-1
…e66-8 により制御される。
【００９２】最後にこのアドレス演算ブロックでは、メ
モリ空間のデータアクセスのためにも、またこのスタッ
クレジスタが使用されている。即ち、プログラムメモリ
領域として通常使用されているメモリ空間のデータを直
接演算する必要がある場合に、図６には示されていない
が、スタック45H1, 45H2…45H8と45L1, 45L2…45L8それ
ぞれの組合わせで構成されるスタックレジスタと同一構
成の二組の外部アドレスポインタ(External address Po
inter)45P1, 45P2を使用して、命令コードのビット11で
指定することにより、プログラムで設定した２種類のア
ドレスをアクセスすることができる。この場合もプログ
ラムカウンタとスタック45H1, 45H2…45H8及び45L1, 45
L2…45L8との相互間のデータの受渡しは信号e65-1, e65
-2…e65-1 により制御される。
モリ空間のデータアクセスのためにも、またこのスタッ
クレジスタが使用されている。即ち、プログラムメモリ
領域として通常使用されているメモリ空間のデータを直
接演算する必要がある場合に、図６には示されていない
が、スタック45H1, 45H2…45H8と45L1, 45L2…45L8それ
ぞれの組合わせで構成されるスタックレジスタと同一構
成の二組の外部アドレスポインタ(External address Po
inter)45P1, 45P2を使用して、命令コードのビット11で
指定することにより、プログラムで設定した２種類のア
ドレスをアクセスすることができる。この場合もプログ
ラムカウンタとスタック45H1, 45H2…45H8及び45L1, 45
L2…45L8との相互間のデータの受渡しは信号e65-1, e65
-2…e65-1 により制御される。
【００９３】図７乃至図11は本発明のマイクロコンピュ
ータの第１の実施例の命令デコーダの回路構成例を示す
ブロック図であり、図７はオペコードラッチ56の構成を
示すブロック図、図８は命令サイクル制御回路の構成を
示すブロック図、図９，図10は命令デコード回路の構成
を示すブロック図、図11はCPU の各部分を制御する制御
信号eXX を生成するための回路構成を示すブロック図で
ある。
ータの第１の実施例の命令デコーダの回路構成例を示す
ブロック図であり、図７はオペコードラッチ56の構成を
示すブロック図、図８は命令サイクル制御回路の構成を
示すブロック図、図９，図10は命令デコード回路の構成
を示すブロック図、図11はCPU の各部分を制御する制御
信号eXX を生成するための回路構成を示すブロック図で
ある。
【００９４】図７において、参照符号51はメモリのプロ
グラムメモリ領域を示している。このプログラムメモリ
領域51からデータバスSQR(15〜0)50へ出力されたデータ
を受けて、スイッチ52-aとバッファ53とを介して、命令
コードデータが信号OPDEC15〜０として直接命令デコー
ダ66の一方の入力OPDEC15 〜０として供給される。ま
た、バッファ53の出力はスイッチ54を経由してオペコー
ドラッチ56の入力となる。各命令サイクル毎に命令コー
ドがこのオペコードラッチ56に保持される操作が反復さ
れる。
グラムメモリ領域を示している。このプログラムメモリ
領域51からデータバスSQR(15〜0)50へ出力されたデータ
を受けて、スイッチ52-aとバッファ53とを介して、命令
コードデータが信号OPDEC15〜０として直接命令デコー
ダ66の一方の入力OPDEC15 〜０として供給される。ま
た、バッファ53の出力はスイッチ54を経由してオペコー
ドラッチ56の入力となる。各命令サイクル毎に命令コー
ドがこのオペコードラッチ56に保持される操作が反復さ
れる。
【００９５】通常時は信号e87 は”Ｌ”、e10Bは”Ｈ”
である。従って、これらが入力されるORゲート55B の出
力は”Ｈ”である。スイッチ54は通常は補助クロックφ
Ｌの”Ｈ”の期間にこれとORゲート55B の出力とが入力
される ANDゲート55A の出力が”Ｈ”になるのでオン
し、これによって各サイクルにおいてオペレーションコ
ードがオペコードラッチ56に格納される。２サイクル命
令または３サイクル命令の場合は、信号e10Bがアクティ
ブ( ”Ｌ”) になってORゲート55B の出力が”Ｌ”にな
るのでスイッチ54がオフし、これによってオペコードラ
ッチ56によるオペレーションコードのラッチが禁止され
る。
である。従って、これらが入力されるORゲート55B の出
力は”Ｈ”である。スイッチ54は通常は補助クロックφ
Ｌの”Ｈ”の期間にこれとORゲート55B の出力とが入力
される ANDゲート55A の出力が”Ｈ”になるのでオン
し、これによって各サイクルにおいてオペレーションコ
ードがオペコードラッチ56に格納される。２サイクル命
令または３サイクル命令の場合は、信号e10Bがアクティ
ブ( ”Ｌ”) になってORゲート55B の出力が”Ｌ”にな
るのでスイッチ54がオフし、これによってオペコードラ
ッチ56によるオペレーションコードのラッチが禁止され
る。
【００９６】オペコードラッチ56の出力は命令デコーダ
66のもう一方の入力OP15〜０となる。また、ALU 22の演
算を制御するために、スイッチ57-a, 57-b, 57-cのいず
れがオンすることにより信号 CLC４〜０が信号OPDEC12
〜８及び信号OP12〜８，６〜２から生成される。
66のもう一方の入力OP15〜０となる。また、ALU 22の演
算を制御するために、スイッチ57-a, 57-b, 57-cのいず
れがオンすることにより信号 CLC４〜０が信号OPDEC12
〜８及び信号OP12〜８，６〜２から生成される。
【００９７】なお、 CLC信号は５ビットであり、演算の
タイプを識別するための信号である。具体的には、レジ
スタ演算の場合は期間T2において命令コードのビット12
〜８(OPDEC12〜８）を使用し、メモリ演算の場合は２サ
イクル目の期間T4において命令コードのビット６〜２
（OP６〜２）を使用し、２ワード命令であるオペランド
16ビットの即値とレジスタとの演算の場合は３サイクル
目の期間T6において命令コードOP12〜８のビット12〜８
を使用する。この CLC信号も命令デコーダ66の入力とな
る。
タイプを識別するための信号である。具体的には、レジ
スタ演算の場合は期間T2において命令コードのビット12
〜８(OPDEC12〜８）を使用し、メモリ演算の場合は２サ
イクル目の期間T4において命令コードのビット６〜２
（OP６〜２）を使用し、２ワード命令であるオペランド
16ビットの即値とレジスタとの演算の場合は３サイクル
目の期間T6において命令コードOP12〜８のビット12〜８
を使用する。この CLC信号も命令デコーダ66の入力とな
る。
【００９８】参照符号58は特殊コード発生器であり、割
り込み, リセット, ブレーク等のプログラム以外の外部
要因に起因する例外処理時に、それらに対応する命令コ
ード(特殊コード) をハードウェア回路で発生して強制
的に命令デコーダ66に供給する。
り込み, リセット, ブレーク等のプログラム以外の外部
要因に起因する例外処理時に、それらに対応する命令コ
ード(特殊コード) をハードウェア回路で発生して強制
的に命令デコーダ66に供給する。
【００９９】通常、信号e87 は”Ｌ”であるためスイッ
チ52-bはオフしており、データバスSQR(15〜0)50を介し
てプログラムメモリ領域51がアクセスされるが、上述の
例外処理が起動された場合は信号e87 が”Ｈ”に転じて
特殊コード発生器58が発生するコードが供給される。こ
の際、信号e87 が”Ｈ”になれば、ORゲート55B 及びAN
Dゲート55A によってスイッチ54がオンするので、オペ
コードラッチ56にも強制的に特殊コード発生器58から出
力されたコードが格納される。
チ52-bはオフしており、データバスSQR(15〜0)50を介し
てプログラムメモリ領域51がアクセスされるが、上述の
例外処理が起動された場合は信号e87 が”Ｈ”に転じて
特殊コード発生器58が発生するコードが供給される。こ
の際、信号e87 が”Ｈ”になれば、ORゲート55B 及びAN
Dゲート55A によってスイッチ54がオンするので、オペ
コードラッチ56にも強制的に特殊コード発生器58から出
力されたコードが格納される。
【０１００】なお、例外コードはその要因によっていく
つかの専用のコードを持つ。本発明の実施例では図12の
一覧表に示されているコードが設定される。
つかの専用のコードを持つ。本発明の実施例では図12の
一覧表に示されているコードが設定される。
【０１０１】図12において、”BRK ”はブレークベクタ
へジャンプするコード、”RTB ”はブレークから復帰す
るコード、”INT ”は割り込み処理のコード、”RET ”
はシステムをリセットするコード、”TES ”はシステム
の試験のためにシステムをリセットするコードである。
へジャンプするコード、”RTB ”はブレークから復帰す
るコード、”INT ”は割り込み処理のコード、”RET ”
はシステムをリセットするコード、”TES ”はシステム
の試験のためにシステムをリセットするコードである。
【０１０２】図８は命令サイクル数を制御する命令サイ
クルカウンタ62の構成例を示すブロック図である。命令
デコーダ66はオペコードラッチ56の出力OP15〜０の信号
をスタティックな論理回路60でデコードして、何サイク
ル命令であるかを示す信号THREECYC(3サイクル命令), T
WOCYC (2サイクル命令), ONECYC (1サイクル命令) を生
成する。これらの各信号から現在のステートが何サイク
ル目かを示すONESIGPRE, ONESIG, TWOSIGPRE, TWOSIG,
THREESIGPRE, THREESIG 信号が生成されるように、それ
ぞれのステートの遷移定義に従って組み合わせ回路61-
a, 61-b, 61-cが組み立てられている。
クルカウンタ62の構成例を示すブロック図である。命令
デコーダ66はオペコードラッチ56の出力OP15〜０の信号
をスタティックな論理回路60でデコードして、何サイク
ル命令であるかを示す信号THREECYC(3サイクル命令), T
WOCYC (2サイクル命令), ONECYC (1サイクル命令) を生
成する。これらの各信号から現在のステートが何サイク
ル目かを示すONESIGPRE, ONESIG, TWOSIGPRE, TWOSIG,
THREESIGPRE, THREESIG 信号が生成されるように、それ
ぞれのステートの遷移定義に従って組み合わせ回路61-
a, 61-b, 61-cが組み立てられている。
【０１０３】なお、参照符号62-a, 62-b, 62-c及び63-
a, 63-b, 63-cは単純なシフトレジスタであり、シフト
レジスタ62-a, 62-b, 62-cは補助クロックφＬに、シフ
トレジスタ63-a, 63-b, 63-cは補助クロックφＨに同期
してシフト動作を行なう。
a, 63-b, 63-cは単純なシフトレジスタであり、シフト
レジスタ62-a, 62-b, 62-cは補助クロックφＬに、シフ
トレジスタ63-a, 63-b, 63-cは補助クロックφＨに同期
してシフト動作を行なう。
【０１０４】図９，図10はオペランドデコーダの構成を
示すブロック図である。本発明のマイクロコンピュータ
の第１の実施例では、16ビット長の命令コードの中にレ
ジスタ指定等のオペランドが含まれているため、命令実
行時にはそのオペランドを抽出する必要がある。この図
９，図10のブロック図はそのためのオペランドデコード
の構成を示している。
示すブロック図である。本発明のマイクロコンピュータ
の第１の実施例では、16ビット長の命令コードの中にレ
ジスタ指定等のオペランドが含まれているため、命令実
行時にはそのオペランドを抽出する必要がある。この図
９，図10のブロック図はそのためのオペランドデコード
の構成を示している。
【０１０５】レジスタtoレジスタのデータ転送命令の場
合には、データバスSQR(15〜0)50へ出力されたデータ信
号から得られたビット７〜２の６ビットで転送元レジス
タ指定番地Source Reg(6) が得られる。一方、転送先レ
ジスタ指定番地DestinationReg(6)はオペコードラッチ5
6の出力OP15〜０の内のビット13〜８から得られる。即
値をレジスタに格納する場合は、その即値 (16ビット)
は信号e22 によりオン／オフ制御されるゲートを介して
レジスタバスSEQ-A, C 25 に供給される。８ビットデー
タの場合は下位８ビットのレジスタバスSEQ-A 25にのみ
供給すればよいが、上位８ビットのレジスタバスSEQ-C
25にも同時に供給し、レジスタへの実際の格納に際して
ALU 22中のロジックで制御する構成の方が、後述する16
ビットデータ即値演算と同じ扱いになるので、回路構成
が簡略になる。
合には、データバスSQR(15〜0)50へ出力されたデータ信
号から得られたビット７〜２の６ビットで転送元レジス
タ指定番地Source Reg(6) が得られる。一方、転送先レ
ジスタ指定番地DestinationReg(6)はオペコードラッチ5
6の出力OP15〜０の内のビット13〜８から得られる。即
値をレジスタに格納する場合は、その即値 (16ビット)
は信号e22 によりオン／オフ制御されるゲートを介して
レジスタバスSEQ-A, C 25 に供給される。８ビットデー
タの場合は下位８ビットのレジスタバスSEQ-A 25にのみ
供給すればよいが、上位８ビットのレジスタバスSEQ-C
25にも同時に供給し、レジスタへの実際の格納に際して
ALU 22中のロジックで制御する構成の方が、後述する16
ビットデータ即値演算と同じ扱いになるので、回路構成
が簡略になる。
【０１０６】図９，図10のブロック図中の主な信号名を
説明すると以下のようになる。FROM stack(4) は割り込
み, サブルーチン分岐等の際の戻り先番地の格納スタッ
クレジスタを指定する。TO stack(4) は割り込みベクタ
の格納スタックレジスタ、またはスタックレジスタを使
用した分岐命令の分岐先アドレスを格納するスタックレ
ジスタを指定する。
説明すると以下のようになる。FROM stack(4) は割り込
み, サブルーチン分岐等の際の戻り先番地の格納スタッ
クレジスタを指定する。TO stack(4) は割り込みベクタ
の格納スタックレジスタ、またはスタックレジスタを使
用した分岐命令の分岐先アドレスを格納するスタックレ
ジスタを指定する。
【０１０７】culc.type(5)は前述した演算の種別を指定
する信号である。Branch always ornotは条件分岐命令
と無条件分岐とを区別する信号であり、前述の図６に示
されているプログラムカウンタ40の制御回路48に信号o1
1 として与えられている。Selected Reg(4) は分岐条件
判定回路の判定の対象となるレジスタを指定し、 inten
able control(4)及びint return stack enable(4)は割
り込みコントロールレジスタである。
する信号である。Branch always ornotは条件分岐命令
と無条件分岐とを区別する信号であり、前述の図６に示
されているプログラムカウンタ40の制御回路48に信号o1
1 として与えられている。Selected Reg(4) は分岐条件
判定回路の判定の対象となるレジスタを指定し、 inten
able control(4)及びint return stack enable(4)は割
り込みコントロールレジスタである。
【０１０８】Destination Reg(6) はデータの転送先,
格納先を指定するレジスタ番地を指定する。これに対応
するのがSource Reg(6) であり、データの転送元, 引き
出し元のレジスタ番地を指定する。
格納先を指定するレジスタ番地を指定する。これに対応
するのがSource Reg(6) であり、データの転送元, 引き
出し元のレジスタ番地を指定する。
【０１０９】Bit Select(4)はビットセット及びクリア
命令実行時の対象ビットを指定する信号であり、４ビッ
ト幅で16ビットを指定できる。Branch Adrs L(9)は分岐
命令の分岐先アドレスの下位９ビットを指定する信号で
あり、 JSR Adrs(10) はサブルーチン分岐命令のサブル
ーチンの先頭番地を指定する信号である。 Imm Data(1
6) は先にも説明したように、即値を演算に使用する場
合に使うパスである。
命令実行時の対象ビットを指定する信号であり、４ビッ
ト幅で16ビットを指定できる。Branch Adrs L(9)は分岐
命令の分岐先アドレスの下位９ビットを指定する信号で
あり、 JSR Adrs(10) はサブルーチン分岐命令のサブル
ーチンの先頭番地を指定する信号である。 Imm Data(1
6) は先にも説明したように、即値を演算に使用する場
合に使うパスである。
【０１１０】図11は本発明のマイクロコンピュータの命
令デコーダの回路構成の一例を示すブロック図である。
なお、この図11では、図７乃至図９，図10の説明に使用
した信号を使い、各命令毎に図13〜図28の命令セット一
覧表に示す制御信号を生成するものである。
令デコーダの回路構成の一例を示すブロック図である。
なお、この図11では、図７乃至図９，図10の説明に使用
した信号を使い、各命令毎に図13〜図28の命令セット一
覧表に示す制御信号を生成するものである。
【０１１１】e0X番台の制御信号は基本的に期間T1, T2
においてアクティブになるが、プログラムメモリ領域51
あるいはオペコードラッチ56の出力からタレ流しで生成
することに起因するタイミングの変化点の不要なグリッ
チが発生することを許している。これは、これらの e0X
番台の制御信号が最終的に期間T2の立ち上がりエッジの
タイミングで目的の動作が完了していれば問題はないた
め、グリッチの発生によって不要な動作を一旦行なった
としても最終的に目的の動作に戻ればよいような回路を
制御する部分にのみに使用しているためである。
においてアクティブになるが、プログラムメモリ領域51
あるいはオペコードラッチ56の出力からタレ流しで生成
することに起因するタイミングの変化点の不要なグリッ
チが発生することを許している。これは、これらの e0X
番台の制御信号が最終的に期間T2の立ち上がりエッジの
タイミングで目的の動作が完了していれば問題はないた
め、グリッチの発生によって不要な動作を一旦行なった
としても最終的に目的の動作に戻ればよいような回路を
制御する部分にのみに使用しているためである。
【０１１２】e2X番台の信号は期間T2においてアクティ
ブになり、補助クロックφＬで同期をとる。この信号は
グリッチが許されない回路を制御する部分に使用され
る。グリッチが許されない回路とはたとえば、レジスタ
の値をロードする制御のための回路等である。そのよう
な回路では、レジスタの値をロードする際にグリッチが
発生すると、一旦プリチャージされているレジスタバス
SEQ-A 25が不要な値にディスチャージされて正しい値に
戻るまでに時間を要するためグリッチの発生は許されな
い。
ブになり、補助クロックφＬで同期をとる。この信号は
グリッチが許されない回路を制御する部分に使用され
る。グリッチが許されない回路とはたとえば、レジスタ
の値をロードする制御のための回路等である。そのよう
な回路では、レジスタの値をロードする際にグリッチが
発生すると、一旦プリチャージされているレジスタバス
SEQ-A 25が不要な値にディスチャージされて正しい値に
戻るまでに時間を要するためグリッチの発生は許されな
い。
【０１１３】同様に、 e6X番台の信号は期間T3において
アクティブになり、補助クロックφＨで同期を取る。こ
の信号では更に、たとえばレジスタへの書き込み信号e6
1 のように、グリッチが発生した場合には誤ったレジス
タにデータが書き込まれてしまって誤動作が生じるた
め、グリッチの発生は絶対に許されない。
アクティブになり、補助クロックφＨで同期を取る。こ
の信号では更に、たとえばレジスタへの書き込み信号e6
1 のように、グリッチが発生した場合には誤ったレジス
タにデータが書き込まれてしまって誤動作が生じるた
め、グリッチの発生は絶対に許されない。
【０１１４】e4X番台の信号は期間T2, T3においてアク
ティブになり、 e0X番台と同様にグリッチが許される回
路の制御に使用される。この他、特殊なタイミングで生
成される制御信号には e8X番台を使用している。たとえ
ば、前述した割り込み, リセットに対応して発生する信
号e87 は期間T2においてアクティブになるが、プログラ
ムリードとは非同期で発生するため、それらの信号とは
区別した信号名を付与してある。
ティブになり、 e0X番台と同様にグリッチが許される回
路の制御に使用される。この他、特殊なタイミングで生
成される制御信号には e8X番台を使用している。たとえ
ば、前述した割り込み, リセットに対応して発生する信
号e87 は期間T2においてアクティブになるが、プログラ
ムリードとは非同期で発生するため、それらの信号とは
区別した信号名を付与してある。
【０１１５】図13〜図28は本発明のマイクロコンピュー
タの第１の実施例のCPU の命令セットの一覧表であり、
各命令とそのコード及びそれぞれの命令を実行する際に
アクティブになる制御信号を示したものである。なお、
図13〜図28は本来は図13, 図15, 図17, 図19, 図21, 図
23, 図25, 図27が順に上から下方向へ、また図14, 図1
6, 図18, 図20, 図22, 図24, 図26, 図28が順に上から
下方向へ配列され、奇数番号の図が左側に、偶数番号の
図が右側に配列された一枚の図である。
タの第１の実施例のCPU の命令セットの一覧表であり、
各命令とそのコード及びそれぞれの命令を実行する際に
アクティブになる制御信号を示したものである。なお、
図13〜図28は本来は図13, 図15, 図17, 図19, 図21, 図
23, 図25, 図27が順に上から下方向へ、また図14, 図1
6, 図18, 図20, 図22, 図24, 図26, 図28が順に上から
下方向へ配列され、奇数番号の図が左側に、偶数番号の
図が右側に配列された一枚の図である。
【０１１６】また、奇数番号の各図においては左側の欄
から順に、命令のグループ, ニモニックコード, ファン
クション, 16ビット長の命令コードが順に、偶数番号の
各図においては左側の欄から順に、命令のグループ, ニ
モニックコード, , 制御信号eXX が順に記載されてい
る。各命令に関して概略の内容を図30〜図35に示す。
から順に、命令のグループ, ニモニックコード, ファン
クション, 16ビット長の命令コードが順に、偶数番号の
各図においては左側の欄から順に、命令のグループ, ニ
モニックコード, , 制御信号eXX が順に記載されてい
る。各命令に関して概略の内容を図30〜図35に示す。
【０１１７】STM, BMS, BMC 命令は、条件判定回路を一
命令でセットアップするための命令であり、条件判定を
実施したい場合に使用する。図35に示されている記号
は、図13〜図28に使われているオペランド指定記号であ
る。
命令でセットアップするための命令であり、条件判定を
実施したい場合に使用する。図35に示されている記号
は、図13〜図28に使われているオペランド指定記号であ
る。
【０１１８】図29はこれらの命令コードの生成の関係を
分かりやすくしたものである。図中、ハッチングが付与
された部分でコードのグルーピングをしてデコードを実
施する。
分かりやすくしたものである。図中、ハッチングが付与
された部分でコードのグルーピングをしてデコードを実
施する。
【０１１９】このような本発明のマイクロコンピュータ
に使用されている命令セットは、命令実行速度を向上さ
せるために以下のような観点に従って構成されている。 (1) オペランドのアドレス演算を不要にする。 (2) 分岐命令の相対アドレス演算を不要にする。 (3) 条件分岐判定を命令デコードサイクルでは行わな
い。 (4) 基本的にほとんどの命令は１命令／１ワード（16ビ
ット）、即ち１フェッチサイクルでフェッチ可能にす
る。
に使用されている命令セットは、命令実行速度を向上さ
せるために以下のような観点に従って構成されている。 (1) オペランドのアドレス演算を不要にする。 (2) 分岐命令の相対アドレス演算を不要にする。 (3) 条件分岐判定を命令デコードサイクルでは行わな
い。 (4) 基本的にほとんどの命令は１命令／１ワード（16ビ
ット）、即ち１フェッチサイクルでフェッチ可能にす
る。
【０１２０】ここでアドレス演算とは、アクセス対象の
メモリアドレスをインデックスレジスタあるいはディス
プレースメントを用いて命令実行中に演算することを指
している。(1) 及び(2) のアドレス演算を不要にするこ
とによってマイクロコンピュータの基本サイクルを１サ
イクル省略することが可能になる。
メモリアドレスをインデックスレジスタあるいはディス
プレースメントを用いて命令実行中に演算することを指
している。(1) 及び(2) のアドレス演算を不要にするこ
とによってマイクロコンピュータの基本サイクルを１サ
イクル省略することが可能になる。
【０１２１】アドレスビット幅は通常は少なくとも16ビ
ット程度、多い場合には64ビットにも及ぶが、アドレス
演算の桁上がりの時間を考えるとそのために１サイクル
は必要であり、命令実行速度を向上させる上での一つの
ネックになる。制御系のプログラムではプログラムが R
OM化されて固定しているため、必要なアドレス演算は予
めプログラミング時に最適化しておくことで、また余り
大規模なプログラムを想定しなければ、必ずしもインデ
ックスレジスタ等は必要でなくなる。
ット程度、多い場合には64ビットにも及ぶが、アドレス
演算の桁上がりの時間を考えるとそのために１サイクル
は必要であり、命令実行速度を向上させる上での一つの
ネックになる。制御系のプログラムではプログラムが R
OM化されて固定しているため、必要なアドレス演算は予
めプログラミング時に最適化しておくことで、また余り
大規模なプログラムを想定しなければ、必ずしもインデ
ックスレジスタ等は必要でなくなる。
【０１２２】具体的には、(1) のオペランドのアドレス
演算を不要にすることに関して以下の命令を工夫してい
る。先ず、レジスタの指定を直接レジスタの物理アドレ
スで行なうようにした。レジスタは本実施例では64の空
間に配置されており、６ビットで指定される。６ビット
幅にした理由は、(4) の１命令のビット長を１ワード内
に収めようとした場合に可能な最大ビット幅を考慮して
決定されている。
演算を不要にすることに関して以下の命令を工夫してい
る。先ず、レジスタの指定を直接レジスタの物理アドレ
スで行なうようにした。レジスタは本実施例では64の空
間に配置されており、６ビットで指定される。６ビット
幅にした理由は、(4) の１命令のビット長を１ワード内
に収めようとした場合に可能な最大ビット幅を考慮して
決定されている。
【０１２３】レジスタへ即値を格納する SET命令では、
バイトサイズの即値を格納する場合に命令コードの16ビ
ットの内の８ビットが占められるため、レジスタアドレ
ス指定に６ビットを使用すれば命令コード識別のために
２ビットが残ることになる。MOV命令のレジスタtoレジ
スタ間転送命令ではソースレジスタ及びデスティネーシ
ョンレジスタの指定にそれぞれ６ビット、計12ビットが
必要であり、残された４ビットで命令コード識別をすれ
ばよいことになる。 ADD命令等のレジスタ演算命令の場
合は、演算の種別を表すために６ビットを使用しても、
命令コード識別に４ビットが残される。図13〜図28の一
覧表に示されている命令セットにおいて、source reg,
dest reg, immediate data, culculate type等と示され
ている命令がこれに相当する。
バイトサイズの即値を格納する場合に命令コードの16ビ
ットの内の８ビットが占められるため、レジスタアドレ
ス指定に６ビットを使用すれば命令コード識別のために
２ビットが残ることになる。MOV命令のレジスタtoレジ
スタ間転送命令ではソースレジスタ及びデスティネーシ
ョンレジスタの指定にそれぞれ６ビット、計12ビットが
必要であり、残された４ビットで命令コード識別をすれ
ばよいことになる。 ADD命令等のレジスタ演算命令の場
合は、演算の種別を表すために６ビットを使用しても、
命令コード識別に４ビットが残される。図13〜図28の一
覧表に示されている命令セットにおいて、source reg,
dest reg, immediate data, culculate type等と示され
ている命令がこれに相当する。
【０１２４】次に、メモリ領域アクセスに関してもアク
セス対象のメモリのアドレスを特別のレジスタに格納さ
れた値を用いた、レジスタ間接アドレッシングを用いる
ことでアドレス演算をなくす工夫をした。
セス対象のメモリのアドレスを特別のレジスタに格納さ
れた値を用いた、レジスタ間接アドレッシングを用いる
ことでアドレス演算をなくす工夫をした。
【０１２５】図13〜図28の一覧表に示されている命令セ
ットの中で、ext. data operationのグループに属するS
ET ext2, data等の一連の命令群がこれに相当する。本
実施例では、二つのExternal Address Pointerレジスタ
(図37〜図42にEAP で示されている) が備えられてお
り、使用する間接アドレス格納レジスタの区別を命令コ
ード中のext ビットの１ビットで行っている。アクセス
対象のメモリアドレスはこのレジスタに格納された値そ
のものが使用される。実際の回路では、このExternal A
ddress Pointerレジスタは図４の参照符号45のスタック
レジスタと等価な回路構成をとっていて、Ｅバス(SEQ-
E) あるいはＦバス(SEQ-F) を介して参照符号41にて示
されているプログラムカウンタ（この場合にはメモリア
ドレスバッファとして作用する）へ直接データ転送が可
能なになっている。レジスタ間接アドレッシングの実行
に際しては、 e61-Aのゲートが開いて EAPレジスタの値
はＥバスを介してSCラッチ41に流れる。
ットの中で、ext. data operationのグループに属するS
ET ext2, data等の一連の命令群がこれに相当する。本
実施例では、二つのExternal Address Pointerレジスタ
(図37〜図42にEAP で示されている) が備えられてお
り、使用する間接アドレス格納レジスタの区別を命令コ
ード中のext ビットの１ビットで行っている。アクセス
対象のメモリアドレスはこのレジスタに格納された値そ
のものが使用される。実際の回路では、このExternal A
ddress Pointerレジスタは図４の参照符号45のスタック
レジスタと等価な回路構成をとっていて、Ｅバス(SEQ-
E) あるいはＦバス(SEQ-F) を介して参照符号41にて示
されているプログラムカウンタ（この場合にはメモリア
ドレスバッファとして作用する）へ直接データ転送が可
能なになっている。レジスタ間接アドレッシングの実行
に際しては、 e61-Aのゲートが開いて EAPレジスタの値
はＥバスを介してSCラッチ41に流れる。
【０１２６】この場合、本来のプログラムカウンタのPC
値はプログラムカウンタの結果レジスタ44に保持され
る。 e65-Aまたは e65-Bのゲートが指定される仕組み
は、図９，図10に示されている命令デコーダ66の回路中
のTO stack(4) へ至る信号線により信号e51 または e52
で Stack13または Stack14を指定するように直接ハード
ワイヤードにスタックレジスタが指定される。但し、メ
モリ領域をアクセスするためには、メモリ空間をプログ
ラム領域51と同じにしているので、実行サイクルとして
は１サイクルでは済まず、複数サイクルが必要となる。
値はプログラムカウンタの結果レジスタ44に保持され
る。 e65-Aまたは e65-Bのゲートが指定される仕組み
は、図９，図10に示されている命令デコーダ66の回路中
のTO stack(4) へ至る信号線により信号e51 または e52
で Stack13または Stack14を指定するように直接ハード
ワイヤードにスタックレジスタが指定される。但し、メ
モリ領域をアクセスするためには、メモリ空間をプログ
ラム領域51と同じにしているので、実行サイクルとして
は１サイクルでは済まず、複数サイクルが必要となる。
【０１２７】分岐命令で相対アドレッシングを行うこと
は一般的に知られているが、この場合にもアドレス演算
に時間を要するため、本実施例では採用していない。そ
の代わりに、上述のスタックレジスタを用いた BRT, BR
S, RTS命令等のレジスタ間接分岐と、命令コード中のオ
ペランドビットを直接の分岐先とする BRC, BRA, JSR命
令とが用意されている。
は一般的に知られているが、この場合にもアドレス演算
に時間を要するため、本実施例では採用していない。そ
の代わりに、上述のスタックレジスタを用いた BRT, BR
S, RTS命令等のレジスタ間接分岐と、命令コード中のオ
ペランドビットを直接の分岐先とする BRC, BRA, JSR命
令とが用意されている。
【０１２８】BRT, RTS, BRS命令では、指定された Stac
kレジスタに格納された値が直接プログラムカウンタに
代入される。 BRT命令の場合、図９，図10に示されてい
るTOStack(4) の指定に命令ラッチのビット５〜２の４
ビットが接続されると共に信号e65 がアクティブになっ
て図４の e65-1〜 e65-8のいずれかのゲートが開いてス
タックレジスタの値がＥバスを介してプログラムカウン
タ41に格納される。同時に、図９，図10に示されている
FROM Stack(4) の指定に命令ラッチのビット９〜６の４
ビットが接続されると共に信号e66 がアクティブになっ
て図４の e66-1〜e66-8 のいずれかのゲートが開き、re
sultレジスタ44に保持されている今まで実行されていた
PC値がＦバスを介して指定された別のスタックレジスタ
に退避される。
kレジスタに格納された値が直接プログラムカウンタに
代入される。 BRT命令の場合、図９，図10に示されてい
るTOStack(4) の指定に命令ラッチのビット５〜２の４
ビットが接続されると共に信号e65 がアクティブになっ
て図４の e65-1〜 e65-8のいずれかのゲートが開いてス
タックレジスタの値がＥバスを介してプログラムカウン
タ41に格納される。同時に、図９，図10に示されている
FROM Stack(4) の指定に命令ラッチのビット９〜６の４
ビットが接続されると共に信号e66 がアクティブになっ
て図４の e66-1〜e66-8 のいずれかのゲートが開き、re
sultレジスタ44に保持されている今まで実行されていた
PC値がＦバスを介して指定された別のスタックレジスタ
に退避される。
【０１２９】このようにして、本実施例では一種のレジ
スタ間接指定サブルーチン分岐命令が実現されている。
他の、BRS, RTS命令等はこの BRT命令の動作を分解した
一方のみの動作を行なう。これらの命令ではスタックレ
ジスタ幅である16ビット幅のアドレスに自由に分岐可能
になる。
スタ間接指定サブルーチン分岐命令が実現されている。
他の、BRS, RTS命令等はこの BRT命令の動作を分解した
一方のみの動作を行なう。これらの命令ではスタックレ
ジスタ幅である16ビット幅のアドレスに自由に分岐可能
になる。
【０１３０】BRC, BRA命令の条件分岐は相対アドレス演
算に代えて下位９ビットの絶対アドレスと 512バイト単
位のページの概念を導入することにより、自身のペー
ジ, 前後のページ, 絶対ゼロページの４種類を２ビット
のコントロールビットで表し（図13〜図28中のBRA, BRC
の行のビット９，10参照）、これに条件分岐／無条件分
岐のコントロールビットを１ビット（図13〜図28中のBR
A, BRCの行のビット11参照）を加えた12ビットのオペラ
ンドに加えて残り４ビットを命令識別に用いることがで
きる。相対アドレスはページ単位で＋／−すればよく、
このインクリメント／デクリメント演算もアドレスビッ
ト幅から９ビットを引いた幅を処理する回路で済み、桁
上がりに要する遅延時間を短くすることができる。
算に代えて下位９ビットの絶対アドレスと 512バイト単
位のページの概念を導入することにより、自身のペー
ジ, 前後のページ, 絶対ゼロページの４種類を２ビット
のコントロールビットで表し（図13〜図28中のBRA, BRC
の行のビット９，10参照）、これに条件分岐／無条件分
岐のコントロールビットを１ビット（図13〜図28中のBR
A, BRCの行のビット11参照）を加えた12ビットのオペラ
ンドに加えて残り４ビットを命令識別に用いることがで
きる。相対アドレスはページ単位で＋／−すればよく、
このインクリメント／デクリメント演算もアドレスビッ
ト幅から９ビットを引いた幅を処理する回路で済み、桁
上がりに要する遅延時間を短くすることができる。
【０１３１】実回路としては図13〜図28の一覧表の信号
e47 で論理積されたpage activate信号がこの制御部分
に相当し、結果レジスタ44の上位部分のresult Hレジス
タ44H に分離してＥバスにそのページ指定を独立して供
給する。一方、下位９ビットは命令コードラッチから直
接アドレス値が供給される。この動作は信号e63 で論理
積された制御信号で制御される。
e47 で論理積されたpage activate信号がこの制御部分
に相当し、結果レジスタ44の上位部分のresult Hレジス
タ44H に分離してＥバスにそのページ指定を独立して供
給する。一方、下位９ビットは命令コードラッチから直
接アドレス値が供給される。この動作は信号e63 で論理
積された制御信号で制御される。
【０１３２】JSR命令では復帰アドレスを格納するスタ
ックレジスタを選択可能にするために下位３ビットをス
タックの指定に使用し、ビット３〜12までの10ビットを
オクタルでオフセットを設けたサブルーチンの絶対アド
レスの指定に使用している。サブルーチンの配置は13ビ
ットアドレス幅、即ち8Kワードの空間に限定されるが、
制御用の小規模のプログラムの場合にはこの制限があっ
ても十分に実用的である。換言すれば、本発明のマイク
ロコンピュータは汎用的なプログラムの自由度を多少犠
牲にして、高速化を狙った設計になっている。
ックレジスタを選択可能にするために下位３ビットをス
タックの指定に使用し、ビット３〜12までの10ビットを
オクタルでオフセットを設けたサブルーチンの絶対アド
レスの指定に使用している。サブルーチンの配置は13ビ
ットアドレス幅、即ち8Kワードの空間に限定されるが、
制御用の小規模のプログラムの場合にはこの制限があっ
ても十分に実用的である。換言すれば、本発明のマイク
ロコンピュータは汎用的なプログラムの自由度を多少犠
牲にして、高速化を狙った設計になっている。
【０１３３】JSR命令は無条件で実行され、図４中の信
号e64 でゲートされた回路により命令コードラッチから
下位13ビットのアドレスが直接Ｅバスを介してプログラ
ムカウンタ41に供給される。同時に、それまで保持され
ていた実行アドレスはresultレジスタ44からＦバスを介
して指定のスタックレジスタに制御信号e66 により格納
される。格納スタックレジスタの指定は図９，図10のFR
OM Stack(4) を制御信号e49 により選択した命令ラッチ
のビット０〜２の３ビットの信号パスである。なおこの
際、最下位の１ビットは”１”に固定されている。
号e64 でゲートされた回路により命令コードラッチから
下位13ビットのアドレスが直接Ｅバスを介してプログラ
ムカウンタ41に供給される。同時に、それまで保持され
ていた実行アドレスはresultレジスタ44からＦバスを介
して指定のスタックレジスタに制御信号e66 により格納
される。格納スタックレジスタの指定は図９，図10のFR
OM Stack(4) を制御信号e49 により選択した命令ラッチ
のビット０〜２の３ビットの信号パスである。なおこの
際、最下位の１ビットは”１”に固定されている。
【０１３４】以上に説明したように、各命令のコードは
オペランドのフィールドと命令識別のフィールドとで構
成されているが、図13〜図28の一覧表の中で制御信号eX
X はこの命令識別ビットのフィールドとサイクル数をカ
ウントする回路出力とをデコードすることにより生成さ
れる。なお、命令セットに関する工夫の内の第３の特徴
である条件分岐判定の対策に関しては後述する。以上が
本実施例で採られている命令セットの面から見た実行速
度高速化のための工夫である。
オペランドのフィールドと命令識別のフィールドとで構
成されているが、図13〜図28の一覧表の中で制御信号eX
X はこの命令識別ビットのフィールドとサイクル数をカ
ウントする回路出力とをデコードすることにより生成さ
れる。なお、命令セットに関する工夫の内の第３の特徴
である条件分岐判定の対策に関しては後述する。以上が
本実施例で採られている命令セットの面から見た実行速
度高速化のための工夫である。
【０１３５】次に、本実施例の命令セットの各命令コー
ドの設計の考え方について説明する。本発明のマイクロ
コンピュータでは、１命令／１ワードを基本としてお
り、更に以下の点が考慮されている。
ドの設計の考え方について説明する。本発明のマイクロ
コンピュータでは、１命令／１ワードを基本としてお
り、更に以下の点が考慮されている。
【０１３６】(1) 即値設定にオペランドビットを多く割
り付ける。 (2) 分岐命令にオペランドビットを多く割り付ける。 (3) オペランドビット及び使用される即値を極力ビット
シフトせずに済むようにする。 (4) ソースレジスタアドレスの指定ビットを固定する。 (5) デスティネーションレジスタアドレスの指定ビッ
ト，間接分岐レジスタアドレスの指定ビットの位置をな
るべく固定する。 (6) 演算種別の制御ビットを一括する。 (7) 全ビット”Ｈ”の命令コードに対してはプログラム
の実行に悪影響の少ない命令を割り当てる。
り付ける。 (2) 分岐命令にオペランドビットを多く割り付ける。 (3) オペランドビット及び使用される即値を極力ビット
シフトせずに済むようにする。 (4) ソースレジスタアドレスの指定ビットを固定する。 (5) デスティネーションレジスタアドレスの指定ビッ
ト，間接分岐レジスタアドレスの指定ビットの位置をな
るべく固定する。 (6) 演算種別の制御ビットを一括する。 (7) 全ビット”Ｈ”の命令コードに対してはプログラム
の実行に悪影響の少ない命令を割り当てる。
【０１３７】図29は図13〜図28の一覧表の命令セットの
命令識別ビットを抜き出して整理した一覧表である。図
29において”１”または”０”が記入されているビット
のみが各命令を識別するために必要最低限のビットであ
る。
命令識別ビットを抜き出して整理した一覧表である。図
29において”１”または”０”が記入されているビット
のみが各命令を識別するために必要最低限のビットであ
る。
【０１３８】上述の(1) 〜(3) の目的を達成するため
に、全体的に識別ビットがビット０，１及び上位のビッ
ト14, 15に集中されている。即ち、 SET命令の８ビット
即値,BRA, BRC命令の分岐先の下位９ビットは(3) の条
件を達成するためにビットを揃えており、下位８ビット
または９ビットが必要になる。このため、 SET命令の格
納先レジスタ指定はビット８〜13が使用されるようにす
れば合理的であり、(4) のソースレジスタ指定は逆に
下位ビット側にすれば MOV命令の実現のために都合がよ
い。
に、全体的に識別ビットがビット０，１及び上位のビッ
ト14, 15に集中されている。即ち、 SET命令の８ビット
即値,BRA, BRC命令の分岐先の下位９ビットは(3) の条
件を達成するためにビットを揃えており、下位８ビット
または９ビットが必要になる。このため、 SET命令の格
納先レジスタ指定はビット８〜13が使用されるようにす
れば合理的であり、(4) のソースレジスタ指定は逆に
下位ビット側にすれば MOV命令の実現のために都合がよ
い。
【０１３９】(4) のソースレジスタ指定を固定するとい
うことは命令のデコードとは無関係にソースレジスタ指
定がされるということであり、命令実行時間を短縮する
目的がある。図９，図10の各オペランドビットの引き出
しは一番時間的に厳しい動作をデフォールト値（図では
elseで示す) のゲート側に設定することにより、高速化
が実現されるようにしている。ソースレジスタ指定は命
令の実行手順の最初の方にあるため、(4) の条件は重要
である。ソースレジスタ指定は MOV命令のみについて考
えれば、下位８ビットのいずれの位置でもよいが、 BR
T, BRS, RES命令等のその他の命令のデコードをも考慮
すれば、ビット３〜７の６ビットを使用することが望ま
しい。演算種別を指示するコードはデスティネーション
レジスタ指定のビットと同じ位置、即ちビット８〜12の
５ビットが用いられる。
うことは命令のデコードとは無関係にソースレジスタ指
定がされるということであり、命令実行時間を短縮する
目的がある。図９，図10の各オペランドビットの引き出
しは一番時間的に厳しい動作をデフォールト値（図では
elseで示す) のゲート側に設定することにより、高速化
が実現されるようにしている。ソースレジスタ指定は命
令の実行手順の最初の方にあるため、(4) の条件は重要
である。ソースレジスタ指定は MOV命令のみについて考
えれば、下位８ビットのいずれの位置でもよいが、 BR
T, BRS, RES命令等のその他の命令のデコードをも考慮
すれば、ビット３〜７の６ビットを使用することが望ま
しい。演算種別を指示するコードはデスティネーション
レジスタ指定のビットと同じ位置、即ちビット８〜12の
５ビットが用いられる。
【０１４０】(7) の点に関しては、 MOV命令を割り当て
ることにより悪影響の少ない命令をコード割り付けし
た。これは、メモリ読み出しでは各サイクルにおいて
は、データバス50が”Ｈ”にプリチャージされることが
メモリ読み出し回路との関係で高速化に有利であるため
であり、期間T2である読み出しサイクルではまず全ビッ
ト”Ｈ”の命令コードが読み出される。 RES命令あるい
は STP命令、分岐命令等のような誤動作の影響が大きい
と予想される命令の識別ビットに”０”を多くすること
により、期間T2における誤動作の可能性を少なくするこ
とができる。
ることにより悪影響の少ない命令をコード割り付けし
た。これは、メモリ読み出しでは各サイクルにおいて
は、データバス50が”Ｈ”にプリチャージされることが
メモリ読み出し回路との関係で高速化に有利であるため
であり、期間T2である読み出しサイクルではまず全ビッ
ト”Ｈ”の命令コードが読み出される。 RES命令あるい
は STP命令、分岐命令等のような誤動作の影響が大きい
と予想される命令の識別ビットに”０”を多くすること
により、期間T2における誤動作の可能性を少なくするこ
とができる。
【０１４１】以上の点を考慮して命令コードを設計した
結果が図13〜図28の一覧表に示す命令セットの一例であ
る。本実施例では、使用可能な全てのコードを使い切っ
てはおらず、未定義命令のデコードは回路を減らすため
に省略している。
結果が図13〜図28の一覧表に示す命令セットの一例であ
る。本実施例では、使用可能な全てのコードを使い切っ
てはおらず、未定義命令のデコードは回路を減らすため
に省略している。
【０１４２】次に請求項５の発明としての条件判定回路
を備えたマイクロコンピュータの一実施例（以下、第１
の実施例の他の実施例という）について説明する。図36
は本発明のマイクロコンピュータの第１の実施例の他の
実施例の条件判定回路の構成を示すブロック図である。
を備えたマイクロコンピュータの一実施例（以下、第１
の実施例の他の実施例という）について説明する。図36
は本発明のマイクロコンピュータの第１の実施例の他の
実施例の条件判定回路の構成を示すブロック図である。
【０１４３】図36において、参照符号101-1 乃至101-15
で示されている８ビットレジスタは条件判定の対象とし
て選択可能なレジスタ群である。これらのレジスタ101-
1 〜101-15はスイッチ102-1 乃至102-15によってそれぞ
れSEQ-T バスに接続されており、それぞれ信号Ｔ00乃至
Ｔ14により制御される。信号Ｔ00〜Ｔ14はSelect Reg
(4) 信号103 をデコードして得られ、前述の如く、BMS,
BMC, STM 命令等で条件判定の対象のレジスタを選択す
ることができる。
で示されている８ビットレジスタは条件判定の対象とし
て選択可能なレジスタ群である。これらのレジスタ101-
1 〜101-15はスイッチ102-1 乃至102-15によってそれぞ
れSEQ-T バスに接続されており、それぞれ信号Ｔ00乃至
Ｔ14により制御される。信号Ｔ00〜Ｔ14はSelect Reg
(4) 信号103 をデコードして得られ、前述の如く、BMS,
BMC, STM 命令等で条件判定の対象のレジスタを選択す
ることができる。
【０１４４】このようにして、レジスタ101-1 〜101-15
の内から一つだけ選択されたレジスタの各ビットの出力
は EXNORゲート104-0 〜104-7 の入力にそれぞれ供給さ
れる。各 EXNORゲート104-0 〜104-7 の他方の入力はコ
ンペアレジスタ105-0 〜105-7 の出力に接続されてお
り、両者の一致がビット毎に判定される。
の内から一つだけ選択されたレジスタの各ビットの出力
は EXNORゲート104-0 〜104-7 の入力にそれぞれ供給さ
れる。各 EXNORゲート104-0 〜104-7 の他方の入力はコ
ンペアレジスタ105-0 〜105-7 の出力に接続されてお
り、両者の一致がビット毎に判定される。
【０１４５】参照符号106 はマスクレジスタである。各
EXNORゲート104-0 〜104-7 の出力を回路100 によりマ
スクして８ビット全体のAND を取ることにより分岐条件
判定を行ない、更にこの回路100 の出力を最終的に補助
クロックφＬで同期させ、 BRC命令等のT3のタイミング
で分岐するか否かの制御をマスクレジスタ106 が確定す
る。
EXNORゲート104-0 〜104-7 の出力を回路100 によりマ
スクして８ビット全体のAND を取ることにより分岐条件
判定を行ない、更にこの回路100 の出力を最終的に補助
クロックφＬで同期させ、 BRC命令等のT3のタイミング
で分岐するか否かの制御をマスクレジスタ106 が確定す
る。
【０１４６】マスクレジスタ106 は参照符号107-0 〜10
7-0 にて示されているデータセット及びデータクリア回
路を備えており、制御信号e70 により指定ビットのみを
直接セットし、他のビットは全てクリアする機能を有す
る。この機能は、前述したBMS, BMC命令に対応して使用
される。ビットの指定は参照符号108 にて示されている
信号B0〜B7を生成する回路で行なわれる。この回路108
の入力としてはBit Decoder(3)とビット操作制御信号e4
1Bが使われる。たとえば、ビット１が選択されている場
合には、信号B1B のみが”Ｌ”となりB1B 以外のB0B, B
2B…B7B は”Ｌ”となって他のビットが信号e70 でクリ
アされる。
7-0 にて示されているデータセット及びデータクリア回
路を備えており、制御信号e70 により指定ビットのみを
直接セットし、他のビットは全てクリアする機能を有す
る。この機能は、前述したBMS, BMC命令に対応して使用
される。ビットの指定は参照符号108 にて示されている
信号B0〜B7を生成する回路で行なわれる。この回路108
の入力としてはBit Decoder(3)とビット操作制御信号e4
1Bが使われる。たとえば、ビット１が選択されている場
合には、信号B1B のみが”Ｌ”となりB1B 以外のB0B, B
2B…B7B は”Ｌ”となって他のビットが信号e70 でクリ
アされる。
【０１４７】レジスタ101-1 〜101-15にて構成されるレ
ジスタ群は上述の他に図36に示す回路によって、ビット
セットあるいはビットクリアが実施される。即ち、先に
説明した回路108 と109 にて示されているDestination
Reg(6)との指定によって、110 の二つのスイッチを介し
てSEQ-B バスから入力されているレベルに指定のビット
のみ変更する事ができる。ビット演算命令実行時は、本
発明のマイクロコンピュータのCPU はALU 22の出力とし
て、ビットセット命令では”FF”, ビットクリア命令で
は”00”の値を強制的にSEQ-B バスに入力するので、SE
B, CLB命令によって対象のレジスタの対象のビットを設
定することができる。
ジスタ群は上述の他に図36に示す回路によって、ビット
セットあるいはビットクリアが実施される。即ち、先に
説明した回路108 と109 にて示されているDestination
Reg(6)との指定によって、110 の二つのスイッチを介し
てSEQ-B バスから入力されているレベルに指定のビット
のみ変更する事ができる。ビット演算命令実行時は、本
発明のマイクロコンピュータのCPU はALU 22の出力とし
て、ビットセット命令では”FF”, ビットクリア命令で
は”00”の値を強制的にSEQ-B バスに入力するので、SE
B, CLB命令によって対象のレジスタの対象のビットを設
定することができる。
【０１４８】これらの回路機能によりBMS, BMC命令が実
行される。即ち、マスクレジスタ106 の指定のビットを
Bit Decoder信号で指定して、信号e70 をアクティブに
することでセットする。また、Dest Reg 109にはコンペ
アレジスタ105 の番地を強制的に信号e44Bで指定して
（図９，図10参照）、ALU 22からはオール”Ｈ”あるい
はオール”Ｌ”のデータをSEQ-B バスに入力してコンペ
アレジスタ105 に値を格納し（図55, 図13〜図28参
照）、Select Reg Latch 103に比較判定の対象となるレ
ジスタを指定するアドレスを信号e69 のタイミングで格
納する（図９，図10参照）。
行される。即ち、マスクレジスタ106 の指定のビットを
Bit Decoder信号で指定して、信号e70 をアクティブに
することでセットする。また、Dest Reg 109にはコンペ
アレジスタ105 の番地を強制的に信号e44Bで指定して
（図９，図10参照）、ALU 22からはオール”Ｈ”あるい
はオール”Ｌ”のデータをSEQ-B バスに入力してコンペ
アレジスタ105 に値を格納し（図55, 図13〜図28参
照）、Select Reg Latch 103に比較判定の対象となるレ
ジスタを指定するアドレスを信号e69 のタイミングで格
納する（図９，図10参照）。
【０１４９】この条件判定回路の対象となるレジスタ群
(101-1〜101-15) の実施例として、図37〜図42に示され
ているレジスタセットの内、特にSEQ adrsが01から0F番
地の15アドレス分のレジスタが設定されている。更に、
詳しくは図43〜図54に各レジスタのビット毎の機能が記
述されている。
(101-1〜101-15) の実施例として、図37〜図42に示され
ているレジスタセットの内、特にSEQ adrsが01から0F番
地の15アドレス分のレジスタが設定されている。更に、
詳しくは図43〜図54に各レジスタのビット毎の機能が記
述されている。
【０１５０】たとえば、タイマのオーバフローあるいは
割り込み要求ビットをこのレジスタ群(101-1〜101-15)
に割り付けることにより、指定すべきビットを予めBMS,
BMC命令で設定しておけば、”QLOOP:BRC LOP”のよう
なプログラムを組むことによって、オーバフローが発生
した場合には次のサイクルでこの待ちループから抜け出
すことが可能になる。このことは、事前に発生する事象
を待ち受けるプログラムを組むことによって非常に早い
応答速度のルーチンを成立させることができることを意
味する。
割り込み要求ビットをこのレジスタ群(101-1〜101-15)
に割り付けることにより、指定すべきビットを予めBMS,
BMC命令で設定しておけば、”QLOOP:BRC LOP”のよう
なプログラムを組むことによって、オーバフローが発生
した場合には次のサイクルでこの待ちループから抜け出
すことが可能になる。このことは、事前に発生する事象
を待ち受けるプログラムを組むことによって非常に早い
応答速度のルーチンを成立させることができることを意
味する。
【０１５１】図37〜図42及び図43〜図54に示されている
特別機能レジスタの一覧表について、以下に詳しく説明
する。なお、本実施例は、以上に説明した本発明のマイ
クロコンピュータを使用して通信プロトコルを処理する
専用の機能を実現する応用に特化した設計になってい
る。
特別機能レジスタの一覧表について、以下に詳しく説明
する。なお、本実施例は、以上に説明した本発明のマイ
クロコンピュータを使用して通信プロトコルを処理する
専用の機能を実現する応用に特化した設計になってい
る。
【０１５２】なお、図37〜図42は本来は順に上から下方
向へ配列された一枚の図である。また、図43〜図54は本
来は図43, 図45, 図47, 図49, 図51, 図53が順に上から
下方向へ、また図44, 図46, 図48, 図50, 図52, 図54が
順に上から下方向へ配列され、奇数番号の図が左側に、
偶数番号の図が右側に配列された一枚の図である。
向へ配列された一枚の図である。また、図43〜図54は本
来は図43, 図45, 図47, 図49, 図51, 図53が順に上から
下方向へ、また図44, 図46, 図48, 図50, 図52, 図54が
順に上から下方向へ配列され、奇数番号の図が左側に、
偶数番号の図が右側に配列された一枚の図である。
【０１５３】本発明のマイクロコンピュータでは、その
高速処理性能を生かして、マルチマスタバス通信方式の
システムにおいてフレームプロトコルまで処理する。具
体的には、アービトレーション，データリトライ，フレ
ームリトライ等の処理までプログラムでソフトウェアで
対応可能に構成されている。プログラムのみでは処理速
度が遅い部分に関しては専用の回路を付加することによ
りハードウェアで補っている。また、ワンチップ上に二
つのマイクロコンピュータを搭載したオンチップ構成と
し、それらの内の一方に本発明の高速マイクロコンピュ
ータを使用して通信専用の処理を行なわせるサブMCU と
し、他方には従来のマイクロコンピュータを使用してマ
ンマシンインタフェイスあるいはメカニカル制御等の機
能をプログラムすることにより、一つのチップに通信機
能と制御機能とを集積させたマイクロコンピュータを実
現することができる。
高速処理性能を生かして、マルチマスタバス通信方式の
システムにおいてフレームプロトコルまで処理する。具
体的には、アービトレーション，データリトライ，フレ
ームリトライ等の処理までプログラムでソフトウェアで
対応可能に構成されている。プログラムのみでは処理速
度が遅い部分に関しては専用の回路を付加することによ
りハードウェアで補っている。また、ワンチップ上に二
つのマイクロコンピュータを搭載したオンチップ構成と
し、それらの内の一方に本発明の高速マイクロコンピュ
ータを使用して通信専用の処理を行なわせるサブMCU と
し、他方には従来のマイクロコンピュータを使用してマ
ンマシンインタフェイスあるいはメカニカル制御等の機
能をプログラムすることにより、一つのチップに通信機
能と制御機能とを集積させたマイクロコンピュータを実
現することができる。
【０１５４】図37〜図42は本実施例のマイクロコンピュ
ータのCPU 内レジスタ空間に配列されたレジスタ群の一
覧表である。レジスタ空間は６ビットのレジスタアドレ
スで指定される最大64アドレスの空間として設定されて
いる。命令コード中のソースレジスタ，デスティネーシ
ョンレジスタ等を指定する６ビットのコードで操作対象
のレジスタを指定することが可能である。図中におい
て、SEQ adrsの欄がレジスタアドレスに相当する。CPUa
drs欄はメインCPU 側からアクセスする際に使用される
アドレスであり、欄中”hidden”はメインCPU からはア
クセスできないことを表す。メインCPU 側はアドレス空
間を節約するために更にローカルアドレスlocal adrsを
設けている。双方のCPU からアクセス可能なこれらのレ
ジスタをデータの授受の手段として使用することによ
り、疎結合のデュアルプロセッサシステムが実現され
る。
ータのCPU 内レジスタ空間に配列されたレジスタ群の一
覧表である。レジスタ空間は６ビットのレジスタアドレ
スで指定される最大64アドレスの空間として設定されて
いる。命令コード中のソースレジスタ，デスティネーシ
ョンレジスタ等を指定する６ビットのコードで操作対象
のレジスタを指定することが可能である。図中におい
て、SEQ adrsの欄がレジスタアドレスに相当する。CPUa
drs欄はメインCPU 側からアクセスする際に使用される
アドレスであり、欄中”hidden”はメインCPU からはア
クセスできないことを表す。メインCPU 側はアドレス空
間を節約するために更にローカルアドレスlocal adrsを
設けている。双方のCPU からアクセス可能なこれらのレ
ジスタをデータの授受の手段として使用することによ
り、疎結合のデュアルプロセッサシステムが実現され
る。
【０１５５】以下の説明においては特に断らない限り、
SEQ adrs欄のサブCPU 側のレジスタアドレスで説明を行
う。レジスタ空間は64アドレスであるが、アドレス”3
F”に配置されたテンポラリレジスタのみは特殊であっ
て、後述する如く一つのレジスタデータの書き込み側の
みは上位バイトと下位バイトとの入れ換えが可能なよう
にアドレス”1E”と”1F”とにも割り付けられている。
模式的には後述する図63, 図64に○付き数字12及び13で
示されているレジスタであり、読み出し時にはアドレ
ス”3F”のみが読み出されるが、書き込み時には○付き
数字13で示されているレジスタの例ではアドレス”3F”
が指定されていれば通常の上位バイトバスSEQ-D からデ
ータが書き込まれるが、アドレス”1F”が指定されてい
れば下位バイト書き込みバスSEQ-Bからデータが書き込
まれる。
SEQ adrs欄のサブCPU 側のレジスタアドレスで説明を行
う。レジスタ空間は64アドレスであるが、アドレス”3
F”に配置されたテンポラリレジスタのみは特殊であっ
て、後述する如く一つのレジスタデータの書き込み側の
みは上位バイトと下位バイトとの入れ換えが可能なよう
にアドレス”1E”と”1F”とにも割り付けられている。
模式的には後述する図63, 図64に○付き数字12及び13で
示されているレジスタであり、読み出し時にはアドレ
ス”3F”のみが読み出されるが、書き込み時には○付き
数字13で示されているレジスタの例ではアドレス”3F”
が指定されていれば通常の上位バイトバスSEQ-D からデ
ータが書き込まれるが、アドレス”1F”が指定されてい
れば下位バイト書き込みバスSEQ-Bからデータが書き込
まれる。
【０１５６】また、アドレス”０”には条件分岐命令用
のマスクレジスタ106 が、アドレス”10”には同じく条
件分岐命令用のコンペアレジスタ105 が割り付けられて
いる。他のアプリケーションに応じた機能レジスタの配
置はそれ以外の59のアドレスが使用される。アドレス”
00”〜”1F”の32のレジスタはバイトサイズのレジスタ
であり、命令コードとの関係で演算命令等の実行時には
バイト演算が自動的に選択される。これらの内、アドレ
ス”０”〜”0F”の16個のレジスタは特別に条件分岐判
定が可能なレジスタである。アドレス”20”〜”3F”の
32個のレジスタはワードサイズのレジスタである。これ
らの内、アドレス”30”〜”3D”の14個のレジスタはSE
Q-Eバス, SEQ-Fバスを介して、プログラムカウンタと
も接続されている。
のマスクレジスタ106 が、アドレス”10”には同じく条
件分岐命令用のコンペアレジスタ105 が割り付けられて
いる。他のアプリケーションに応じた機能レジスタの配
置はそれ以外の59のアドレスが使用される。アドレス”
00”〜”1F”の32のレジスタはバイトサイズのレジスタ
であり、命令コードとの関係で演算命令等の実行時には
バイト演算が自動的に選択される。これらの内、アドレ
ス”０”〜”0F”の16個のレジスタは特別に条件分岐判
定が可能なレジスタである。アドレス”20”〜”3F”の
32個のレジスタはワードサイズのレジスタである。これ
らの内、アドレス”30”〜”3D”の14個のレジスタはSE
Q-Eバス, SEQ-Fバスを介して、プログラムカウンタと
も接続されている。
【０１５７】これらのレジスタには、以下に説明するい
くつかの種類がある。 (1) メインCPU とのデータの授受を行なうデータバスボ
ックス的なバイト単位, ワード単位あるいはFIFO形式の
レジスタ群。レジスタによってデータ転送方向がメイン
CPU からサブCPU の方向か、あるいはその逆かが予め定
められており、ハードウェア的に結線されている。
くつかの種類がある。 (1) メインCPU とのデータの授受を行なうデータバスボ
ックス的なバイト単位, ワード単位あるいはFIFO形式の
レジスタ群。レジスタによってデータ転送方向がメイン
CPU からサブCPU の方向か、あるいはその逆かが予め定
められており、ハードウェア的に結線されている。
【０１５８】模式的には、図63, 図64に○付き数字６，
７で示されているレジスタがそのような機能を有する。
図上で CPU-LはメインCPU と接続されたローカルバスで
あり、CXXC信号またはCXXS信号でゲートされてラッチと
の間でデータを授受する。○付き数字６で示されている
レジスタはメインCPU からサブCPU の方向へのレジス
タ、同７で示されているレジスタはサブCPU からメイン
CPU の方向へのレジスタであり、二つのCPU の書き込み
タイミングの同期をとるために二重ラッチの構成になっ
ている。二重ラッチの間を接続するデータバスは HXX制
御信号でゲーティングされていて、書き込み時のデータ
のすり抜けで読み出し側のデータ化けが発生することを
防止している。読み出し側のラッチは読み出しのみであ
るが、書き込み側は読み出しも可能である。
７で示されているレジスタがそのような機能を有する。
図上で CPU-LはメインCPU と接続されたローカルバスで
あり、CXXC信号またはCXXS信号でゲートされてラッチと
の間でデータを授受する。○付き数字６で示されている
レジスタはメインCPU からサブCPU の方向へのレジス
タ、同７で示されているレジスタはサブCPU からメイン
CPU の方向へのレジスタであり、二つのCPU の書き込み
タイミングの同期をとるために二重ラッチの構成になっ
ている。二重ラッチの間を接続するデータバスは HXX制
御信号でゲーティングされていて、書き込み時のデータ
のすり抜けで読み出し側のデータ化けが発生することを
防止している。読み出し側のラッチは読み出しのみであ
るが、書き込み側は読み出しも可能である。
【０１５９】(2) タイマ機能レジスタ：アドレス”2
A”, ”2B”のtimer １／ timer２ (3) 送受信データ機能レジスタ：アドレス”1A”〜”1
D”のTXD data，RXD dataなど (4) 割り込み制御レジスタ：アドレス”0A”, ”0B”の
SEQ int req, SEQ intenable (5) 演算フラグレジスタ：アドレス”0E”のALU flag (6) 機能回路制御レジスタ：アドレス”01”〜”09”
A”, ”2B”のtimer １／ timer２ (3) 送受信データ機能レジスタ：アドレス”1A”〜”1
D”のTXD data，RXD dataなど (4) 割り込み制御レジスタ：アドレス”0A”, ”0B”の
SEQ int req, SEQ intenable (5) 演算フラグレジスタ：アドレス”0E”のALU flag (6) 機能回路制御レジスタ：アドレス”01”〜”09”
【０１６０】なお、各ビットの詳細機能は図43〜図54参
照。これらの機能レジスタには、FIFOの例ではデータフ
ル, データエンプティ等のステータスを示すビット、あ
るいはFIFOクリア等の制御ビット等が割り付けられてい
る。
照。これらの機能レジスタには、FIFOの例ではデータフ
ル, データエンプティ等のステータスを示すビット、あ
るいはFIFOクリア等の制御ビット等が割り付けられてい
る。
【０１６１】図43〜図54のtype欄には図59〜図62, 図6
3, 図64のいずれのタイプのレジスタを使用するかを関
連付ける記号が記載されている。それぞれの機能によっ
て、メインCPU とのデータの授受、機能ブロックの制御
あるいはステータスを読み取る制御のためのビットにな
っている。マイクロコンピュータのレジスタバスからア
クセスされるのみならず、書き込み時にワンショットパ
ルスを発生したり、あるいはレベル信号を出力して機能
ブロックを制御し、あるいはラッチではなく機能ブロッ
クからのレベル信号をそのまま取り込んだり等、アプリ
ケーションの必要に応じて適当なレジスタが選択されて
いる。
3, 図64のいずれのタイプのレジスタを使用するかを関
連付ける記号が記載されている。それぞれの機能によっ
て、メインCPU とのデータの授受、機能ブロックの制御
あるいはステータスを読み取る制御のためのビットにな
っている。マイクロコンピュータのレジスタバスからア
クセスされるのみならず、書き込み時にワンショットパ
ルスを発生したり、あるいはレベル信号を出力して機能
ブロックを制御し、あるいはラッチではなく機能ブロッ
クからのレベル信号をそのまま取り込んだり等、アプリ
ケーションの必要に応じて適当なレジスタが選択されて
いる。
【０１６２】命令コードのコード長の制約のため、条件
判定回路の対象レジスタの選択はあまり多くのレジスタ
を選ぶことはできない。しかし、マイクロコンピュータ
の応用分野を特化して予め適切な機能レジスタを設計す
れば、各分野に対応して適切に且つ高速に応答する条件
判定回路を設計することが容易になる。
判定回路の対象レジスタの選択はあまり多くのレジスタ
を選ぶことはできない。しかし、マイクロコンピュータ
の応用分野を特化して予め適切な機能レジスタを設計す
れば、各分野に対応して適切に且つ高速に応答する条件
判定回路を設計することが容易になる。
【０１６３】次に、図55，図56のブロック図を参照して
本発明のマイクロコンピュータの第１の実施例の他の実
施例のALU 22の構成例を説明する。なお、図55はALU 22
の下位８ビット分の、図56はALU 22の上位８ビット分の
構成を示すブロック図である。
本発明のマイクロコンピュータの第１の実施例の他の実
施例のALU 22の構成例を説明する。なお、図55はALU 22
の下位８ビット分の、図56はALU 22の上位８ビット分の
構成を示すブロック図である。
【０１６４】まず最初に、ALU 22本体の動作説明の前に
本実施例で使われているテンポラリレジスタ21の動作を
まず説明する。図55において、参照符号120Lはテンポラ
リレジスタ21の下位側の８ビット分を示しており、入力
スイッチ121-1 によってレジスタバス26の下位８ビット
であるSEQ-B からレジスタ指定アドレスが”3F”である
場合にデータが供給される。この場合には、上位８ビッ
トもテンポラリレジスタ上位側120Hに同時に書き込まれ
る。入力スイッチ121-2 は特殊な機能を有しており、レ
ジスタバス26の上位８ビットであるSEQ-D からレジスタ
指定アドレスが”1E”である場合にデータの入力を受
け、バス上の上位バイトを下位バイトのデータとしてテ
ンポラリレジスタ21に入力させることができる。
本実施例で使われているテンポラリレジスタ21の動作を
まず説明する。図55において、参照符号120Lはテンポラ
リレジスタ21の下位側の８ビット分を示しており、入力
スイッチ121-1 によってレジスタバス26の下位８ビット
であるSEQ-B からレジスタ指定アドレスが”3F”である
場合にデータが供給される。この場合には、上位８ビッ
トもテンポラリレジスタ上位側120Hに同時に書き込まれ
る。入力スイッチ121-2 は特殊な機能を有しており、レ
ジスタバス26の上位８ビットであるSEQ-D からレジスタ
指定アドレスが”1E”である場合にデータの入力を受
け、バス上の上位バイトを下位バイトのデータとしてテ
ンポラリレジスタ21に入力させることができる。
【０１６５】図56において、参照符号120Hはテンポラリ
レジスタ21の上位側の８ビット分を示しており、入力ス
イッチ121-4 によってレジスタバス26の上位８ビットで
あるSEQ-D からレジスタ指定アドレスが”3F”である場
合にデータが供給される。この場合には、下位８ビット
もテンポラリレジスタの下位側120Lに同時に書き込まれ
る。入力スイッチ121-3 は特殊な機能を有しており、レ
ジスタバス26の下位８ビットであるSEQ-B からレジスタ
指定アドレスが”1F”である場合にデータの入力を受
け、バス上の下位バイトを上位バイトのデータとしてテ
ンポラリレジスタ21に入力させることができる。
レジスタ21の上位側の８ビット分を示しており、入力ス
イッチ121-4 によってレジスタバス26の上位８ビットで
あるSEQ-D からレジスタ指定アドレスが”3F”である場
合にデータが供給される。この場合には、下位８ビット
もテンポラリレジスタの下位側120Lに同時に書き込まれ
る。入力スイッチ121-3 は特殊な機能を有しており、レ
ジスタバス26の下位８ビットであるSEQ-B からレジスタ
指定アドレスが”1F”である場合にデータの入力を受
け、バス上の下位バイトを上位バイトのデータとしてテ
ンポラリレジスタ21に入力させることができる。
【０１６６】テンポラリレジスタ21は実質は16ビット長
の一つのレジスタであるが、”3F”, ”1E”, ”1F”の
３つのアドレスを有し、これによって通常のデータ書き
込み, 上位から下位バイトへの転送, 下位から上位バイ
トへの転送の３種類の操作を可能とすることができる。
特に、特殊な命令コードを増加させることなしにこれら
の操作が可能となるので命令デコーダの回路を単純化す
ることが可能になり、且つ命令コードの組み合わせを考
える上でも設計が容易になる利点を有する。
の一つのレジスタであるが、”3F”, ”1E”, ”1F”の
３つのアドレスを有し、これによって通常のデータ書き
込み, 上位から下位バイトへの転送, 下位から上位バイ
トへの転送の３種類の操作を可能とすることができる。
特に、特殊な命令コードを増加させることなしにこれら
の操作が可能となるので命令デコーダの回路を単純化す
ることが可能になり、且つ命令コードの組み合わせを考
える上でも設計が容易になる利点を有する。
【０１６７】図55及び図56に戻って話を続けると、参照
符号122L, 122HはALU 本体125L, 125Hのテンポラリレジ
スタ21側の入力に”０”を供給するスイッチであり、そ
れぞれ信号e00B, e01Bで制御され、通常は”０”を供給
する側に接続されているが、信号e00B, e01Bが”Ｈ”に
なるとテンポラリレジスタ120L, 120H側に接続される。
これらの制御信号は上位用と下位用とで異なる信号を使
用している。
符号122L, 122HはALU 本体125L, 125Hのテンポラリレジ
スタ21側の入力に”０”を供給するスイッチであり、そ
れぞれ信号e00B, e01Bで制御され、通常は”０”を供給
する側に接続されているが、信号e00B, e01Bが”Ｈ”に
なるとテンポラリレジスタ120L, 120H側に接続される。
これらの制御信号は上位用と下位用とで異なる信号を使
用している。
【０１６８】また、参照符号123L, 123Hのスイッチ及び
インバータにより、信号e04, e0Fで制御されてALU 本体
125L, 125Hに供給するデータを反転させる機能が構成さ
れている。以上を要約すれば、ALU 本体125L, 125Hの一
方の入力に供給されるデータはテンポラリレジスタ120
L, 120Hの値か、”０”か、あるいはそれらの反転値で
あり、上位バイト用のテンポラリレジスタ120Hと下位バ
イト用のテンポラリレジスタ120Lとは個別に制御するこ
とができる。
インバータにより、信号e04, e0Fで制御されてALU 本体
125L, 125Hに供給するデータを反転させる機能が構成さ
れている。以上を要約すれば、ALU 本体125L, 125Hの一
方の入力に供給されるデータはテンポラリレジスタ120
L, 120Hの値か、”０”か、あるいはそれらの反転値で
あり、上位バイト用のテンポラリレジスタ120Hと下位バ
イト用のテンポラリレジスタ120Lとは個別に制御するこ
とができる。
【０１６９】参照符号124L, 124HはALU 本体125L, 125H
の他方の側の入力に供給されるデータを制御するスイッ
チであり、信号e02, e03でそれぞれ制御され、レジスタ
から読み出されたデータをSEQ-A, SEQ-Cラインを介して
入力するか、または”０”を強制入力するかの選択が可
能である。
の他方の側の入力に供給されるデータを制御するスイッ
チであり、信号e02, e03でそれぞれ制御され、レジスタ
から読み出されたデータをSEQ-A, SEQ-Cラインを介して
入力するか、または”０”を強制入力するかの選択が可
能である。
【０１７０】以上のようにして得られた二つの入力から
フルアダーを含むALU の本体125L,125Hで演算が実施さ
れる。信号e07 及びe08 で加算(ADD),論理積(AND),論理
和(OR)の切り換えが行なわれる。また、信号e06Bにより
データの論理否定(NOT) が選択可能であり、信号e0F に
より排他論理和EXORが実行される。減算は先に説明した
テンポラリレジスタ21の下位側120L, 上位側120Hの反転
制御と後述するキャリー制御とを組み合わせれば実現さ
れる。ALU 22の演算結果が全ビット”０”であればゼロ
フラグがセットされる。
フルアダーを含むALU の本体125L,125Hで演算が実施さ
れる。信号e07 及びe08 で加算(ADD),論理積(AND),論理
和(OR)の切り換えが行なわれる。また、信号e06Bにより
データの論理否定(NOT) が選択可能であり、信号e0F に
より排他論理和EXORが実行される。減算は先に説明した
テンポラリレジスタ21の下位側120L, 上位側120Hの反転
制御と後述するキャリー制御とを組み合わせれば実現さ
れる。ALU 22の演算結果が全ビット”０”であればゼロ
フラグがセットされる。
【０１７１】次にキャリーフラグの制御に付いて説明す
る。加算・減算にはキャリー付演算とキャリー無し演算
とがあるが、本実施例では信号e0DBによキャリーフラグ
を入力するか、信号e05 を直接入力するかの選択が可能
である。キャリー無し加算の場合は信号e05 を”Ｌ”と
して加算(ADD) 操作をすればよく、ボロー無し減算の場
合は信号e05 を”Ｈ”にしてテンポラリレジスタ21から
のデータパスを信号e04, e0Fで反転して ADD操作をすれ
ばよい。インクリメント操作では信号e05 を”Ｈ”に
し、信号e00B及びe01Bで ALU本体125 の一方に”０”を
入力して ADD操作をすればよい。デクリメント操作で
は、信号e05 を”Ｌ”にし、信号e00B及びe01B, e04, e
0Fで ALU本体125 の一方に”FFFF”を入力すれば実現で
きる。加算・減算時のキャリーフラグはスイッチ126L及
び126Hの経路で設定される。８ビット演算の場合は信号
e03Bが”Ｈ”となって126Lのスイッチが有効となり、16
ビットワード演算の場合には信号e03Bは”Ｌ”のまま
で、126Hのスイッチが有効となる。
る。加算・減算にはキャリー付演算とキャリー無し演算
とがあるが、本実施例では信号e0DBによキャリーフラグ
を入力するか、信号e05 を直接入力するかの選択が可能
である。キャリー無し加算の場合は信号e05 を”Ｌ”と
して加算(ADD) 操作をすればよく、ボロー無し減算の場
合は信号e05 を”Ｈ”にしてテンポラリレジスタ21から
のデータパスを信号e04, e0Fで反転して ADD操作をすれ
ばよい。インクリメント操作では信号e05 を”Ｈ”に
し、信号e00B及びe01Bで ALU本体125 の一方に”０”を
入力して ADD操作をすればよい。デクリメント操作で
は、信号e05 を”Ｌ”にし、信号e00B及びe01B, e04, e
0Fで ALU本体125 の一方に”FFFF”を入力すれば実現で
きる。加算・減算時のキャリーフラグはスイッチ126L及
び126Hの経路で設定される。８ビット演算の場合は信号
e03Bが”Ｈ”となって126Lのスイッチが有効となり、16
ビットワード演算の場合には信号e03Bは”Ｌ”のまま
で、126Hのスイッチが有効となる。
【０１７２】シフト演算はシフト回路127 により処理さ
れる。制御信号e09, e0AでALU 22の出力をそのまま出力
するか、ALU 22をバイパスしてSEQ-A, SEQ-Cのデータを
そのまま出力するか、１ビット右シフトして出力する
か、１ビット左シフトして出力するかの四通りのデータ
パスが選択される。シフト回路127 内では、それぞれの
シフト時にキャリー付きシフト、”０”挿入のシフト、
右シフトと左シフト、８ビットシフトと16ビットシフト
の組み合わせにより、それぞれに対応した 128のスイッ
チ群がコントロールされて機能する。シフト回路127 の
出力は信号e23 で制御されて演算結果ラッチ23L, 23Hに
格納される。このラッチ23L, 23Hの出力は常時レジスタ
書き込みバスラインSEQ-B, SEQ-Dをドライブする。
れる。制御信号e09, e0AでALU 22の出力をそのまま出力
するか、ALU 22をバイパスしてSEQ-A, SEQ-Cのデータを
そのまま出力するか、１ビット右シフトして出力する
か、１ビット左シフトして出力するかの四通りのデータ
パスが選択される。シフト回路127 内では、それぞれの
シフト時にキャリー付きシフト、”０”挿入のシフト、
右シフトと左シフト、８ビットシフトと16ビットシフト
の組み合わせにより、それぞれに対応した 128のスイッ
チ群がコントロールされて機能する。シフト回路127 の
出力は信号e23 で制御されて演算結果ラッチ23L, 23Hに
格納される。このラッチ23L, 23Hの出力は常時レジスタ
書き込みバスラインSEQ-B, SEQ-Dをドライブする。
【０１７３】請求項１３の発明に対応するALU 22は、図
55, 図56に示されている構成に加えてスイッチ124L, 21
4Hの前段に図57, 図58に参照符号130L, 130Hで示される
ラッチを追加して実現される。ラッチ130L, 130Hは、入
力制御スイッチ131L, 131HによってバスSEQ-A, SEQ-Cの
データを受け、補助クロックφＬのタイミングでデータ
をラッチする。また、信号e00 から eoFまでの各種の A
LU制御信号はそのタイミングを期間T2及びT3において継
続的にアクティブとなる設計に変更し、結果を保持する
タイミングを制御する信号e23 もT3のサイクルに有効と
なるように変更する必要がある。
55, 図56に示されている構成に加えてスイッチ124L, 21
4Hの前段に図57, 図58に参照符号130L, 130Hで示される
ラッチを追加して実現される。ラッチ130L, 130Hは、入
力制御スイッチ131L, 131HによってバスSEQ-A, SEQ-Cの
データを受け、補助クロックφＬのタイミングでデータ
をラッチする。また、信号e00 から eoFまでの各種の A
LU制御信号はそのタイミングを期間T2及びT3において継
続的にアクティブとなる設計に変更し、結果を保持する
タイミングを制御する信号e23 もT3のサイクルに有効と
なるように変更する必要がある。
【０１７４】図59〜図62，図63, 図64は請求項１７の発
明に関する一実施例であるASIC展開を容易にするための
各種制御ビットのセル機能の例を示した模式図である。
特に、ここに示されているセルは本発明のマイクロコン
ピュータがオンチップ上に実現されたデュアルCPU のサ
ブ CPU側として設計された場合に有効な各種の機能を実
現している。
明に関する一実施例であるASIC展開を容易にするための
各種制御ビットのセル機能の例を示した模式図である。
特に、ここに示されているセルは本発明のマイクロコン
ピュータがオンチップ上に実現されたデュアルCPU のサ
ブ CPU側として設計された場合に有効な各種の機能を実
現している。
【０１７５】図59〜図62, 図63, 図64において、 SEQ-
A, SEQ-B, SEQ-Tバスについては既に説明されている。C
PU-LバスはメインCPU と接続されたデータパスであり、
これに接続されているレジスタ群がメインCPU とのイン
タフェイスレジスタとして使用されることを想定してい
る。
A, SEQ-B, SEQ-Tバスについては既に説明されている。C
PU-LバスはメインCPU と接続されたデータパスであり、
これに接続されているレジスタ群がメインCPU とのイン
タフェイスレジスタとして使用されることを想定してい
る。
【０１７６】図中の○印はそれらのレジスタとバスとを
接続するスイッチを示しており、LXX, SXX等の信号は対
象のレジスタアドレスがアクセスされた場合に有効とな
る。XX信号はそれぞれのレジスタアドレスとなる。タイ
プＡ等のレジスタに使用されている GXX信号は二つのCP
U が非同期で動作している場合を想定して、データ授受
の際の同期を取る信号である。白抜きの四角い箱は単純
なラッチを示し、ハッチングされた四角い箱はファンク
ショナルな回路を意味する。アプリケーションに応じて
このレジスタ群の組み合わせを変えることにより、本発
明のマイクロコンピュータをASICに好適な設計にするこ
とができる。なお、本発明のマイクロコンピュータの実
施例では、ビット操作が容易な条件判定回路にこれらの
レジスタセルを組み込むことを想定している。
接続するスイッチを示しており、LXX, SXX等の信号は対
象のレジスタアドレスがアクセスされた場合に有効とな
る。XX信号はそれぞれのレジスタアドレスとなる。タイ
プＡ等のレジスタに使用されている GXX信号は二つのCP
U が非同期で動作している場合を想定して、データ授受
の際の同期を取る信号である。白抜きの四角い箱は単純
なラッチを示し、ハッチングされた四角い箱はファンク
ショナルな回路を意味する。アプリケーションに応じて
このレジスタ群の組み合わせを変えることにより、本発
明のマイクロコンピュータをASICに好適な設計にするこ
とができる。なお、本発明のマイクロコンピュータの実
施例では、ビット操作が容易な条件判定回路にこれらの
レジスタセルを組み込むことを想定している。
【０１７７】図65は上述の図59〜図62及び図63, 図64に
示されているセルの具体的な回路構成の一例を示した回
路図である。
示されているセルの具体的な回路構成の一例を示した回
路図である。
【０１７８】この回路の特徴として、SEQ-B, SEQ-A等の
レジスタバスをTRUE (真）とBAR(偽) との対になったア
ルミ配線でレイアウトし、それぞれのレジスタとのスイ
ッチをＮチャネルトランジスタの組み合わせのみで実現
している。更に、レジスタへの書き込みラインは RAMタ
イプのラッチへ直接トランスミッションゲート形式でレ
ベル入力するが、読み出しラインはRAM ラッチデータを
一旦ゲート入力で受けてインピーダンス変換を行なって
からSEQ-A ラインをドライブしている。
レジスタバスをTRUE (真）とBAR(偽) との対になったア
ルミ配線でレイアウトし、それぞれのレジスタとのスイ
ッチをＮチャネルトランジスタの組み合わせのみで実現
している。更に、レジスタへの書き込みラインは RAMタ
イプのラッチへ直接トランスミッションゲート形式でレ
ベル入力するが、読み出しラインはRAM ラッチデータを
一旦ゲート入力で受けてインピーダンス変換を行なって
からSEQ-A ラインをドライブしている。
【０１７９】このような回路形式により、読み出しタイ
ミングでSEQ-A ラインの配線容量に蓄積した残存電荷が
レジスタのレベルに悪影響を与えないように構成でき
る。即ち、従来技術においは読み出しラインも RAMタイ
プラッチから直接トランスミッションゲートタイプでレ
ベル出力するものがあるが、その場合には配線容量に蓄
積した電荷が逆流して、レジスタの値を反転させる虞が
あったためである。
ミングでSEQ-A ラインの配線容量に蓄積した残存電荷が
レジスタのレベルに悪影響を与えないように構成でき
る。即ち、従来技術においは読み出しラインも RAMタイ
プラッチから直接トランスミッションゲートタイプでレ
ベル出力するものがあるが、その場合には配線容量に蓄
積した電荷が逆流して、レジスタの値を反転させる虞が
あったためである。
【０１８０】図66は機能セルの他の構成例を示す回路図
であり、このビットに”１”が書き込まれた場合に１サ
イクルのワンショットパルスを発生する回路が示されて
いる。
であり、このビットに”１”が書き込まれた場合に１サ
イクルのワンショットパルスを発生する回路が示されて
いる。
【０１８１】また、図67は上述の図65, 図66に示されて
いる機能ブロックから出力されるステータス信号を受け
る機能セルの構成例を示す回路図であり、機能ブロック
のレイアウトの位置が離れていてもゲートで信号を入力
することによりインピーダンス上の隔離をしている。
いる機能ブロックから出力されるステータス信号を受け
る機能セルの構成例を示す回路図であり、機能ブロック
のレイアウトの位置が離れていてもゲートで信号を入力
することによりインピーダンス上の隔離をしている。
【０１８２】ところで、図１に示されている本発明のマ
イクロコンピュータのタイミング設計では、以上に詳述
したように、１サイクルで１命令を実行することが可能
になるが、動作速度上のマージンが不足するという可能
性が生じる。
イクロコンピュータのタイミング設計では、以上に詳述
したように、１サイクルで１命令を実行することが可能
になるが、動作速度上のマージンが不足するという可能
性が生じる。
【０１８３】具体的には、図１に示されている期間T2に
おいて、命令コードフェッチ, 命令デコード, オペラン
ドののデスティネーションレジスタからのロード, 演算
までの四種類の操作を実行するため、回路遅延が累積さ
れる。このため、期間T2がボトルネックとなって動作速
度の上限が規定されることになる。特に、メモリからの
データの読み出し及び演算の実行に時間を必要とするた
め、高速化を目的とした前述の実施例ではかえって処理
能力が充分に発揮されないという問題が生じる。
おいて、命令コードフェッチ, 命令デコード, オペラン
ドののデスティネーションレジスタからのロード, 演算
までの四種類の操作を実行するため、回路遅延が累積さ
れる。このため、期間T2がボトルネックとなって動作速
度の上限が規定されることになる。特に、メモリからの
データの読み出し及び演算の実行に時間を必要とするた
め、高速化を目的とした前述の実施例ではかえって処理
能力が充分に発揮されないという問題が生じる。
【０１８４】そこで、上述の実施例の期間T2において実
行されるべき処理を更に分解して、以下の実施例では期
間T2において命令コードフェッチと一部の命令のデコー
ドを、期間T3においてオペランドのレジスタからのロー
ド及び演算を実行し、期間T4においてデスティネーショ
ンレジスタへの演算結果の格納を行なうようにし、それ
ぞれに要する処理時間を各期間に分散させて負荷を均等
化することにより、より高性能を実現することを目的と
する。
行されるべき処理を更に分解して、以下の実施例では期
間T2において命令コードフェッチと一部の命令のデコー
ドを、期間T3においてオペランドのレジスタからのロー
ド及び演算を実行し、期間T4においてデスティネーショ
ンレジスタへの演算結果の格納を行なうようにし、それ
ぞれに要する処理時間を各期間に分散させて負荷を均等
化することにより、より高性能を実現することを目的と
する。
【０１８５】なお、期間T1における実行アドレスの出力
は前述の実施例と同様である。また、分岐命令等の分岐
先アドレスの演算は従来と同様に期間T2, T3において行
なって分岐命令をも１サイクルで実行する特色は本実施
例においても維持される。
は前述の実施例と同様である。また、分岐命令等の分岐
先アドレスの演算は従来と同様に期間T2, T3において行
なって分岐命令をも１サイクルで実行する特色は本実施
例においても維持される。
【０１８６】図68, 図69に本発明のマイクロコンピュー
タの第２の実施例のCPU の命令実行シーケンスの基本サ
イクルのタイミングチャートを示す。図68, 図69に参照
符号１乃至６で示されている基本クロックφ, 補助クロ
ックφＨ, 補助クロックφＬ, データ読み出し, アドレ
ス出力及び命令コードフェッチのタイミングに関しては
前述の第１の実施例と同様であるので、それらの説明は
省略する。
タの第２の実施例のCPU の命令実行シーケンスの基本サ
イクルのタイミングチャートを示す。図68, 図69に参照
符号１乃至６で示されている基本クロックφ, 補助クロ
ックφＨ, 補助クロックφＬ, データ読み出し, アドレ
ス出力及び命令コードフェッチのタイミングに関しては
前述の第１の実施例と同様であるので、それらの説明は
省略する。
【０１８７】参照符号７(7-1, 7-2)以降が本第２の実施
例と前述の第１の実施例との相違点である。以下、本第
２の実施例のCPU の具体的な構成例を示す図70のブロッ
ク図を参照しつつ順に説明する。本実施例では、オペコ
ードラッチが２段のハーフラッチ56A, 56Bにより構成さ
れており、図68, 図69に参照符号7-1 にて示されている
第１命令コードラッチの動作タイミングと7-2 にて示さ
れている第２命令コードラッチの動作タイミングとに分
散されている。
例と前述の第１の実施例との相違点である。以下、本第
２の実施例のCPU の具体的な構成例を示す図70のブロッ
ク図を参照しつつ順に説明する。本実施例では、オペコ
ードラッチが２段のハーフラッチ56A, 56Bにより構成さ
れており、図68, 図69に参照符号7-1 にて示されている
第１命令コードラッチの動作タイミングと7-2 にて示さ
れている第２命令コードラッチの動作タイミングとに分
散されている。
【０１８８】第１オペコードラッチ56A は、プログラム
メモリ領域51からデータバス(SEQ15〜0)50へメモリの読
み出しタイミング毎に出力された値を期間T2において保
持する。引き続く期間T3において、第１オペコードラッ
チ56A が保持する値は第２オペコードラッチ56B に送ら
れて保持される。但し、この第２オペコードラッチ56B
の保持内容は２サイクル以上の実行サイクルを有する命
令ではその命令の実行が完了するまではその命令コード
の保持を参照符号7-b にて示されているように継続す
る。
メモリ領域51からデータバス(SEQ15〜0)50へメモリの読
み出しタイミング毎に出力された値を期間T2において保
持する。引き続く期間T3において、第１オペコードラッ
チ56A が保持する値は第２オペコードラッチ56B に送ら
れて保持される。但し、この第２オペコードラッチ56B
の保持内容は２サイクル以上の実行サイクルを有する命
令ではその命令の実行が完了するまではその命令コード
の保持を参照符号7-b にて示されているように継続す
る。
【０１８９】参照符号8-1 及び8-2 は上述の第１及び第
２オペコードラッチ56A, 56Bの出力に対応して命令実行
を行なうための各種制御信号eXX を生成するタイミング
を示している。図70に示されているように、それぞれの
フェーズで制御信号を生成するために、各命令のいずれ
のフェーズであるかを示す信号、本実施例では命令サイ
クルカウンタ66の出力信号も並行して入力される。
２オペコードラッチ56A, 56Bの出力に対応して命令実行
を行なうための各種制御信号eXX を生成するタイミング
を示している。図70に示されているように、それぞれの
フェーズで制御信号を生成するために、各命令のいずれ
のフェーズであるかを示す信号、本実施例では命令サイ
クルカウンタ66の出力信号も並行して入力される。
【０１９０】次に、命令デコード後のオペランドフェッ
チが実行される。参照符号9-1 にて示されているよう
に、オペランドを保持するソースレジスタのレジスタア
ドレスを期間T2, T3においてアクティブにする。データ
の読み出しは期間T3において参照符号9-2 にて示されて
いるタイミングで行なわれる。レジスタアドレスの指定
が行なわれるタイミング9-1 の信号には遅延があるた
め、メモリの読み出しのタイミングから積算するとアド
レス信号が確定するには期間T2中の20乃至40nsの時点に
なる。従って、レジスタデータの読み出しを次の期間T3
に行なうようにすることにより、タイミングマージンを
大幅に向上することが可能になるので、高速処理可能に
なる。この点が第１の実施例と異なる点である。
チが実行される。参照符号9-1 にて示されているよう
に、オペランドを保持するソースレジスタのレジスタア
ドレスを期間T2, T3においてアクティブにする。データ
の読み出しは期間T3において参照符号9-2 にて示されて
いるタイミングで行なわれる。レジスタアドレスの指定
が行なわれるタイミング9-1 の信号には遅延があるた
め、メモリの読み出しのタイミングから積算するとアド
レス信号が確定するには期間T2中の20乃至40nsの時点に
なる。従って、レジスタデータの読み出しを次の期間T3
に行なうようにすることにより、タイミングマージンを
大幅に向上することが可能になるので、高速処理可能に
なる。この点が第１の実施例と異なる点である。
【０１９１】期間T3においてソースレジスタから読み出
されたオペランデータは参照符号10-1で示されているタ
イミングでALU 22の一方の入力側のプリラッチ27に保持
される。このALU 22の一方の入力側にプリラッチ27を設
けると共に、図55に参照符号129 にて示されている結果
ラッチを削除している点が本第２の実施例と前述の第１
の実施例との構成上の相違点である。
されたオペランデータは参照符号10-1で示されているタ
イミングでALU 22の一方の入力側のプリラッチ27に保持
される。このALU 22の一方の入力側にプリラッチ27を設
けると共に、図55に参照符号129 にて示されている結果
ラッチを削除している点が本第２の実施例と前述の第１
の実施例との構成上の相違点である。
【０１９２】このプリラッチ27によって期間T3, T4にお
けるALU 22の演算期間中にオペランドデータを保持し続
けることが可能になる。従って、実質的にALU 22に許さ
れる演算時間も第１の実施例に比して倍以上となり、ス
ピードマージンを拡大することが可能になる。
けるALU 22の演算期間中にオペランドデータを保持し続
けることが可能になる。従って、実質的にALU 22に許さ
れる演算時間も第１の実施例に比して倍以上となり、ス
ピードマージンを拡大することが可能になる。
【０１９３】ALU 22による演算結果の格納処理は、期間
T4において参照符号11-2にて示されているタイミングで
実行され、命令の一連の主要な処理が完了する。格納レ
ジスタの指定は参照符号11-1にて示されている期間にレ
ジスタアドレスが出力され、この値が安定した後にデー
タが指定されたレジスタに格納される。以上のように、
レジスタの読み出しと書込みとが期間T3, T4のクロック
の”Ｈ”及び”Ｌ”の区間に割り当てられているので、
簡単なパイプライン処理により基本クロックφの各際毎
に「レジスタ読み出し」, 「演算」, 「ライトバック」
が実行され、高速処理が実現する。
T4において参照符号11-2にて示されているタイミングで
実行され、命令の一連の主要な処理が完了する。格納レ
ジスタの指定は参照符号11-1にて示されている期間にレ
ジスタアドレスが出力され、この値が安定した後にデー
タが指定されたレジスタに格納される。以上のように、
レジスタの読み出しと書込みとが期間T3, T4のクロック
の”Ｈ”及び”Ｌ”の区間に割り当てられているので、
簡単なパイプライン処理により基本クロックφの各際毎
に「レジスタ読み出し」, 「演算」, 「ライトバック」
が実行され、高速処理が実現する。
【０１９４】参照符号9-1, 9-2にて示されているソース
レジスタの読み出しのサイクルを制御する信号は、第１
オペコードラッチ56A の出力から生成され、参照符号10
-1にて示されているALU 22の演算, 参照符号11にて示さ
れている格納レジスタへのライトバック操作を制御する
信号は第２オペコードラッチ56B の出力から生成され
る。この点に関しては後述する。
レジスタの読み出しのサイクルを制御する信号は、第１
オペコードラッチ56A の出力から生成され、参照符号10
-1にて示されているALU 22の演算, 参照符号11にて示さ
れている格納レジスタへのライトバック操作を制御する
信号は第２オペコードラッチ56B の出力から生成され
る。この点に関しては後述する。
【０１９５】以上が本第２の実施例におけるデータ演算
の代表的な例の説明であるが、次に、プログラムカウン
タ関係のプログラム制御の概略のタイミングについて説
明する。プログラムカウンタ40の制御に関しては、参照
符号12にて示されているが、基本的には第１の実施例と
同様である。分岐命令の実行に際しては期間T2において
命令デコードが実行された後、分岐先アドレスを格納す
るレジスタが指定され、参照符号12b にて示されている
値”PC+1”に代わって参照符号12d にて示されているよ
うに分岐先アドレスが参照符号12c にて示されているタ
イミングでプログラムカウンタにロードされる。このよ
うに、１サイクルで１命令を実行するためには、分岐命
令のタイミングそのものは第１の実施例と変わるところ
はない。
の代表的な例の説明であるが、次に、プログラムカウン
タ関係のプログラム制御の概略のタイミングについて説
明する。プログラムカウンタ40の制御に関しては、参照
符号12にて示されているが、基本的には第１の実施例と
同様である。分岐命令の実行に際しては期間T2において
命令デコードが実行された後、分岐先アドレスを格納す
るレジスタが指定され、参照符号12b にて示されている
値”PC+1”に代わって参照符号12d にて示されているよ
うに分岐先アドレスが参照符号12c にて示されているタ
イミングでプログラムカウンタにロードされる。このよ
うに、１サイクルで１命令を実行するためには、分岐命
令のタイミングそのものは第１の実施例と変わるところ
はない。
【０１９６】参照符号13にてタイミングが示されている
制御信号群は第１の実施例と比して一部が異なる。本第
２の実施例では、信号e0X 乃至e8X のようなタイミング
の信号を基本とする。ここで重要なことは、信号e2X が
第１の実施例では期間T2においてアクティブになってい
たのが本第２の実施例では期間T3においてアクティブに
なり、レジスタ群あるいは即値データのデータリードと
共にプログラムカウンタへの次の実行アドレス格納の制
御にも関与することである。
制御信号群は第１の実施例と比して一部が異なる。本第
２の実施例では、信号e0X 乃至e8X のようなタイミング
の信号を基本とする。ここで重要なことは、信号e2X が
第１の実施例では期間T2においてアクティブになってい
たのが本第２の実施例では期間T3においてアクティブに
なり、レジスタ群あるいは即値データのデータリードと
共にプログラムカウンタへの次の実行アドレス格納の制
御にも関与することである。
【０１９７】同様に、信号e6X が第１の実施例では期間
T3においてアクティブになっていたのが本第２の実施例
では期間T4においてアクティブになり、レジスタ群への
ライトバックがこのタイミングで制御される。これらは
いずれも、動作スピードマージンの拡大のためであるこ
とは言うまでもない。また、信号e8X は特殊な命令の実
行を制御するために使用され、通常は信号e0X 乃至e6X
で制御が行なわれる。
T3においてアクティブになっていたのが本第２の実施例
では期間T4においてアクティブになり、レジスタ群への
ライトバックがこのタイミングで制御される。これらは
いずれも、動作スピードマージンの拡大のためであるこ
とは言うまでもない。また、信号e8X は特殊な命令の実
行を制御するために使用され、通常は信号e0X 乃至e6X
で制御が行なわれる。
【０１９８】以上のように図68, 図69を参照して制御タ
イミングを説明した本第２の実施例のCPU の具体的な構
成例を図70のブロック図に示す。なお図70において、各
参照符号は第１の実施例の構成例を示す図３乃至図７と
同様の構成要素を示しており、基本的には殆ど同一構成
であるので、異なる部分についてのみ以下に説明する。
イミングを説明した本第２の実施例のCPU の具体的な構
成例を図70のブロック図に示す。なお図70において、各
参照符号は第１の実施例の構成例を示す図３乃至図７と
同様の構成要素を示しており、基本的には殆ど同一構成
であるので、異なる部分についてのみ以下に説明する。
【０１９９】図７に参照符号56にて示されている第１の
実施例のオペコードラッチ56は本第２の実施例では参照
符号56A 及び56B にて示されている第１及び第２オペコ
ードラッチの二段ラッチに分割されている。これらがデ
ータをラッチするタイミングを制御するスイッチ54-A及
び54-Bは単純に逆相関係でオン／オフするのではなく、
多サイクル命令実行時には第２オペコードラッチ56B に
実行中の命令コードが保持され続けるように、スイッチ
54-Bはオフした状態を継続するように制御される。一
方、スイッチ54-Aはメモリの値を読み出す都度、データ
バスSQR(15〜0)50の値を保持することにより、たとえば
即値65, 絶対分岐アドレス46等のオペランド値が実行に
必要な次のサイクルまでの半サイクルの間保持される。
実施例のオペコードラッチ56は本第２の実施例では参照
符号56A 及び56B にて示されている第１及び第２オペコ
ードラッチの二段ラッチに分割されている。これらがデ
ータをラッチするタイミングを制御するスイッチ54-A及
び54-Bは単純に逆相関係でオン／オフするのではなく、
多サイクル命令実行時には第２オペコードラッチ56B に
実行中の命令コードが保持され続けるように、スイッチ
54-Bはオフした状態を継続するように制御される。一
方、スイッチ54-Aはメモリの値を読み出す都度、データ
バスSQR(15〜0)50の値を保持することにより、たとえば
即値65, 絶対分岐アドレス46等のオペランド値が実行に
必要な次のサイクルまでの半サイクルの間保持される。
【０２００】命令デコーダ66はこれらの二つのオペコー
ドラッチ56A, 56Bが保持するデータOPDEC,及びオペレー
ションコードを基にデコードして制御信号e01 …eXX を
生成するが、多サイクル命令実行のために本実施例では
参照符号62にて示されている命令サイクルカウンタを備
えている。この命令サイクルカウンタ62には、命令デコ
ーダ66で生成された制御信号群62-pが入力され、参照符
号62-qにて示されているフィードバックループが備えら
れている。
ドラッチ56A, 56Bが保持するデータOPDEC,及びオペレー
ションコードを基にデコードして制御信号e01 …eXX を
生成するが、多サイクル命令実行のために本実施例では
参照符号62にて示されている命令サイクルカウンタを備
えている。この命令サイクルカウンタ62には、命令デコ
ーダ66で生成された制御信号群62-pが入力され、参照符
号62-qにて示されているフィードバックループが備えら
れている。
【０２０１】また、図70に示されている第２の実施例の
構成例の第１の実施例との大きな相違点は、前述の如く
ALU 22の一方の入力側にプリラッチ27を備えると共に出
力側の結果ラッチを削除したことである。プリラッチ27
の入力側にスイッチ30が、また出力側にスイッチ39-aが
それぞれ備えられている。このような構成は、図68,図6
9を参照して説明した如く、期間T3においてレジスタ値
を読み出し、そのデータを演算実行が継続する期間T4ま
でプリラッチ27で保持することを目的としている。
構成例の第１の実施例との大きな相違点は、前述の如く
ALU 22の一方の入力側にプリラッチ27を備えると共に出
力側の結果ラッチを削除したことである。プリラッチ27
の入力側にスイッチ30が、また出力側にスイッチ39-aが
それぞれ備えられている。このような構成は、図68,図6
9を参照して説明した如く、期間T3においてレジスタ値
を読み出し、そのデータを演算実行が継続する期間T4ま
でプリラッチ27で保持することを目的としている。
【０２０２】ALU 22に与えられるもう一方のオペランド
はテンポラリレジスタ21に保持されたままに維持され、
且つ演算結果のライトバックは期間T4において終了する
ため、本第２の実施例では第１の実施例に備えられてい
る結果ラッチ23を設ける必要はない。
はテンポラリレジスタ21に保持されたままに維持され、
且つ演算結果のライトバックは期間T4において終了する
ため、本第２の実施例では第１の実施例に備えられてい
る結果ラッチ23を設ける必要はない。
【０２０３】なお、スイッチ30は期間T3において信号e2
X がアクティブになることによりオンし、スイッチ39-
a, 39-bは期間T3, T4において信号e4X がアクティブに
なることによりオンする。他の機能に関しては第１の実
施例と本質的に同様であるので、説明は省略する。
X がアクティブになることによりオンし、スイッチ39-
a, 39-bは期間T3, T4において信号e4X がアクティブに
なることによりオンする。他の機能に関しては第１の実
施例と本質的に同様であるので、説明は省略する。
【０２０４】以上に説明したように、第２の実施例で
は、命令の実行ステップに必要なサイクルを分離したた
め、実質的に動作マージンの向上が図られ、実行速度と
共に実行可能な低電圧の限界も相対的に拡大することに
なる。このことは、高速処理可能なマイクロコンピュー
タの実現が容易になることを示唆するものである。
は、命令の実行ステップに必要なサイクルを分離したた
め、実質的に動作マージンの向上が図られ、実行速度と
共に実行可能な低電圧の限界も相対的に拡大することに
なる。このことは、高速処理可能なマイクロコンピュー
タの実現が容易になることを示唆するものである。
【０２０５】
【発明の効果】従来のマイクロコンピュータでは入力ク
ロック周波数が高くなると電磁障害波等を発生する虞が
高く、安価であることを求められる一般民生用製品では
その対策コストも馬鹿にならない。特に近年普及しつつ
あるハンディタイプの携帯用製品では障害電波の発生源
となる場合には法律上も制限が加えられている。一方で
マイクロコンピュータは電化製品は言うに及ばずあらゆ
る製品に搭載されるようになってきており、低周波数
（数MHz)で高速処理可能であればその需要は多い。本発
明はそのような要望に応えられるものであり、同一周波
数であればより処理速度の大きなマイクロコンピュータ
を提供することが可能になる。
ロック周波数が高くなると電磁障害波等を発生する虞が
高く、安価であることを求められる一般民生用製品では
その対策コストも馬鹿にならない。特に近年普及しつつ
あるハンディタイプの携帯用製品では障害電波の発生源
となる場合には法律上も制限が加えられている。一方で
マイクロコンピュータは電化製品は言うに及ばずあらゆ
る製品に搭載されるようになってきており、低周波数
（数MHz)で高速処理可能であればその需要は多い。本発
明はそのような要望に応えられるものであり、同一周波
数であればより処理速度の大きなマイクロコンピュータ
を提供することが可能になる。
【０２０６】請求項１の発明に係るマイクロコンピュー
タでは、基本的にはシステムクロックの１サイクルでレ
ジスタの演算が実施されるので、非常に高速な処理が行
なわれる。また、データの保護も特別な認識回路を必要
とせず、シンプルな命令デコーダで目的のCPU を構成で
きる。
タでは、基本的にはシステムクロックの１サイクルでレ
ジスタの演算が実施されるので、非常に高速な処理が行
なわれる。また、データの保護も特別な認識回路を必要
とせず、シンプルな命令デコーダで目的のCPU を構成で
きる。
【０２０７】請求項２並びに３の発明に係るマイクロコ
ンピュータでは、例外的な処理も命令デコーダ以降では
他の一般的な命令と同様の処理が可能になるので、命令
デコーダの設計手法上は同一の取り扱いが出来る。従っ
て、設計が一元化されて低コスト化が図れる。
ンピュータでは、例外的な処理も命令デコーダ以降では
他の一般的な命令と同様の処理が可能になるので、命令
デコーダの設計手法上は同一の取り扱いが出来る。従っ
て、設計が一元化されて低コスト化が図れる。
【０２０８】請求項４の発明に係るマイクロコンピュー
タでは、数サイクルに渡って実行される命令のコードを
デコードをして制御信号が生成される。特に、ダウンカ
ウント方式を採用した場合は、連続して複数のデータを
操作する場合、たとえば複数のデータを連続して転送す
る場合等、偶数カウント時にはソースデータをフェッチ
し、奇数カウント時にはそのデータを格納する等の操作
を制御する信号線の生成が容易になる。
タでは、数サイクルに渡って実行される命令のコードを
デコードをして制御信号が生成される。特に、ダウンカ
ウント方式を採用した場合は、連続して複数のデータを
操作する場合、たとえば複数のデータを連続して転送す
る場合等、偶数カウント時にはソースデータをフェッチ
し、奇数カウント時にはそのデータを格納する等の操作
を制御する信号線の生成が容易になる。
【０２０９】請求項５の発明に係るマイクロコンピュー
タでは、分岐命令の条件判定が分岐実行時には完了して
いる状態が実現されるため、分岐命令の実行速度が向上
する。
タでは、分岐命令の条件判定が分岐実行時には完了して
いる状態が実現されるため、分岐命令の実行速度が向上
する。
【０２１０】請求項６の発明に係るマイクロコンピュー
タでは、請求項５の分岐命令を使う上で準備期間に無用
な時間を割くことなしに、必要最小限の命令でより効果
的に条件分岐を実行するための命令がサポート出来る。
タでは、請求項５の分岐命令を使う上で準備期間に無用
な時間を割くことなしに、必要最小限の命令でより効果
的に条件分岐を実行するための命令がサポート出来る。
【０２１１】請求項７の発明に係るマイクロコンピュー
タでは、条件分岐の条件として直接に機能ブロックのス
テータスレジスタ等を使用することができるため、必要
な場合には特定のビットを予め指定することにより各サ
イクルにおいてそのビットの状態を監視し、状態の変化
があった場合に直ちにそれを認識して新たなルーチンへ
分岐するので、高速処理が可能になる。
タでは、条件分岐の条件として直接に機能ブロックのス
テータスレジスタ等を使用することができるため、必要
な場合には特定のビットを予め指定することにより各サ
イクルにおいてそのビットの状態を監視し、状態の変化
があった場合に直ちにそれを認識して新たなルーチンへ
分岐するので、高速処理が可能になる。
【０２１２】請求項８及び請求項９の発明に係るマイク
ロコンピュータでは、上述の条件分岐命令実行のための
回路が効果的に実現される。
ロコンピュータでは、上述の条件分岐命令実行のための
回路が効果的に実現される。
【０２１３】請求項１０及び請求項１３の発明に係るマ
イクロコンピュータでは、１レジスタのロード, 演算,
演算結果のストアまでの操作を1 サイクル内で行なえる
と共に、テンポラリレジスタの設置によってレジスタの
ロードタイミング上のマージンを稼ぐことが可能にな
る。
イクロコンピュータでは、１レジスタのロード, 演算,
演算結果のストアまでの操作を1 サイクル内で行なえる
と共に、テンポラリレジスタの設置によってレジスタの
ロードタイミング上のマージンを稼ぐことが可能にな
る。
【０２１４】請求項１１の発明に係るマイクロコンピュ
ータでは、頻繁に発生する８ビット長演算あるいは操作
の実行を容易にする上で、有効な制御方法が実現され
る。
ータでは、頻繁に発生する８ビット長演算あるいは操作
の実行を容易にする上で、有効な制御方法が実現され
る。
【０２１５】請求項１２の発明に係るマイクロコンピュ
ータでは、シフト演算の回路を実現するのみならず、乗
除算に有効なADD & Shift 操作を１命令／１実行サイク
ルで実現する上で便利な回路構成が提供可能になる。
ータでは、シフト演算の回路を実現するのみならず、乗
除算に有効なADD & Shift 操作を１命令／１実行サイク
ルで実現する上で便利な回路構成が提供可能になる。
【０２１６】請求項１４の発明に係るマイクロコンピュ
ータでは、 ALUの構成と命令コードとの関係を定義する
ものであり、これにより、簡便なALU を構成することが
可能になる。
ータでは、 ALUの構成と命令コードとの関係を定義する
ものであり、これにより、簡便なALU を構成することが
可能になる。
【０２１７】請求項１５の発明に係るマイクロコンピュ
ータでは、その命令セットは16ビット命令長を基本とす
るレジスタマシンのCPU の命令セットが提供され、基本
的に１命令／１サイクルを実現したCPU 動作が設計可能
になる。
ータでは、その命令セットは16ビット命令長を基本とす
るレジスタマシンのCPU の命令セットが提供され、基本
的に１命令／１サイクルを実現したCPU 動作が設計可能
になる。
【０２１８】請求項１６の発明に係るマイクロコンピュ
ータでは、高速制御が必要なマイクロコントローラの分
野で特に有効な発明であり、最もアクセスの早いCPU レ
ジスタ群の中に機能レジスタを配置したことにより、マ
シンサイクルのスピードで各機能の制御並びに状態の監
視が可能となった。
ータでは、高速制御が必要なマイクロコントローラの分
野で特に有効な発明であり、最もアクセスの早いCPU レ
ジスタ群の中に機能レジスタを配置したことにより、マ
シンサイクルのスピードで各機能の制御並びに状態の監
視が可能となった。
【０２１９】請求項１７の発明に係るマイクロコンピュ
ータでは、ASICマイクロコントローラの開発に際して、
その分野に適した周辺機能の設計をより素早く実現する
上で有効な設計手法が提供される。
ータでは、ASICマイクロコントローラの開発に際して、
その分野に適した周辺機能の設計をより素早く実現する
上で有効な設計手法が提供される。
【０２２０】請求項１８の発明に係るマイクロコンピュ
ータでは、 CPU自体の性能を向上させるために付加的に
演算器を加えることで目的が達成される。
ータでは、 CPU自体の性能を向上させるために付加的に
演算器を加えることで目的が達成される。
【０２２１】請求項１９の発明に係るマイクロコンピュ
ータでは、請求項１の発明に比して、命令の実行ステッ
プに必要なサイクルを分離することが可能になるので、
実質的に動作マージンの拡大が図れる。また、実行速度
と共に動作可能な低電圧の限界も相対的に拡大するの
で、高速処理能力を有するマイクロコンピュータが実現
される。
ータでは、請求項１の発明に比して、命令の実行ステッ
プに必要なサイクルを分離することが可能になるので、
実質的に動作マージンの拡大が図れる。また、実行速度
と共に動作可能な低電圧の限界も相対的に拡大するの
で、高速処理能力を有するマイクロコンピュータが実現
される。
【図１】本発明に係るマイクロコンピュータの第１の実
施例のCPU の命令実行シーケンスの基本サイクルを示す
タイミングチャートである。
施例のCPU の命令実行シーケンスの基本サイクルを示す
タイミングチャートである。
【図２】本発明に係るマイクロコンピュータの第１の実
施例の具体的な構成例を示すブロック図である。
施例の具体的な構成例を示すブロック図である。
【図３】本発明に係るマイクロコンピュータの第１の実
施例のCPU のレジスタバスの構成例を示すブロック図で
ある。
施例のCPU のレジスタバスの構成例を示すブロック図で
ある。
【図４】本発明に係るマイクロコンピュータの第１の実
施例のCPU のレジスタバスの他の構成例を示すブロック
図である。
施例のCPU のレジスタバスの他の構成例を示すブロック
図である。
【図５】本発明に係るマイクロコンピュータの第１の実
施例のプログラムカウンタの構成の内の主として本体の
構成を示すブロック図である。
施例のプログラムカウンタの構成の内の主として本体の
構成を示すブロック図である。
【図６】本発明に係るマイクロコンピュータの第１の実
施例のプログラムカウンタの構成の内の主として制御回
路の構成を示すブロック図である。
施例のプログラムカウンタの構成の内の主として制御回
路の構成を示すブロック図である。
【図７】本発明に係るマイクロコンピュータの第１の実
施例の命令デコーダの回路構成例を示すブロック図であ
る。
施例の命令デコーダの回路構成例を示すブロック図であ
る。
【図８】本発明に係るマイクロコンピュータの第１の実
施例の命令デコーダの回路構成例を示すブロック図であ
る。
施例の命令デコーダの回路構成例を示すブロック図であ
る。
【図９】本発明に係るマイクロコンピュータの第１の実
施例の命令デコーダの回路構成例を示すブロック図であ
る。
施例の命令デコーダの回路構成例を示すブロック図であ
る。
【図１０】本発明に係るマイクロコンピュータの第１の
実施例の命令デコーダの回路構成例を示すブロック図で
ある。
実施例の命令デコーダの回路構成例を示すブロック図で
ある。
【図１１】本発明に係るマイクロコンピュータの第１の
実施例の命令デコーダの回路構成例を示すブロック図で
ある。
実施例の命令デコーダの回路構成例を示すブロック図で
ある。
【図１２】本発明に係るマイクロコンピュータの第１の
実施例における専用コードを示す一覧図である。
実施例における専用コードを示す一覧図である。
【図１３】本発明に係るマイクロコンピュータの第１の
実施例における各命令毎の制御信号を示す一覧図の一部
である。
実施例における各命令毎の制御信号を示す一覧図の一部
である。
【図１４】本発明に係るマイクロコンピュータの第１の
実施例における各命令毎の制御信号を示す一覧図の一部
である。
実施例における各命令毎の制御信号を示す一覧図の一部
である。
【図１５】本発明に係るマイクロコンピュータの第１の
実施例における各命令毎の制御信号を示す一覧図の一部
である。
実施例における各命令毎の制御信号を示す一覧図の一部
である。
【図１６】本発明に係るマイクロコンピュータの第１の
実施例における各命令毎の制御信号を示す一覧図の一部
である。
実施例における各命令毎の制御信号を示す一覧図の一部
である。
【図１７】本発明に係るマイクロコンピュータの第１の
実施例における各命令毎の制御信号を示す一覧図の一部
である。
実施例における各命令毎の制御信号を示す一覧図の一部
である。
【図１８】本発明に係るマイクロコンピュータの第１の
実施例における各命令毎の制御信号を示す一覧図の一部
である。
実施例における各命令毎の制御信号を示す一覧図の一部
である。
【図１９】本発明に係るマイクロコンピュータの第１の
実施例における各命令毎の制御信号を示す一覧図の一部
である。
実施例における各命令毎の制御信号を示す一覧図の一部
である。
【図２０】本発明に係るマイクロコンピュータの第１の
実施例における各命令毎の制御信号を示す一覧図の一部
である。
実施例における各命令毎の制御信号を示す一覧図の一部
である。
【図２１】本発明に係るマイクロコンピュータの第１の
実施例における各命令毎の制御信号を示す一覧図の一部
である。
実施例における各命令毎の制御信号を示す一覧図の一部
である。
【図２２】本発明に係るマイクロコンピュータの第１の
実施例における各命令毎の制御信号を示す一覧図の一部
である。
実施例における各命令毎の制御信号を示す一覧図の一部
である。
【図２３】本発明に係るマイクロコンピュータの第１の
実施例における各命令毎の制御信号を示す一覧図の一部
である。
実施例における各命令毎の制御信号を示す一覧図の一部
である。
【図２４】本発明に係るマイクロコンピュータの第１の
実施例における各命令毎の制御信号を示す一覧図の一部
である。
実施例における各命令毎の制御信号を示す一覧図の一部
である。
【図２５】本発明に係るマイクロコンピュータの第１の
実施例における各命令毎の制御信号を示す一覧図の一部
である。
実施例における各命令毎の制御信号を示す一覧図の一部
である。
【図２６】本発明に係るマイクロコンピュータの第１の
実施例における各命令毎の制御信号を示す一覧図の一部
である。
実施例における各命令毎の制御信号を示す一覧図の一部
である。
【図２７】本発明に係るマイクロコンピュータの第１の
実施例における各命令毎の制御信号を示す一覧図の一部
である。
実施例における各命令毎の制御信号を示す一覧図の一部
である。
【図２８】本発明に係るマイクロコンピュータの第１の
実施例における各命令毎の制御信号を示す一覧図であ
る。
実施例における各命令毎の制御信号を示す一覧図であ
る。
【図２９】本発明に係るマイクロコンピュータの第１の
実施例における各命令毎の制御信号を示す一覧図であ
る。
実施例における各命令毎の制御信号を示す一覧図であ
る。
【図３０】本発明に係るマイクロコンピュータの第１の
実施例の各命令についての内容を説明した一覧図の一部
である。
実施例の各命令についての内容を説明した一覧図の一部
である。
【図３１】本発明に係るマイクロコンピュータの第１の
実施例の各命令についての内容を説明した一覧図の一部
である。
実施例の各命令についての内容を説明した一覧図の一部
である。
【図３２】本発明に係るマイクロコンピュータの第１の
実施例の各命令についての内容を説明した一覧図の一部
である。
実施例の各命令についての内容を説明した一覧図の一部
である。
【図３３】本発明に係るマイクロコンピュータの第１の
実施例の各命令についての内容を説明した一覧図の一部
である。
実施例の各命令についての内容を説明した一覧図の一部
である。
【図３４】本発明に係るマイクロコンピュータの第１の
実施例の各命令についての内容を説明した一覧図の一部
である。
実施例の各命令についての内容を説明した一覧図の一部
である。
【図３５】本発明に係るマイクロコンピュータの第１の
実施例の各命令についての内容を説明した図である。
実施例の各命令についての内容を説明した図である。
【図３６】本発明のマイクロコンピュータの第１の実施
例の他の実施例としての条件判定回路を備えた構成例を
示すブロック図である。
例の他の実施例としての条件判定回路を備えた構成例を
示すブロック図である。
【図３７】本発明に係るマイクロコンピュータの第１の
実施例のレジスタセットを示す一覧図の一部である。
実施例のレジスタセットを示す一覧図の一部である。
【図３８】本発明に係るマイクロコンピュータの第１の
実施例のレジスタセットを示す一覧図の一部である。
実施例のレジスタセットを示す一覧図の一部である。
【図３９】本発明に係るマイクロコンピュータの第１の
実施例のレジスタセットを示す一覧図の一部である。
実施例のレジスタセットを示す一覧図の一部である。
【図４０】本発明に係るマイクロコンピュータの第１の
実施例のレジスタセットを示す一覧図の一部である。
実施例のレジスタセットを示す一覧図の一部である。
【図４１】本発明に係るマイクロコンピュータの第１の
実施例のレジスタセットを示す一覧図の一部である。
実施例のレジスタセットを示す一覧図の一部である。
【図４２】本発明に係るマイクロコンピュータの第１の
実施例のレジスタセットを示す一覧図の一部である。
実施例のレジスタセットを示す一覧図の一部である。
【図４３】本発明に係るマイクロコンピュータの第１の
実施例の各レジスタのビット毎の機能を示す一覧図の一
部である。
実施例の各レジスタのビット毎の機能を示す一覧図の一
部である。
【図４４】本発明に係るマイクロコンピュータの第１の
実施例の各レジスタのビット毎の機能を示す一覧図の一
部である。
実施例の各レジスタのビット毎の機能を示す一覧図の一
部である。
【図４５】本発明に係るマイクロコンピュータの第１の
実施例の各レジスタのビット毎の機能を示す一覧図の一
部である。
実施例の各レジスタのビット毎の機能を示す一覧図の一
部である。
【図４６】本発明に係るマイクロコンピュータの第１の
実施例の各レジスタのビット毎の機能を示す一覧図の一
部である。
実施例の各レジスタのビット毎の機能を示す一覧図の一
部である。
【図４７】本発明に係るマイクロコンピュータの第１の
実施例の各レジスタのビット毎の機能を示す一覧図の一
部である。
実施例の各レジスタのビット毎の機能を示す一覧図の一
部である。
【図４８】本発明に係るマイクロコンピュータの第１の
実施例の各レジスタのビット毎の機能を示す一覧図の一
部である。
実施例の各レジスタのビット毎の機能を示す一覧図の一
部である。
【図４９】本発明に係るマイクロコンピュータの第１の
実施例の各レジスタのビット毎の機能を示す一覧図の一
部である。
実施例の各レジスタのビット毎の機能を示す一覧図の一
部である。
【図５０】本発明に係るマイクロコンピュータの第１の
実施例の各レジスタのビット毎の機能を示す一覧図の一
部である。
実施例の各レジスタのビット毎の機能を示す一覧図の一
部である。
【図５１】本発明に係るマイクロコンピュータの第１の
実施例の各レジスタのビット毎の機能を示す一覧図の一
部である。
実施例の各レジスタのビット毎の機能を示す一覧図の一
部である。
【図５２】本発明に係るマイクロコンピュータの第１の
実施例の各レジスタのビット毎の機能を示す一覧図の一
部である。
実施例の各レジスタのビット毎の機能を示す一覧図の一
部である。
【図５３】本発明に係るマイクロコンピュータの第１の
実施例の各レジスタのビット毎の機能を示す一覧図の一
部である。
実施例の各レジスタのビット毎の機能を示す一覧図の一
部である。
【図５４】本発明に係るマイクロコンピュータの第１の
実施例の各レジスタのビット毎の機能を示す一覧図の一
部である。
実施例の各レジスタのビット毎の機能を示す一覧図の一
部である。
【図５５】本発明に係るマイクロコンピュータの第１の
実施例のALU の下位側部分の機能ブロックの構成を示す
ブロック図である。
実施例のALU の下位側部分の機能ブロックの構成を示す
ブロック図である。
【図５６】本発明に係るマイクロコンピュータの第１の
実施例のALU の上位側部分の機能ブロックの構成を示す
ブロック図である。
実施例のALU の上位側部分の機能ブロックの構成を示す
ブロック図である。
【図５７】本発明に係るマイクロコンピュータの第１の
実施例のALU の下位側部分の機能ブロックの他の構成例
を示すブロック図である。
実施例のALU の下位側部分の機能ブロックの他の構成例
を示すブロック図である。
【図５８】本発明に係るマイクロコンピュータの第１の
実施例のALU の上位側部分の機能ブロックの他の構成例
を示すブロック図である。
実施例のALU の上位側部分の機能ブロックの他の構成例
を示すブロック図である。
【図５９】本発明に係るマイクロコンピュータの第１の
実施例の更に他の実施例としてのASIC展開を容易にする
ための各種制御ビットのセル機能の一例を示す模式図で
ある。
実施例の更に他の実施例としてのASIC展開を容易にする
ための各種制御ビットのセル機能の一例を示す模式図で
ある。
【図６０】本発明に係るマイクロコンピュータの第１の
実施例の更に他の実施例としてのASIC展開を容易にする
ための各種制御ビットのセル機能の一例を示す模式図で
ある。
実施例の更に他の実施例としてのASIC展開を容易にする
ための各種制御ビットのセル機能の一例を示す模式図で
ある。
【図６１】本発明に係るマイクロコンピュータの第１の
実施例の更に他の実施例としてのASIC展開を容易にする
ための各種制御ビットのセル機能の一例を示す模式図で
ある。
実施例の更に他の実施例としてのASIC展開を容易にする
ための各種制御ビットのセル機能の一例を示す模式図で
ある。
【図６２】本発明に係るマイクロコンピュータの第１の
実施例の更に他の実施例としてのASIC展開を容易にする
ための各種制御ビットのセル機能の一例を示す模式図で
ある。
実施例の更に他の実施例としてのASIC展開を容易にする
ための各種制御ビットのセル機能の一例を示す模式図で
ある。
【図６３】本発明に係るマイクロコンピュータの第１の
実施例の更に他の実施例としてのASIC展開を容易にする
各種制御ビットのセル機能の一例を示す模式図である。
実施例の更に他の実施例としてのASIC展開を容易にする
各種制御ビットのセル機能の一例を示す模式図である。
【図６４】本発明に係るマイクロコンピュータの第１の
実施例の更に他の実施例としてのASIC展開を容易にする
各種制御ビットのセル機能の一例を示す模式図である。
実施例の更に他の実施例としてのASIC展開を容易にする
各種制御ビットのセル機能の一例を示す模式図である。
【図６５】本発明に係るマイクロコンピュータの第１の
実施例の更に他の実施例のセルの具体的な回路を示す回
路図である。
実施例の更に他の実施例のセルの具体的な回路を示す回
路図である。
【図６６】本発明に係るマイクロコンピュータの第１の
実施例の更に他の実施例の機能セルの別の具体的な回路
を示す回路図である。
実施例の更に他の実施例の機能セルの別の具体的な回路
を示す回路図である。
【図６７】本発明に係るマイクロコンピュータの第１の
実施例の更に他の実施例の機能ブロックから出力される
ステータス信号を受ける機能セルを示す回路図である。
実施例の更に他の実施例の機能ブロックから出力される
ステータス信号を受ける機能セルを示す回路図である。
【図６８】本発明に係るマイクロコンピュータの第２の
実施例のCPU の命令実行シーケンスの基本サイクルを示
すタイミングチャートの一部である。
実施例のCPU の命令実行シーケンスの基本サイクルを示
すタイミングチャートの一部である。
【図６９】本発明に係るマイクロコンピュータの第２の
実施例のCPU の命令実行シーケンスの基本サイクルを示
すタイミングチャートの一部である。
実施例のCPU の命令実行シーケンスの基本サイクルを示
すタイミングチャートの一部である。
【図７０】本発明に係るマイクロコンピュータの第２の
実施例の具体的な構成例を示すブロック図である。
実施例の具体的な構成例を示すブロック図である。
【図７１】従来のマイクロコンピュータの基本命令サイ
クルを説明するためのタイミングチャートである。
クルを説明するためのタイミングチャートである。
【図７２】近年のマイクロコンピュータで一般的に実施
されているパイプライン処理の原則を説明する模式図で
ある。
されているパイプライン処理の原則を説明する模式図で
ある。
【図７３】パイプライン処理における注意点を示す模式
図である。
図である。
20 レジスタセット 21 テンポラリレジスタ 22 ALU 23 ラッチ 24 バスバッファ 25 バス 26 バス 27 プリラッチ 35 デスティネーションレジスタ 36 レジスタ 40 プログラムカウンタ 41 プログラムカウンタのラッチ 42 プログラムカウンタのインクリメンタ 44 プログラムカウンタのレジスタ 45 アドレス格納スタックレジスタ 46 パス 47 パス 48 制御回路 51 プログラムメモリ領域 56 オペコードラッチ 56A 第１オペコードラッチ 56B 第２オペコードラッチ 60 論理回路 62 命令サイクルカウンタ 66 命令デコーダ
Claims (22)
- 【請求項１】 実行すべき命令のコードを格納したメモ
リと、 実行すべき命令のアドレスを出力するプログラムカウン
タと、前記メモリから読み出された命令のコードをデコ
ードする命令デコーダと、前記命令デコーダによるデコ
ード結果が指定する演算を実行するＡＬＵとを有するＣ
ＰＵと、 命令のオペランド及び演算結果を格納するデスティネー
ションとして指定可能な複数のレジスタを含むレジスタ
群とを備え、 ２サイクルのシステムクロックで動作するマイクロコン
ピュータにおいて、 システムクロックの第１の半サイクルの区間において、
前記プログラムカウンタは実行すべき命令のアドレスを
出力し、 システムクロックの続く第２の半サイクルの区間におい
て、前記メモリは前記プログラムカウンタが出力したア
ドレスに対応する命令のコードを出力し、前記命令デコ
ーダは前記メモリから出力された命令のコードを読み込
んでデコードし、前記ＡＬＵは前記命令デコーダによる
デコード結果がオペランドとして指定するレジスタから
データをフェッチして演算を開始し、 システムクロックの続く第３の半サイクルの区間におい
て、前記ＡＬＵは前記命令デコーダによるデコード結果
がデスティネーションとして指定するレジスタに演算結
果を格納し、前記プログラムカウンタは次に実行すべき
命令のアドレスを出力すべくなしてあることを特徴とす
るマイクロコンピュータ。 - 【請求項２】 複数の例外処理それぞれに対応して予め
割り当てられた例外処理用のコードを発生するコード発
生手段と、 メモリから読み出された命令のコードを保持すると共に
命令デコーダに与えるコードラッチ手段と、 例外処理の実行要求が発生した場合に、メモリから前記
コードラッチ手段へのコード供給経路を遮断すると共に
発生した例外処理に対応する例外処理コードを前記コー
ド発生手段から前記コードラッチ手段へ強制的に供給す
る手段とを備えたことを特徴とする請求項第１項記載の
マイクロコンピュータ。 - 【請求項３】 プログラムメモリ領域は複数の例外処理
それぞれに対応して予め割り当てられた例外処理コード
を予め記憶しており、 前記プログラムメモリ領域からフェッチされた例外処理
コードであっても、コード発生手段から供給された例外
処理コードであっても等価な処理を実行すべくなしてあ
ることを特徴とする請求項第２項記載のマイクロコンピ
ュータ。 - 【請求項４】 ＣＰＵは、 更に命令サイクル数を計数する計数手段を有し、 コードラッチ手段の出力と前記計数手段の値とを組み合
わせて複数の制御信号を生成すべくなしてあることを特
徴とする請求項第２項記載のマイクロコンピュータ。 - 【請求項５】 複数のレジスタにて構成され、条件分岐
命令の実行によりいずれかのレジスタが指定されると共
に前記条件分岐命令のコード中の所定の値が設定される
レジスタ群と、 命令実行による演算結果を格納するコンペアレジスタ
と、 前記レジスタ群の内の条件分岐命令により指定されたレ
ジスタの値と前記コンペアレジスタの値とをビット毎に
比較する比較手段と、 前記レジスタ群の内の条件分岐命令により指定されたレ
ジスタの必要なビットの値のみを取り出すことにより、
条件分岐命令の分岐条件が満足されるか否かを表す条件
判定信号を分岐条件が満足されることを表す状態にする
マスクレジスタとを有する条件判定回路を備えたことを
特徴とするマイクロコンピュータ。 - 【請求項６】 条件判定回路は、レジスタの指定と、比
較するビットの指定と、信号値の区別とを行なうべくな
してあることを特徴とする請求項第５項記載のマイクロ
コンピュータ。 - 【請求項７】 条件判定回路は、指定可能なレジスタと
して、周辺機能回路の制御のためのレジスタ群, 演算結
果フラグ、割り込みの要求ビット群が割り付けられてい
ることを特徴とする請求項第５項記載のマイクロコンピ
ュータ。 - 【請求項８】 条件判定信号を基本クロックに同期させ
る手段を備えたことを特徴とする請求項第５項記載のマ
イクロコンピュータ。 - 【請求項９】 命令のコード中の１ビットの制御コード
が直接条件判定回路に与えることにより無条件分岐が行
なわれるべくなしてあることを特徴とする請求項第５項
記載のマイクロコンピュータ。 - 【請求項１０】 ＡＬＵの一方の入力に接続する第１の
バスと、前記ＡＬＵの他方の入力に接続する第２のバス
とで構成される２ウェイバスと、 前記２ウェイバスの内のいずれか一方と前記ＡＬＵとの
間に位置し、一方の被演算数を一旦保持した後にＡＬＵ
に与えるテンポラリレジスタとを備えたことを特徴とす
るマイクロコンピュータ。 - 【請求項１１】 テンポラリレジスタの上位ｎビットと
下位ｍビットとがそれぞれ異なる制御信号で制御され、 前記テンポラリレジスタの出力の上位ｎビットまたは下
位ｍビットをオール”０”に強制的に変換して前記ＡＬ
Ｕに供給する制御手段と、 前記テンポラリラッチの各ビットを反転して前記ＡＬＵ
に供給する反転制御回路とを備えたことを特徴とする請
求項第１０項記載のマイクロコンピュータ。 - 【請求項１２】 ＡＬＵの出力を右シフトまたは左シフ
トするシフト手段を備えたことを特徴とする請求項第１
１項記載のマイクロコンピュータ。 - 【請求項１３】 レジスタから読み出された値を一旦保
持した後にＡＬＵに供給するラッチ回路を備えたことを
特徴とする請求項第１０項記載のマイクロコンピュー
タ。 - 【請求項１４】 各命令コード中の固定された位置の６
ビットの内の１ビットはバイト長演算と16ビットワード
長演算の区別のために、他の１ビットはシフト演算と非
シフト演算の区別のために、残りの４ビットは更に細分
化された演算の種別を指定するために使用される命令セ
ットを備えたことを特徴とするマイクロコンピュータ。 - 【請求項１５】 各命令コードが基本的に16ビットで構
成されており、16ビットのコードの中に演算の種別, 操
作の種別を示すコードの他に、ソースレジスタ及びデス
ティネーションレジスタの指定, 分岐命令の分岐先アド
レスを指定するディスプレースメント, ８ビット長の即
値を含み、63ワード幅のレジスタを有するＣＰＵに対し
て各種操作を実施する命令群とその命令コードを提供す
る命令セットを備えたことを特徴とするマイクロコンピ
ュータ。 - 【請求項１６】 ＣＰＵ内のレジスタ空間に直接割込み
制御回路, 周辺機器（ペリフェラル）の制御レジスタ，
データレジスタを含む機能レジスタを配置してなること
を特徴とするマイクロコンピュータ。 - 【請求項１７】 ワンショットパルスを生成する機能を
有するデータラッチを含む複数の基本的な要素機能レジ
スタを予めレイアウト設計及び論理設計段階で用意して
おき、アプリケーションに対応して必要な機能を有する
レジスタを選択組み合わされた機能レジスタを備えたこ
とを特徴とするマイクロコンピュータ。 - 【請求項１８】 ＣＰＵ内のレジスタ空間に高機能演算
ブロックが割り付けられてなることを特徴とするマイク
ロコンピュータ。 - 【請求項１９】 実行すべき命令のコードを格納したメ
モリと、 実行すべき命令のアドレスを出力するプログラムカウン
タと、前記メモリから読み出された命令のコードをデコ
ードする命令デコーダと、前記命令デコーダによるデコ
ード結果が指定するオペランドを所定期間にわたって保
持すると共にデコーダ結果が指定する演算を実行するＡ
ＬＵとを有するＣＰＵと、 命令のオペランド及び演算結果を格納するデスティネー
ションとして指定可能な複数のレジスタを含むレジスタ
群とを備え、 ２サイクルのシステムクロックで動作するマイクロコン
ピュータにおいて、 システムクロックの第１の半サイクルの区間において、
前記プログラムカウンタは実行すべき命令のアドレスを
出力し、 システムクロックの続く第２の半サイクルの区間におい
て、前記メモリは前記プログラムカウンタが出力したア
ドレスに対応する命令のコードを出力し、前記メモリコ
ーダは前記メモリから出力された命令のコードを読み込
んでデコードすると共にデコード結果がオペランドとし
て指定するレジスタのアドレスを出力し、 システムクロックの続く第３の半サイクルの区間におい
て、前記ＡＬＵは前記命令デコーダによるデコード結果
がオペランドとして指定するレジスタからデータをフェ
ッチして前記プリラッチにラッチすると共に演算を開始
し、前記プログラムカウンタは次に実行すべき命令のア
ドレスを出力し、 システムクロックの続く第４の半サイクルの区間におい
て、前記ＡＬＵは演算を継続すると共に前記命令デコー
ダによるデコード結果がデスティネーションとして指定
するレジスタに演算結果を格納すべくなしてあることを
特徴とするマイクロコンピュータ。 - 【請求項２０】 複数の例外処理それぞれに対応して予
め割り当てられた例外処理用のコードを発生するコード
発生手段と、 メモリから読み出された命令のコードを保持すると共に
命令デコーダに与えるコードラッチ手段と、 例外処理の実行要求が発生した場合に、メモリから前記
コードラッチ手段へのコード供給経路を遮断すると共に
発生した例外処理に対応する例外処理コードを前記コー
ド発生手段から前記コードラッチ手段へ強制的に供給す
る手段とを備えたことを特徴とする請求項第１９項記載
のマイクロコンピュータ。 - 【請求項２１】 プログラムメモリ領域は複数の例外処
理それぞれに対応して予め割り当てられた例外処理コー
ドを予め記憶しており、 前記プログラムメモリ領域からフェッチされた例外処理
コードであっても、コード発生手段から供給された例外
処理コードであっても等価な処理を実行すべくなしてあ
ることを特徴とする請求項第２０項記載のマイクロコン
ピュータ。 - 【請求項２２】 ＣＰＵは、 更に命令サイクル数を計数する計数手段を有し、 コードラッチ手段の出力と前記計数手段の値とを組み合
わせて複数の制御信号を生成すべくなしてあることを特
徴とする請求項第２０項記載のマイクロコンピュータ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6009123A JPH0764788A (ja) | 1993-06-14 | 1994-01-31 | マイクロコンピュータ |
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| DE4420703A DE4420703A1 (de) | 1993-06-14 | 1994-06-14 | Mikrocomputer |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5-142028 | 1993-06-14 | ||
| JP14202893 | 1993-06-14 | ||
| JP6009123A JPH0764788A (ja) | 1993-06-14 | 1994-01-31 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0764788A true JPH0764788A (ja) | 1995-03-10 |
Family
ID=26343782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6009123A Pending JPH0764788A (ja) | 1993-06-14 | 1994-01-31 | マイクロコンピュータ |
Country Status (3)
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| US (1) | US5550994A (ja) |
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1994
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Also Published As
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