JPH0764854A

JPH0764854A - プロセッサをメモリに連結する配列装置、およびプロセッサとメモリとプロセッサをメモリに連結する配列装置とを備えるシステム

Info

Publication number: JPH0764854A
Application number: JP21515294A
Authority: JP
Inventors: Anna Gerardu Vankan Franciscus; アンナジェラルダスバンカンフランシスカス; Pieterse Rob; ピータースロブ; Klass De Lange Martin; クラースデランゲマーチン
Original assignee: Koninklijke PTT Nederland NV
Current assignee: Koninklijke PTT Nederland NV
Priority date: 1993-08-11
Filing date: 1994-08-08
Publication date: 1995-03-10
Also published as: NL9301389A; EP0638865A1

Abstract

(57)【要約】【目的】プロセッサの有効アドレス空間よりも大きい
付加的アドレス空間が創生されるアレンジメントを提供
する。【構成】プロセッサとメモリを連結する周知のアレン
ジメントは、プロセッサの有効アドレス空間よりも大き
い付加的アドレス空間を創生し、とりわけ、第一アドレ
スに応答して、メモリからスタート・アドレス信号とし
てプロセッサから発するデータをロードすることによ
る、番地ずけのアドレス調節を行い、ここでは、多くの
レジスターを使用するので、このアレンジメントは複雑
で、その結果、遅くかつ高価である。本発明による簡単
で、その結果、早くて安価なアレンジメントによって、
プロセッサの第二アドレスに応答して、メモリのためも
う１つのアドレス信号が発生され、このもう１つのアド
レス信号は、スタート・アドレス信号と発生される第二
アドレス数の関数である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、プロセッサをメモリに
連結するための配列装置（ａｒｒａｎｇｅｍｅｎｔ）で
あって、プロセッサから発する第一アドレスに応答し
て、メモリのためスタート・アドレス信号としてプロセ
ッサから発するデータを発生する手段を備える、配列装
置（以下アレンジメントと称する）に関する。

【０００２】

【従来の技術】ＥＰ０２１８５２３には、プロセッサ
ＣＰＵから発する第一アドレスを受け入れるＡＣＣＥＳ
Ｓコントローラと、プロセッサから発するデータを受け
入れるＡＣＣＥＳＳレジスターとよりなるアレンジメン
ト（とりわけ、ＥＰ０２１８５２３の図１参照：ここ
で、バス２０はアドレスバスとしての機能を有し、バ
ス１０はデータバスとしての機能を有する。さらに、
とりわけ、ＥＰ０２１８５２３の６頁、１１−２７行
参照。）が記載されている。この場合、プロセッサＣＰ
Ｕから発するデータは、メモリＲＡＭに与えられる両真
性データと、ＲＡＭに与えられるアドレス信号とを表す
（とりわけ、ＥＰ０２１８５２３の頁１、２２−２９
行参照）。この周知のアレンジメントでは、プロセッサ
の有効アドレス空間よりも大きい付加的アドレス空間を
創生できる（間接アドレッシング）。さらに、この周知
のアレンジメントは、いわゆる作動モード、たとえば、
ＳＴＡＲＴレジスターとＳＴＯＰレジスターが、ＦＩＦ
Ｏとして使用されまたサーキュラー・バッファとして実
行される、ＲＡＭに存在するアドレス空間の境界を示
し；ＩＮＰＴＲレジスターとＯＵＴＰＴＲレジスタ
ーが次ぎの書き込み・読み出しアドレス信号を示し、さ
らにＩＮＩＮＣＲレジスターとＯＵＴＩＮＣＲレジ
スターが書き込み・読み出し動作のオート増分を示すよ
うな、シーケンシャル・アクセス・モードを有する（ア
ドレス調節）。そこで、データをレジスターに書き込
み、その後、自動的に次ぎの有効アドレス空間へ転送で
きる。

【０００３】このような周知のアレンジメントの欠点
は、とりわけ、構成を管理したり、間接アドレッシング
や自動インデックシングのため、多くのレジスターが必
要である。これらレジスターは構成を複雑にし、従っ
て、高価で遅い。

【０００４】

【発明が解決しようとする課題】本発明の目的は、簡単
なデザインで、従って、既存の構成よりも安価でかつ早
い作動としながら、プロセッサの有効アドレス空間より
も大きい付加的アドレス空間が創生される、頭記した形
式のアレンジメントを提供することである。

【０００５】

【課題を解決するための手段】この目的を達成するた
め、本発明によるアレンジメントは、プロセッサから発
する第二アドレスに応答して、メモリのためもう一つの
アドレス信号を発生する手段を備え、このもう一つのア
ドレス信号は、スタート・アドレス信号と、受け入れら
れる多数の第二アドレスとの関数であることを特徴とす
る。

【０００６】（第一アドレスに応答して）バスを介し供
給されるデータを、メモリに番地ずけするスタート・ア
ドレス信号と考え、（第二アドレスに応答して）同じバ
スを介し供給されるデータを真性データとしてスタート
・アドレス信号の位置のメモリに格納してから、もう一
つのアドレス信号がスタート・アドレス信号と（たとえ
ば、一定値による簡単な実行等）第二アドレスが受け入
れられる回数との関数として発生されることにより、デ
ザインが特に簡単なアレンジメントが得られる。

【０００７】本発明は、とりわけ、データとして供給さ
れるスタート・アドレス信号とデータとして供給される
真性データとを互いに識別できるために必要なアドレス
は２つだけでよく、第二アドレスを受け入れる回数は、
スタート・アドレス信号との組み合わせにおいて、メモ
リの連続位置で、データとして供給される真性データ
と、データとして供給される真性データを格納できるた
めには、十分に区別できるという見識に基ずいている。

【０００８】本発明の第一実施例は、前記アレンジメン
トが、プロセッサから発する書き込み信号に応答して、
プロセッサから発するデータを受け入れ、このデータを
もう一つのアドレス信号に相当する位置のメモリに送
り、さらにプロセッサから発する読み出し信号に応答し
て、メモリから発するデータを受け入れ、このデータは
もう一つのアドレス信号に相当する位置のメモリに位置
しており、このデータをプロセッサに送る手段を備える
ことを特徴とする。

【０００９】この実施例によれば、読み出し作用の目的
と書き込み作用の目的の両目的のための大きい付加的ア
ドレス空間が創生される。

【００１０】本発明の第二実施例は、前記アレンジメン
トが、プロセッサから発する第三アドレスに応答して、
メモリのため他のアドレス信号としてプロセッサから発
するデータを発生し、さらにプロセッサから発する第四
アドレスに応答して、メモリのため他のアドレス信号を
発生する手段を備えることを特徴とする。

【００１１】この実施例によれば、（第三アドレスに応
答して）バスを介し供給されるデータはメモリに番地ず
けする他のアドレス信号として考えられ、（第四アドレ
スに応答して）同じバスを介し後で供給されるデータ
は、もう一つのアドレス信号を発生することなく、他の
アドレス信号の位置のメモリに真性データとして格納さ
れる。従って、アドレス調節を行うことなく、メモリに
データを格納できる。一般に、第三アドレスと第一アド
レスは、アレンジメントをできるだけ能率良くするため
に一致する。

【００１２】本発明の第三実施例は、前記アレンジメン
トが、プロセッサから発する書き込み信号に応答して、
プロセッサから発するデータを受け入れ、このデータを
他のアドレス信号に相当する位置のメモリに送り、さら
に、プロセッサから発する読み出し信号に応答して、メ
モリから発するデータを受け入れ、このデータは他のア
ドレス信号に相当する位置のメモリに位置しており、こ
のデータをプロセッサに送ることを特徴とする。

【００１３】この実施例によれば、アドレス調節を行う
ことなく、書き込み作用の目的と読み出し作用の目的の
両目的のため、大きい付加的アドレス空間が創生され
る。

【００１４】本発明の第四実施例は、第一アドレスと第
二アドレスが各々、第一数のビットよりなるデータに相
当し、第四アドレスが、第一数のビットとは異なる、第
二数のビットよりなるデータに相当することを特徴とす
る。

【００１５】この実施例によれば、第一アドレスと第二
アドレス（および、また、しばしば、第三アドレス）
は、たとえば、２つのバイトと等しくなるように選ばれ
る、第一数のビットよりなるデータに相当し、第四アド
レスは、区別するため、第二（小）数のビット、たとえ
ば、１バイトよりなるデータに相当する。

【００１６】本発明の第五実施例は、手段が、アドレス
を受け入れる、プロセッサに連結可能なアドレス入力
と；プロセッサに連結可能なデータ入出力と；アドレス
を発生する、メモリに連結可能なアドレス出力と；メモ
リに連結可能なデータ入出力と；アドレスを検出する、
アドレス入力に連結される検出手段と；アドレス信号と
してプロセッサから発するデータをロードする、データ
入出力に連結されるロード入力と；アドレス信号を発生
する、アドレス出力に連結されるカウント出力と；ロー
ド制御信号を受け入れる、検出手段に連結されるロード
制御入力と；カウント制御を受け入れる、検出手段に連
結されるカウント制御入力とからなる計数手段と、を備
えることを特徴とする。

【００１７】本発明の第六実施例は、手段がさらに、読
み出し信号と書き込み信号を受信する、プロセッサに連
結可能な読み出し・書き込み入力を備え、検出手段は読
み出し・書き込み入力に連結されており；さらに、アド
レスに相当し、かつ対応アドレスを構成するビット数を
表す制御信号を受信する、プロセッサに連結可能な制御
入力を備え、検出手段は制御入力に連結されることを特
徴とする。

【００１８】本発明のアレンジメントの第五及び第六実
施例は、簡単で、従って、安価かつかなり剛的な実現に
より形成される。

【００１９】所望により、本発明によるアレンジメント
の上記実施例の少なくとも二つを組み合わせることがで
きることは、明らかである。

【００２０】本発明は、さらに、プロセッサと、メモリ
と、プロセッサをメモリに連結する配列装置とを備え、
前記構成は、プロセッサから発する第一アドレスに応答
して、メモリのためスタートアドレス信号としてプロ
セッサから発するデータを発生する手段を備えるシステ
ムに関する。

【００２１】本発明によるシステムは、前記アレンジメ
ントが、プロセッサから発する第二アドレスに応答し
て、メモリのためもう一つのアドレス信号を発生する手
段を備え、前記もう一つのアドレス信号は、スタート
アドレス信号と受け入れた多数の第二アドレスとの関数
であることを特徴とする。

【００２２】（第一アドレスに応答して）バスを介し供
給されるデータを、メモリに番地ずけするスタート・ア
ドレス信号と考え、（第二アドレスに応答して）同じバ
スを介し供給されるデータを真性データとしてスタート
・アドレス信号の位置のメモリに格納してから、もう一
つのアドレス信号がスタート・アドレス信号と（たとえ
ば、一定値による簡単な実行等）第二アドレスが受け入
れられる回数との関数として発生されることにより、デ
ザインが特に簡単なアレンジメントが得られる。

【００２３】本発明によるシステムの第一実施例は、ア
レンジメントが、プロセッサから発する書き込み信号に
応答して、プロセッサから発するデータを受け入れ、こ
のデータをもう一つのアドレス信号に相当する位置のメ
モリに送り、さらに、プロセッサから発する読み出し信
号に応答して、メモリから発するデータを受け入れ、こ
のデータはもう一つのアドレス信号に相当する位置のメ
モリに位置しており、このデータをプロセッサに送るこ
とを特徴とする。

【００２４】この実施例によれば、読み出し作用の目的
と書き込み作用の目的の両目的のため、大きい付加的ア
ドレス空間が創生される。

【００２５】本発明によるシステムの第二実施例は、ア
レンジメントが、プロセッサから発する第三アドレスに
応答して、メモリのため他のアドレス信号としてプロセ
ッサから発するデータを発生し、さらにプロセッサから
発する第四アドレスに応答して、メモリのため他のアド
レス信号を発生する手段を備えることを特徴とする。

【００２６】この実施例によれば、（第三アドレスに応
答して）バスを介し供給されるデータはメモリに番地ず
けする他のアドレス信号として考えられ、（第四アドレ
スに応答して）同じバスを介し後で供給されるデータ
は、もう一つのアドレス信号を発生することなく、他の
アドレス信号の位置のメモリに真性データとして格納さ
れる。従って、アドレス調整を行うことなく、メモリに
データを格納できる。一般に、第三アドレスと第一アド
レスは、アレンジメントをできるだけ能率良くするため
に一致する。

【００２７】本発明によるシステムの第三実施例は、ア
レンジメントが、プロセッサから発する書き込み信号に
応答して、プロセッサから発するデータを受け入れ、こ
のデータを他のアドレス信号に相当する位置のメモリに
送り、さらに、プロセッサから発する読み出し信号に応
答して、メモリから発するデータを受け入れ、このデー
タは他のアドレス信号に相当する位置のメモリに位置し
ており、このデータをプロセッサに送ることを特徴とす
る。

【００２８】この実施例によれば、アドレス調節を行う
ことなく、書き込み作用の目的と読み出し作用の目的の
両目的のため、大きい付加的アドレス空間が創生され
る。

【００２９】本発明によるシステムの第四実施例は、第
一アドレスと第二アドレスが各々、第一数のビットより
なるデータに相当し、第四アドレスが、第一数のビット
とは異なる、第二数のビットよりなるデータに相当する
ことを特徴とする。

【００３０】この実施例によれば、第一アドレスと第二
アドレス（及び、また、しばしば、第三アドレス）は、
たとえば、２つのバイトと等しくなるように選ばれる、
第一数のビットよりなるデータに相当し、第四アドレス
は、区別のため、第二（小）数のビット、たとえば、１
バイトよりなるデータに相当する。

【００３１】本発明によるシステムの第五実施例は、手
段が、アドレスを受け入れる、プロセッサに連結可能な
アドレス入力と；プロセッサに連結可能なデータ入出力
と；アドレスを発生する、メモリに連結可能なアドレス
出力と；メモリに連結可能なデータ入出力と；アドレス
を検出する、アドレス入力に連結される検出手段と；ア
ドレス信号としてプロセッサから発するデータをロード
する、データ入出力に連結されるロード入力と；アドレ
ス信号を発生する、アドレス出力に連結されるカウント
出力と；ロード制御信号を受け入れる、検出手段に連結
されるロード制御入力と；カウント制御を受け入れる、
検出手段に連結されるカウント制御入力とからなる計数
手段と、を備えることを特徴とする。

【００３２】本発明によるシステムの第六実施例は、手
段がさらに、読み出し信号と書き込み信号を受信する、
プロセッサに連結可能な読み出し・書き込み入力を備
え、検出手段は読み出し・書き込み入力に連結されてお
り；さらに、アドレスに相当し、かつ対応アドレスを構
成するビット数を表す制御信号を受信する、プロセッサ
に連結可能な制御入力を備え、検出手段は制御入力に連
結されることを特徴とする。

【００３３】本発明によるシステムの第五及び第六実施
例は、簡単で、従って、安価かつかなり剛的な実現によ
り形成される。

【００３４】所望により、本発明によるシステムの上記
実施例の少なくとも二つを組み合わせることができるこ
とは、明らかである。

【００３５】文献：ＥＰ０２１８５２３

【００３６】実施例本発明について図１に示す実施例を参照してさらに詳細
に説明する。

【００３７】図１は、プロセッサと、メモリと、プロセ
ッサをメモリに連結する本発明によるアレンジメントと
を備える、本発明によるシステムを示す。

【００３８】図１に示すシステムは、プロセッサ１と、
メモリ３と、プロセッサ１をメモリ３に連結するアレン
ジメント２とからなる。アレンジメント２は、検出手段
１１と計数手段１８とからなる。

【００３９】プロセッサ１は、アドレスバス８を介し、
検出手段１１のアドレス入力１２に連結されるアドレス
出力４と、データバス９を介し、メモリ３のデータ入出
力２５に、さらに、データバス１０を介し、計数手段１
８に連結されるデータ入出力５と、検出手段１１の読み
出し・書き込み入力１３に連結される読み出し・書き込
み出力６と、検出手段１１の制御入力１４に連結される
制御出力７とを備える。

【００４０】検出手段１１はさらに、メモリ３の制御入
力２６に連結される制御出力１５と、計数手段１８のカ
ウント制御入力に連結されるカウント制御出力１６と、
計数手段１８のロード制御入力２０に連結されるロード
制御出力１７とを備える。

【００４１】計数手段１８は、さらに、アドレスバス２
３を介し、メモリ３のアドレス入力２４に連結されるカ
ウント出力２２を備え、メモリ３は、さらに、メモリ３
がいわゆるジュアル・ポートＲＡＭまたはＤＰＲにより
形成される場合には、もう一つのアドレス入力２７とも
う一つのデータ入出力２８とを備える。検出手段１１は
アレンジメント２のアドレス入力を形成し、カウント出
力２２は構成２のアドレス出力を形成する。データバス
９はアレンジメント２のデータ入出力を２回形成し、検
出手段１１の読み出し・書き込み入力１３はアレンジメ
ント２の読み出し・書き込み入力を形成し、検出手段１
１の制御入力１４はアレンジメント２の制御入力を形成
する。

【００４２】図１に示すシステムは下記のように作動す
る。プロセッサ１は、アドレス出力４に、たとえば、１
６進（＝０ｘ）３５２、３５３を発生し、読み出し・書
き込み出力６に、書き込み信号を発生し、また、制御出
力７に、発生されるアドレスが、この場合、２バイトよ
りなる、ビットまたはバイト数を表す制御信号を発生す
る。プロセッサ１は、さらに、与えられる第一アドレス
のデータ入出力５に、たとえば、１６進（０＝ｘ）１０
００のスタート・アドレス信号を発生する。検出手段１
１は、アドレスバス８を介し、アドレス入力１２に第一
アドレスを入力し、検出によりこれを確認する。さら
に、検出手段１１は、読み出し・書き込み入力１３に書
き込み信号を、制御入力１４に制御信号を、入力する。
これに応答して、検出手段１１は、ロード制御出力１７
にロード制御信号を発生し、この信号は計数手段１８の
ロード制御入力２０に達する。これに応答して、計数手
段１８は、データ入出力５から発するスタート・アドレ
ス信号をロードし、これがデータバス９とデータバス１
０を介しロード入力２１に供給され、その後カウント出
力２２に現れ、アドレスバス２３を介しアドレス入力２
４に送られる。

【００４３】ついで、プロセッサ１は、アドレス出力４
に、第二アドレス、たとえば、１６進３５０、３５１を
発生し、読み出し・書き込み出力６に、書き込み信号を
発生し、制御出力７に、発生されるデータが、この場
合、２バイトよりなる、ビットまたはバイト数を表す制
御信号を発生する。さらに、プロセッサ１は、与えられ
る第二アドレスのデータ入出力５に、たとえば、１６進
ＡＡＡＡの真性データ信号を表すデータ信号を発生す
る。検出手段１１は、アドレスバス８を介し、アドレス
入力１２に第二アドレスを入力し、これを検出によって
確認する。さらに、検出手段１１は、読み出し・書き込
み入力１３に書き込み信号を、制御入力１４に制御信号
を入力する。これに応答して、検出手段１１は、制御入
力１５にメモリ・ロード信号を発生し、これが、メモリ
３の格納に応答して、データ入出力２５を介し、データ
バス２３を介し供給されるスタート・アドレス信号と、
データバス９を介し供給される真性データ信号の位置
で、制御入力２６に送られる。ついで、検出手段１１
は、カウント制御出力１６にカウント制御信号を発生
し、これがカウント制御入力１９に送られる。これに応
答して、計数手段１８はその計数状態を増分する。この
状態は、その時、カウント出力２２に現れる、一定値、
たとえば、２から、たとえば、１６進１００２まで、ス
タート・アドレス信号の値に等しい。従って、ここで重
要なことは、計数手段１８が、真性データがメモリ３に
格納された後でのみ、その計数状態を増分し、これは、
たとえば、検出手段１１において、カウント制御信号を
ロード制御信号のかなりあとでのみ発生する遅延を与え
ることにより達成されて、真性データが、前記計数状態
が増分される前の計数状態の位置で、メモリ３に格納さ
れる。

【００４４】ついで、プロセッサ１は再び、アドレス出
力４に、たとえば、１６進３５０、３５１の第二アドレ
スを発生し、読み出し・書き込み出力６に、書き込み信
号を発生し、制御出力７に、発生されるデータが、この
場合、２バイトよりなるビットまたはバイト数を表す制
御信号を発生する。さらに、プロセッサ１は、与えられ
る第二アドレスのデータ入出力に、異なる真性データ信
号、たとえば、１６進ＢＢＢＢを表すデータ信号を発生
する。検出手段１１は、アドレスバス８を介し、アドレ
ス入力１２に第二アドレスを入力し、これを検出によっ
て確認する。さらに、検出手段１１は、読み出し・書き
込み入力１３に書き込み信号を、制御入力１４に制御信
号を入力する。これに応答して、検出手段１１は、制御
入力１５にメモリロード信号を発生し、これが、メモリ
３の格納に応答して、データ入出力２５を介し、入出力
２５を介し、アドレスバス２３を介し供給される計数状
態（特定値だけ増分されるスタート・アドレス信号）、
データバス９を介し供給される異なる真性データ信号の
位置で、制御入力２６に送られる。ついで、検出手段１
１は、カウント制御出力１６にカウント制御信号を発生
し、これがカウント制御入力１９に送られる。これに応
答して、計数手段１８は、カウント出力２２に現れる、
たとえば、値２から１６進１００４だけその計数状態を
増分する。

【００４５】作動モードを略記すると、次ぎのとおりで
ある。

【００４６】本発明の構成によって、プロセッサ１によ
り発生される２つのアドレスのみに基ずいて、メモリ３
にデータをロードでき、データバス９と１０を介し伝送
されるスタート・アドレスが第一アドレスとともに、メ
モリ３に送られ、データバス９を介し伝送されるデータ
は、各第二アドレスに応答してさらに増分されその結果
スタート・アドレスと入力される第二アドレスの数の関
数である、スタート・アドレスからの第二アドレスとと
もにメモリに格納される。多くのたの関数が使用できる
ことは明らかである。入力される第二アドレス数は、こ
こでは、あまり文字どおりに解釈すべきでなく、従っ
て、使用される（図１に示されない）クロックパルス信
号または、（図１に示されない）制御信号によって活性
・不活性化される検出手段により第二アドレスを連続し
て存在させることができる。本質的に、常に、プロセッ
サ１により、第二アドレスと組み合わせて、真性データ
が発生される回数が残存する。

【００４７】もし、プロセッサ１が、アドレス出力４
に、第三アドレス、たとえば、１６進３４Ｅ、３４Ｆを
発生し、読み出し・書き込み出力６に、書き込み信号を
発生し、制御出力７に、発生されたデータが、この場
合、２バイトからなるビットまたはバイト数を表す制御
信号を発生すれば、作動は下記のように進行する。プロ
セッサ１は、さらに、一定の第三アドレスのデータ入出
力５に、他のアドレス信号、たとえば、１６進９０００
を表すデータ信号を発生する。検出手段１１は、アドレ
スバス８を介し、アドレス入力１２に第一アドレスを入
力し、これを検出により確認する。検出手段１１は、さ
らに、読み出し・書き込み入力１３に書き込み信号を、
制御入力１４に制御信号を入力する。これに応答して、
検出手段１１は、計数手段１８のロード制御入力２０に
到達する、ロード制御出力１７にロード制御信号を発生
する。これに応答して、計数手段１８は、データ入出力
５から発する他のアドレス信号をロードし、これがデー
タバス９と１０を介し、ロード入力２１に供給され、そ
の後、カウント出力２２に現れ、アドレスバス２３を介
しアドレス入力２４に送られる。

【００４８】ついで、プロセッサ１は、アドレス出力４
に、第四アドレス、たとえば、１６進３４Ｃ、３４Ｄを
発生し、読み出し・書き込み出力６に書き込み信号を発
生し、制御出力７に、発生されるアドレスが、この場合
２バイトよりなるビットまたはバイトを表す制御信号を
発生する。さらに、プロセッサ１は、与えられる第四ア
ドレスのデータ入出力５に、真性データ信号、たとえ
ば、１６進ＣＣＣＣを表すデータ信号を発生する。検出
手段１１は、アドレスバス８を介し、アドレス入力１２
に第四アドレスを入力し、これを検出により確認する。
さらに、検出手段１１は、読み出し・書き込み入力１３
に書き込み信号を、制御入力１４に制御信号を入力す
る。これに応答して、検出手段１１は、制御出力１５に
メモリロード信号を発生し、これが、メモリ３の格納に
応答して、データ入出力２５を介し、アドレスバス２３
を介し供給される他のアドレス信号とデータバス９を介
し供給される真性データ信号の位置で、制御入力２６に
送られる。しかし、その後、検出手段１１は、カウント
制御信号を発生せず、そのため、計数手段１８は、その
時、他のアドレス信号の値と等しい計数状態を増分しな
い。

【００４９】作動モードを略記するとつぎのとおりであ
る。

【００５０】また、本発明によるこの構成によって、プ
ロセッサ１により発生されるさらに２つのアドレスに基
ずき、メモリ３に一回データをロードでき、データバス
９と１０を介し伝送される異なるアドレスが第三アドレ
スとともに、メモリ３に送られ、データバス９を介し伝
送されるデータは第四アドレスとともに、アドレス調節
を行うことなく、異なるアドレスの位置でメモリに格納
される。好ましい実施例によれば、第一と第三のアドレ
スは一致するが、これは、データとして伝送されるアド
レス信号にのみ相当するプロセッサ１により伝送される
両アドレスにより可能である。

【００５１】（アドレス調節なしの）シングル・ショッ
トも、第一アドレスと第二アドレスに相当するデータと
同じ数のビットまたはバイトよりなるデータに相当する
第四アドレス（および、多分第三アドレス）でなく、異
なる（小）数のビットまたはバイトよりなるデータに相
当する異なる第四アドレスを使用して達成される。これ
は、制御出力７と制御入力１４間で伝送される制御信号
を介し示され、異なる第四アドレスを第二アドレスと一
致させる可能性がある（たとえば、第二アドレスが２つ
のバイトよりなるデータに相当すれば、異なる第四アド
レスは１つのバイトよりなるデータに相当する）。その
場合、第二アドレス（＝異なる第四アドレス）に相当し
２つのバイトよりなるデータはアドレス調節して格納さ
れるが、第二アドレス（＝第四アドレス）に相当し、１
つのバイトよりなるデータはアドレス調節なしで格納さ
れ、制御出力７と制御入力１４間で伝送される制御信号
は、ある場合には、たとえば、論理１で、他の場合に
は、たとえば、論理ゼロである。

【００５２】検出手段１１と、計数手段１８とデータバ
ス９、１０は一体になって、プロセッサから発する第一
アドレスに応答して、メモリのためスタート・アドレス
信号としてプロセッサから発するデータを発生する手段
と、プロセッサから発する第二アドレスに応答して、メ
モリのためもう１つのアドレス信号を発生する手段であ
って、このもう１つのアドレス信号はスタート・アドレ
ス信号と入力される多数の第二アドレスの関数である、
手段と、プロセッサから発する第三アドレスに応答し
て、メモリのため他のアドレス信号としてプロセッサか
ら発するデータを発生し、また、プロセッサから発する
第四アドレスに応答して、メモリのため他のアドレス信
号を発生する手段と、プロセッサから発する書き込み信
号に応答して、プロセッサから発するデータを入力し、
このデータをもう一つのまたは他のアドレス信号に相当
する位置のメモリに送り、さらに、プロセッサから発す
る読み出し信号に応答して、もう１つのまたは他のアド
レス信号に相当する位置のメモリに位置する、メモリか
ら発するデータを入力し、このデータをプロセッサに送
る手段とを形成する。

【００５３】検出手段は１１は、とりわけ、２つの比較
回路、すなわち、アドレスバス８を介し供給される信号
を第一セット信号と比較することにより第一アドレスを
検出する第一比較回路と、アドレスバス８を介し供給さ
れる信号を第二セット信号と比較することにより第二ア
ドレスを検出する第二比較回路とを使用して、当業者に
周知な方法で実現できる。同一の場合、第一比較回路は
ロード制御信号を発生し、一方、同一の場合、第二比較
回路は、メモリロード信号を、また少し遅れてカウント
制御信号を発生する。前記遅れは、ここで、（図１に示
されない）いわゆる遅延ラインと、クロックパルス信号
のカウンターとを使用して実行される。第三と第四のア
ドレスが使用される場合には、さらに、第三と第四の比
較回路を使用でき、ここで、第三比較回路は、同一の場
合、第一比較回路と同様であり、ロード制御信号を発生
するが、カウント制御信号は発生しない。第二と第四ア
ドレスが一致し、第一と第三アドレスが一致する場合、
第三と第四比較回路は省略できるが、制御入力１４に存
在する制御信号は、たとえば、論理回路を介し、発生ま
たは発生されないカウント制御信号に、当業者に周知の
方法で、含まれる。

【００５４】計数手段１８は、たとえば、異なる単一カ
ウント制御信号に応答して、異なる値（たとえば、１
つ、または、２つ）だけ計数状態を増分できるカウンタ
ーを使用するかまたは、単一または二重カウント制御信
号に応答して、計数状態を、それぞれ、たとえば、１
つ、または、たとえば、２つだけ増分するカウンターを
使用することにより、当業者に周知の方法で、実現でき
る。

【００５５】上記例示実施例は、プロセッサ１からメモ
リ３へのデータの書き込みのみに関する。この場合、入
出力５のデータは事実上出力で、入出力２５のデータは
事実上入力である。本発明は、プロセッサ１によるメモ
リ３からのデータ、事実上出力である入出力２５のデー
タの読み出しにも関することは明らかである。しかし、
この場合、計数手段１８に、プロセッサ１から、スター
ト・アドレス信号および（または）他のアドレス信号が
ロードされるので、入出力５のデータは入力と出力であ
る。さらに、データ入出力５と２５が事実上、入力関数
と出力関数を有する場合、組み合わせも可能である。読
み出し・書き込み出力６を介し、プロセッサ１は、読み
出しが必要なら、読み出し信号を、書き込みが必要な
ら、書き込み信号を発生し、これら信号は、検出手段に
よって入力され、たとえば、制御出力１５からのメモリ
ロード信号を介し、または図１に示されないリンクを介
し、メモリ３に送られる。

【図面の簡単な説明】

【図１】プロセッサと、メモリと、プロセッサをメモリ
に連結する本発明によるアレンジメントとを備える、本
発明によるシステムを示す。

【符号の説明】

１プロセッサ２アレンジメント３メモリ４アドレス出力５、２８データ入出力６読み出し・書き込み出力７制御出力８アドレスバス９、１０データバス１１検出手段１２アドレス入力１３読み出し・書き込み入力１４制御入力１５制御出力１６カウント制御出力１７ロード制御出力１８計数手段２０ロード制御入力２１ロード入力２２カウント出力２３アドレスバス２４、２７アドレス入力２５データ出力２６制御入力

───────────────────────────────────────────────────── フロントページの続き (72)発明者ロブピータースオランダ国 2042 シーエイザンドブールトシーブイディーリンデンラーン２エフ24 (72)発明者マーチンクラースデランゲオランダ国 2272 エヌエムブールバーグカーセンガーデ 188

Claims

【特許請求の範囲】

【請求項１】プロセッサから発する第一アドレスに応
答して、メモリのためスタートアドレス信号としてプロ
セッサから発するデータを発生する手段を備える、プロ
セッサをメモリに連結する配列装置であって、プロセッ
サから発する第二アドレスに応答して、メモリのためも
う一つのアドレス信号を発生する手段をそなえ、前記も
う一つのアドレス信号は、スタートアドレス信号と受け
入れた多数の第二アドレスとの関数であることを特徴と
するプロセッサをメモリに連結するための配列装置。
【請求項２】プロセッサから発する書き込み信号に応
答して、プロセッサから発するデータを受け入れ、この
データをもう一つのアドレス信号に相当する位置のメモ
リに送り、さらに、プロセッサから発する読み出し信号
に応答して、メモリから発するデータを受け入れ、この
データはもう一つのアドレス信号に相当する位置のメモ
リに位置しており、このデータをプロセッサに送る、手
段を備える、請求項１記載の配列装置。
【請求項３】プロセッサから発する第三アドレスに応
答して、メモリのため他のアドレス信号としてプロセッ
サから発するデータを発生し、さらにプロセッサから発
する第四アドレスに応答して、メモリのため他のアドレ
ス信号を発生する手段を備える、請求項１または２記載
の配列装置。
【請求項４】プロセッサから発する書き込み信号に応
答して、プロセッサから発するデータを受け入れ、この
信号を他のアドレス信号に相当する位置のメモリに送
り、さらにプロセッサから発する読み出し信号に応答し
て、メモリから発するデータを受け入れ、このデータは
他のアドレス信号に相当する位置のメモリに位置してお
り、このデータをプロセッサに送る、手段を備える、請
求項３記載の配列装置。
【請求項５】第一アドレスと第二アドレスは各々、第
一数のヒットからなるデータに相当し、第四アドレス
は、第一数のヒットとは異なる、第二数のビットからな
るデータに相当する、請求項３または４記載の配列装
置。
【請求項６】前記手段は、アドレスを受け入れる、プ
ロセッサに連結可能なアドレス入力と；プロセッサに連
結可能なデータ入出力と；アドレスを発生する、メモリ
に連結可能なアドレス出力と；メモリに連結可能なデー
タ入出力と；アドレスを検出する、アドレス入力に連結
される検出手段と；アドレス信号としてプロセッサから
発するデータをロードする、データ入出力に連結される
ロード入力と；アドレス信号を発生する、アドレス出力
に連結されるカウント出力と；ロード制御信号を受け入
れる、検出手段に連結されるロード制御入力と；カウン
ト制御信号を受け入れる、検出手段に連結されるカウン
ト制御入力とからなる計数手段と、を備える請求項１−
５のいずれかに記載の配列装置。
【請求項７】前記手段はさらに、読み出し信号と書き
込み信号を受信する、プロセッサに連結可能な読み出し
・書き込み入力を備え、検出手段は読み出し・書き込み
入力に連結されており；さらに、アドレスに相当し、か
つ対応アドレスを構成するビット数を表す制御信号を受
信する、プロセッサに連結可能な制御入力を備え、検出
手段は制御入力に連結される、請求項６記載の配列装
置。
【請求項８】プロセッサと、メモリと、プロセッサを
メモリに連結する配列装置とを備え、前記装置は、プロ
セッサから発する第一アドレスに応答して、メモリのた
めスタートアドレス信号としてプロセッサから発する
データを発生する手段を備えるシステムにおいて、前記
装置は、プロセッサから発する第二アドレスに応答し
て、メモリのためもう一つのアドレス信号を発生する手
段を備え、前記もう一つのアドレス信号は、スタート
アドレス信号と受け入れた多数の第二アドレスとの関数
であることを特徴とする、システム。
【請求項９】プロセッサから発する書き込み信号に応
答して、プロセッサから発するデータを受け入れ、この
データをもう一つのアドレス信号に相当する位置のメモ
リに送り、さらに、プロセッサから発する読み出し信号
に応答して、メモリから発するデータを受け入れ、この
データはもう一つのアドレス信号に相当する位置のメモ
リに位置しており、このデータをプロセッサに送る、請
求項８記載のシステム。
【請求項１０】プロセッサから発する第三アドレスに
応答して、メモリのため異なるアドトス信号としてプロ
セッサから発するデータを発生し、さらに、プロセッサ
から発する第四アドレスに応答して、メモリのため他の
アドレス信号を発生する手段を備える、請求項８または
９記載のシステム。
【請求項１１】プロセッサから発する書き込み信号に
応答して、プロセッサから発するデータを受け入れ、こ
のデータを、他のアドレス信号に相当する位置のメモリ
に送り、さらに、プロセッサから発する読み出し信号に
応答して、メモリから発するデータを受け入れ、このデ
ータは、他のアドレス信号に相当する位置のメモリに位
置しており、このデータをプロセッサに送る、請求項１
０記載のシステム。
【請求項１２】第一アドレスと第二アドレスは各々、
第一数のビットからなるデータに相当し、第四アドレス
は、第一数のビットとは異なる、第二数のビットからな
るデータに相当する、請求項１０または１１記載のシス
テム。
【請求項１３】前記手段は、アドレスを受け入れる、
プロセッサに連結可能なアドレス入力と；プロセッサに
連結可能なデータ入出力と；アドレスを発生する、メモ
リに連結可能なアドレス出力と；メモリに連結可能なデ
ータ入出力と；アドレスを検出する、アドレス入力に連
結される検出手段と；アドレス信号としてプロセッサか
らはっするデータをロードする、データ出力に連結され
るロード入力と；アドレス信号を発生する、アドレス出
力に連結されるカウント出力と；ロード制御信号を受け
入れる、検出手段に連結されるロード制御入力と；カウ
ント制御信号を受け入れる、検出手段に連結されるカウ
ント制御入力とからなる計数手段と、を備える請求項１
−１２のいずれかに記載のシステム。
【請求項１４】前記手段は、読み出し信号と書き込み
信号を受信する、プロセッサに連結される読み出し・書
き込み入力を備え、検出手段は読み出し・書き込み入力
に連結されており；さらに、アドレスに相当し、かつ対
応アドレスを構成するビット数を表す制御信号を受信す
る、プロセッサに連結可能な制御入力を備え、検出手段
は制御入力に連結される、請求項１３記載のシステム。