JPH0764952A - フラッシュメモリ内蔵マイクロプログラム制御ユニット - Google Patents
フラッシュメモリ内蔵マイクロプログラム制御ユニットInfo
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- JPH0764952A JPH0764952A JP5162407A JP16240793A JPH0764952A JP H0764952 A JPH0764952 A JP H0764952A JP 5162407 A JP5162407 A JP 5162407A JP 16240793 A JP16240793 A JP 16240793A JP H0764952 A JPH0764952 A JP H0764952A
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Abstract
(57)【要約】
【目的】 フラッシュメモリ内蔵MCU の実装後のフラッ
シュメモリの内容を、外付け回路，専用治具を用いずに
同一基板に実装された内部回路を利用して書き換える。 【構成】 フラッシュメモリ１への書き込みモードに設
定した後、同一の基板Ｓに実装されたシリアルI/O 回路
４にフラッシュメモリ１の書き換えデータを外部バス９
からシリアルI/O 信号線10を介して与え、自動アドレス
発生機能付きラッチ・書き込み制御回路11が自動発生す
るフラッシュメモリ１の書き込みアドレスに、シリアル
I/O 回路４に与えられた書き換えデータを順次書き込
み、フラッシュメモリ１の全域の内容を書き換える。
シュメモリの内容を、外付け回路，専用治具を用いずに
同一基板に実装された内部回路を利用して書き換える。 【構成】 フラッシュメモリ１への書き込みモードに設
定した後、同一の基板Ｓに実装されたシリアルI/O 回路
４にフラッシュメモリ１の書き換えデータを外部バス９
からシリアルI/O 信号線10を介して与え、自動アドレス
発生機能付きラッチ・書き込み制御回路11が自動発生す
るフラッシュメモリ１の書き込みアドレスに、シリアル
I/O 回路４に与えられた書き換えデータを順次書き込
み、フラッシュメモリ１の全域の内容を書き換える。
Description
【０００１】
【産業上の利用分野】本発明は、フラッシュメモリ，CP
U ，バスインタフェース回路などが同一基板に実装され
たマイクロプログラム制御ユニット（以下、MCU とい
う）に関し、さらに詳述すれば実装状態のフラッシュメ
モリ内蔵MCU におけるフラッシュメモリの内容の書き換
え機能に関する。
U ，バスインタフェース回路などが同一基板に実装され
たマイクロプログラム制御ユニット（以下、MCU とい
う）に関し、さらに詳述すれば実装状態のフラッシュメ
モリ内蔵MCU におけるフラッシュメモリの内容の書き換
え機能に関する。
【０００２】
【従来の技術】図５は、実装状態におけるフラッシュメ
モリの内容書き換えを外付け回路を用いて行なう従来の
フラッシュメモリ内蔵MCU の内容の書き換え機構を示し
た図である。図中、１は書き換え可能なフラッシュメモ
リ、２はCPU 、３はフラッシュメモリ内蔵MCU を用いた
システムの内部デバイスとの間でデータを入出力するた
めの入出力ポート回路、６はフラッシュメモリ１への書
き込みを許可／禁止する書き込み制御信号をフラッシュ
メモリ１などに与えてフラッシュメモリ１に対する書き
込み／読み出しモードを設定する書き込み制御信号線、
13はフラッシュメモリ内蔵MCU の内部バス、15はフラッ
シュメモリ１への書き込みタイミングなどを制御する書
き込み制御回路であって、フラッシュメモリ１，CPU
２，入出力ポート回路３，書き込み制御信号線６，内部
バス13、書き込み制御回路15は同一の基板Ｓに実装され
ている。
モリの内容書き換えを外付け回路を用いて行なう従来の
フラッシュメモリ内蔵MCU の内容の書き換え機構を示し
た図である。図中、１は書き換え可能なフラッシュメモ
リ、２はCPU 、３はフラッシュメモリ内蔵MCU を用いた
システムの内部デバイスとの間でデータを入出力するた
めの入出力ポート回路、６はフラッシュメモリ１への書
き込みを許可／禁止する書き込み制御信号をフラッシュ
メモリ１などに与えてフラッシュメモリ１に対する書き
込み／読み出しモードを設定する書き込み制御信号線、
13はフラッシュメモリ内蔵MCU の内部バス、15はフラッ
シュメモリ１への書き込みタイミングなどを制御する書
き込み制御回路であって、フラッシュメモリ１，CPU
２，入出力ポート回路３，書き込み制御信号線６，内部
バス13、書き込み制御回路15は同一の基板Ｓに実装され
ている。
【０００３】さらに、図中、９はフラッシュメモリ内蔵
MCU を用いたシステム内を走る外部バス、16は書き込み
制御信号の状態によって入出力ポート回路３へ送る信号
としてMCU 外部からのポート信号またはフラッシュメモ
リ１書き換え用のアドレス／データ信号のいずれかを選
択し、入出力ポート回路３への接続をポート信号線7,8
またはアドレス入力信号線17／データ入力信号線18に切
り替えるポート接続信号切り替え回路である。
MCU を用いたシステム内を走る外部バス、16は書き込み
制御信号の状態によって入出力ポート回路３へ送る信号
としてMCU 外部からのポート信号またはフラッシュメモ
リ１書き換え用のアドレス／データ信号のいずれかを選
択し、入出力ポート回路３への接続をポート信号線7,8
またはアドレス入力信号線17／データ入力信号線18に切
り替えるポート接続信号切り替え回路である。
【０００４】次に、図５に示した構成の従来例１におけ
るフラッシュメモリの内容書き換えの動作について説明
する。まず、基板Ｓに実装されたMCU 内部のフラッシュ
メモリ１への書き込みを許可／禁止する書き込み制御信
号６を書き込み許可のレベルに設定することにより、フ
ラッシュメモリ１，入出力ポート回路３，書き込み制御
回路15，ポート接続信号切り替え回路16を書き込みモー
ドにする。
るフラッシュメモリの内容書き換えの動作について説明
する。まず、基板Ｓに実装されたMCU 内部のフラッシュ
メモリ１への書き込みを許可／禁止する書き込み制御信
号６を書き込み許可のレベルに設定することにより、フ
ラッシュメモリ１，入出力ポート回路３，書き込み制御
回路15，ポート接続信号切り替え回路16を書き込みモー
ドにする。
【０００５】ポート接続信号切り替え回路16が書き込み
モードとなることにより、外部よりアドレス入力信号線
17を介して与えられるアドレス信号が入出力ポート回路
３より書き込み制御回路15へと取り込まれるとともに、
外部からデータ入力信号線18を介して与えられるデータ
信号が入出力ポート回路３より書き込み制御回路15へと
取り込まれる。書き込み制御回路15に取り込まれたアド
レス信号とデータ信号とは書き込み制御回路15により制
御されるそれぞれの入力タイミングでフラッシュメモリ
１へ送り込まれ、そのアドレス信号の示すフラッシュメ
モリ１のアドレスに新たなデータ信号が書き込まれる。
モードとなることにより、外部よりアドレス入力信号線
17を介して与えられるアドレス信号が入出力ポート回路
３より書き込み制御回路15へと取り込まれるとともに、
外部からデータ入力信号線18を介して与えられるデータ
信号が入出力ポート回路３より書き込み制御回路15へと
取り込まれる。書き込み制御回路15に取り込まれたアド
レス信号とデータ信号とは書き込み制御回路15により制
御されるそれぞれの入力タイミングでフラッシュメモリ
１へ送り込まれ、そのアドレス信号の示すフラッシュメ
モリ１のアドレスに新たなデータ信号が書き込まれる。
【０００６】図６は、実装状態におけるフラッシュメモ
リの内容書き換えをプローブ式書き込み治具を用いて行
なう他の従来のフラッシュメモリ内蔵MCU の内容の書き
換え機構を示した図である。なお、前述の従来例と同
一、または相当部分には同一符号を付してその説明を省
略する。この従来例では、先の従来例におけるポート接
続信号切り替え回路16に代えて、フラッシュメモリ１の
内容書き換えのために外部から基板Ｓにプローブを当て
るためのプローブ用接点19と、プローブで使用する信号
の保護抵抗20が設けられている。
リの内容書き換えをプローブ式書き込み治具を用いて行
なう他の従来のフラッシュメモリ内蔵MCU の内容の書き
換え機構を示した図である。なお、前述の従来例と同
一、または相当部分には同一符号を付してその説明を省
略する。この従来例では、先の従来例におけるポート接
続信号切り替え回路16に代えて、フラッシュメモリ１の
内容書き換えのために外部から基板Ｓにプローブを当て
るためのプローブ用接点19と、プローブで使用する信号
の保護抵抗20が設けられている。
【０００７】次に、図６に示した構成の従来例２におけ
るフラッシュメモリの内容書き換えの動作について説明
する。まず、基板Ｓ上の外部から内部フラッシュメモリ
書き換えのために基板Ｓ上のプローブ用端子19に当てら
れたプローブから、基板Ｓに実装されたMCU 内部のフラ
ッシュメモリ１への書き込みを許可／禁止する書き込み
制御信号６を書き込み許可のレベルに設定することによ
り、フラッシュメモリ１，入出力ポート回路３，書き込
み制御回路15を書き込みモードにする。この時、プロー
ブから供給される外部信号は保護抵抗10を設けることで
基板Ｓ上のフラッシュメモリ内蔵MCU に対して有効とな
る。
るフラッシュメモリの内容書き換えの動作について説明
する。まず、基板Ｓ上の外部から内部フラッシュメモリ
書き換えのために基板Ｓ上のプローブ用端子19に当てら
れたプローブから、基板Ｓに実装されたMCU 内部のフラ
ッシュメモリ１への書き込みを許可／禁止する書き込み
制御信号６を書き込み許可のレベルに設定することによ
り、フラッシュメモリ１，入出力ポート回路３，書き込
み制御回路15を書き込みモードにする。この時、プロー
ブから供給される外部信号は保護抵抗10を設けることで
基板Ｓ上のフラッシュメモリ内蔵MCU に対して有効とな
る。
【０００８】次に、プローブをプローブ用端子19に当て
て入力されたフラッシュメモリ１への書き込みアドレス
信号は入出力ポート回路３より書き込み制御回路15へ伝
えられるとともに、プローブ用端子19にプローブを当て
て入力されたフラッシュメモリ１への書き込みデータ信
号も入出力ポート回路３より書き込み制御回路15に取り
込まれる。書き込み制御回路15に取り込まれたアドレス
信号とデータ信号とは書き込み制御回路15により制御さ
れるそれぞれの入力タイミングでフラッシュメモリ１へ
送り込まれ、そのアドレス信号の示すフラッシュメモリ
１のアドレスに新たなデータ信号が書き込まれる。
て入力されたフラッシュメモリ１への書き込みアドレス
信号は入出力ポート回路３より書き込み制御回路15へ伝
えられるとともに、プローブ用端子19にプローブを当て
て入力されたフラッシュメモリ１への書き込みデータ信
号も入出力ポート回路３より書き込み制御回路15に取り
込まれる。書き込み制御回路15に取り込まれたアドレス
信号とデータ信号とは書き込み制御回路15により制御さ
れるそれぞれの入力タイミングでフラッシュメモリ１へ
送り込まれ、そのアドレス信号の示すフラッシュメモリ
１のアドレスに新たなデータ信号が書き込まれる。
【０００９】
【発明が解決しようとする課題】従来のフラッシュメモ
リ内蔵MCU は、一旦基板に実装した後のフラッシュメモ
リの書き換えに外付け回路，専用の書き換え治具用の接
点を必要とするので、フラッシュメモリ内蔵MCU を用い
た場合にシステム規模が大型化するという問題がある。
リ内蔵MCU は、一旦基板に実装した後のフラッシュメモ
リの書き換えに外付け回路，専用の書き換え治具用の接
点を必要とするので、フラッシュメモリ内蔵MCU を用い
た場合にシステム規模が大型化するという問題がある。
【００１０】本発明はこのような問題点を解決するため
になされたものであって、フラッシュメモリ内蔵MCU の
同一基板に実装された内部回路を利用してフラッシュメ
モリの内容書き換えを行なう機能を設けることにより、
システム規模を小型に抑えるフラッシュメモリ内蔵MCU
の提供を目的とする。
になされたものであって、フラッシュメモリ内蔵MCU の
同一基板に実装された内部回路を利用してフラッシュメ
モリの内容書き換えを行なう機能を設けることにより、
システム規模を小型に抑えるフラッシュメモリ内蔵MCU
の提供を目的とする。
【００１１】
【課題を解決するための手段】第１の発明に係るフラッ
シュメモリ内蔵MCU は、実装状態にあるフラッシュメモ
リ内蔵MCU と同一基板に実装されているバスインターフ
ェース回路，シリアルI/O 回路などの外部バスとの間の
インターフェース回路を利用し、フラッシュメモリへの
書き込みアドレスを自動発生してフラッシュメモリ全域
の内容を書き換える書き込み制御回路を設けたことを特
徴とする。
シュメモリ内蔵MCU は、実装状態にあるフラッシュメモ
リ内蔵MCU と同一基板に実装されているバスインターフ
ェース回路，シリアルI/O 回路などの外部バスとの間の
インターフェース回路を利用し、フラッシュメモリへの
書き込みアドレスを自動発生してフラッシュメモリ全域
の内容を書き換える書き込み制御回路を設けたことを特
徴とする。
【００１２】第２の発明に係るフラッシュメモリ内蔵MC
U は、実装状態にあるフラッシュメモリ内蔵MCU と同一
基板に実装されているバスインターフェース回路，シリ
アルI/O 回路などの外部バスとの間のインターフェース
回路を利用し、フラッシュメモリの書き換えデータに付
加されたフラッシュメモリの書き込みアドレスに書き換
えデータを書き込む書き込み制御回路を設けたことを特
徴とする。
U は、実装状態にあるフラッシュメモリ内蔵MCU と同一
基板に実装されているバスインターフェース回路，シリ
アルI/O 回路などの外部バスとの間のインターフェース
回路を利用し、フラッシュメモリの書き換えデータに付
加されたフラッシュメモリの書き込みアドレスに書き換
えデータを書き込む書き込み制御回路を設けたことを特
徴とする。
【００１３】
【作用】第１の発明に係るフラッシュメモリ内蔵MCU
は、フラッシュメモリ内蔵MCU と同一基板に実装されて
いるバスインターフェース回路，シリアルI/O 回路など
の外部バスとのインターフェース回路にフラッシュメモ
リの書き換えデータを与え、書き込み制御回路がアドレ
スを自動発生してこのアドレスのフラッシュメモリに書
き換えデータを順次書き込み、フラッシュメモリの内容
を書き換える。
は、フラッシュメモリ内蔵MCU と同一基板に実装されて
いるバスインターフェース回路，シリアルI/O 回路など
の外部バスとのインターフェース回路にフラッシュメモ
リの書き換えデータを与え、書き込み制御回路がアドレ
スを自動発生してこのアドレスのフラッシュメモリに書
き換えデータを順次書き込み、フラッシュメモリの内容
を書き換える。
【００１４】第２の発明に係るフラッシュメモリ内蔵MC
U は、フラッシュメモリ内蔵MCU と同一基板に実装され
ているバスインターフェース回路，シリアルI/O 回路な
どの外部バスとのインターフェース回路にフラッシュメ
モリの書き換えデータの書き込みアドレスを書き換えデ
ータに付加したデータを与え、書き込み制御回路がこの
データに含まれるフラッシュメモリの書き込みアドレス
に書き換えデータを書き込み、フラッシュメモリの内容
を書き換える。
U は、フラッシュメモリ内蔵MCU と同一基板に実装され
ているバスインターフェース回路，シリアルI/O 回路な
どの外部バスとのインターフェース回路にフラッシュメ
モリの書き換えデータの書き込みアドレスを書き換えデ
ータに付加したデータを与え、書き込み制御回路がこの
データに含まれるフラッシュメモリの書き込みアドレス
に書き換えデータを書き込み、フラッシュメモリの内容
を書き換える。
【００１５】
【実施例】以下、本発明をその実施例を示す図に基づい
て説明する。 実施例１．図１は本発明に係るフラッシュメモリ内蔵MC
U の構成を示すブロック図である。図中、１は書き換え
可能なフラッシュメモリ、２はCPU 、３はフラッシュメ
モリ内蔵MCU を用いたシステムの他のデバイスとの間で
データを入出力するための入出力ポート回路、４はシス
テム内を走る外部バス９との間でシリアルI/O 信号線10
を介してデータをシリアルに入出力し、外部バス９から
入力したフラッシュメモリ１の書き換えデータを後述す
る自動アドレス発生機能付きラッチ・書き込み制御回路
11に与えるするシリアルI/O 回路、６はフラッシュメモ
リ１への書き込みを許可／禁止すべく、システム全体を
制御する図示しないMPU などから与えられる書き込み制
御信号をフラッシュメモリ１などに与えてフラッシュメ
モリ１に対する書き込み／読み出しモードを設定する書
き込み制御信号線、13はフラッシュメモリ内蔵MCU の内
部バス、11はフラッシュメモリ１への書き込みアドレス
を自動発生するとともに、シリアルI/O 回路４から与え
られたデータをラッチし、その書き込みタイミングなど
を制御してフラッシュメモリ１に書き込む自動アドレス
発生機能付きラッチ・書き込み制御回路である。
て説明する。 実施例１．図１は本発明に係るフラッシュメモリ内蔵MC
U の構成を示すブロック図である。図中、１は書き換え
可能なフラッシュメモリ、２はCPU 、３はフラッシュメ
モリ内蔵MCU を用いたシステムの他のデバイスとの間で
データを入出力するための入出力ポート回路、４はシス
テム内を走る外部バス９との間でシリアルI/O 信号線10
を介してデータをシリアルに入出力し、外部バス９から
入力したフラッシュメモリ１の書き換えデータを後述す
る自動アドレス発生機能付きラッチ・書き込み制御回路
11に与えるするシリアルI/O 回路、６はフラッシュメモ
リ１への書き込みを許可／禁止すべく、システム全体を
制御する図示しないMPU などから与えられる書き込み制
御信号をフラッシュメモリ１などに与えてフラッシュメ
モリ１に対する書き込み／読み出しモードを設定する書
き込み制御信号線、13はフラッシュメモリ内蔵MCU の内
部バス、11はフラッシュメモリ１への書き込みアドレス
を自動発生するとともに、シリアルI/O 回路４から与え
られたデータをラッチし、その書き込みタイミングなど
を制御してフラッシュメモリ１に書き込む自動アドレス
発生機能付きラッチ・書き込み制御回路である。
【００１６】フラッシュメモリ１，CPU ２，入出力ポー
ト回路３，シリアルI/O 回路４，書き込み制御信号線
６，シリアルI/O 信号線10，自動アドレス発生機能付き
ラッチ・書き込み制御回路11，内部バス13は同一の基板
Ｓに実装されている。また、図中、7,8 は入出力ポート
回路３に対する外部信号入出力用のポート信号線であ
る。
ト回路３，シリアルI/O 回路４，書き込み制御信号線
６，シリアルI/O 信号線10，自動アドレス発生機能付き
ラッチ・書き込み制御回路11，内部バス13は同一の基板
Ｓに実装されている。また、図中、7,8 は入出力ポート
回路３に対する外部信号入出力用のポート信号線であ
る。
【００１７】次に実施例１の動作について説明する。ま
ず、基板Ｓに実装されたMCU 内部のフラッシュメモリ１
を書き込み／読み出し状態に設定する書き込み制御信号
６を書き込み状態に設定することにより、フラッシュメ
モリ１，入出力ポート回路３，シリアルI/O 回路４，自
動アドレス発生機能付きラッチ・書き込み制御回路11を
書き込みモードにする。
ず、基板Ｓに実装されたMCU 内部のフラッシュメモリ１
を書き込み／読み出し状態に設定する書き込み制御信号
６を書き込み状態に設定することにより、フラッシュメ
モリ１，入出力ポート回路３，シリアルI/O 回路４，自
動アドレス発生機能付きラッチ・書き込み制御回路11を
書き込みモードにする。
【００１８】これにより、シリアルI/O 回路４は外部バ
ス９から順次シリアル転送されるフラッシュメモリ１の
書き換えデータ信号を受信し、自動アドレス発生機能付
きラッチ・書き込み制御回路11へ送り出す。自動アドレ
ス発生機能付きラッチ・書き込み制御回路11はフラッシ
ュメモリ１への書き込みアドレスを自動発生してラッチ
するとともに、シリアルI/O 回路４からのデータをラッ
チし、アドレス及びデータをそれぞれの出力タイミング
に応じてフラッシュメモリ１に送り出し、自動発生した
フラッシュメモリ１の先頭番地から最終番地までの全領
域に書き換えデータを順次書き込む。
ス９から順次シリアル転送されるフラッシュメモリ１の
書き換えデータ信号を受信し、自動アドレス発生機能付
きラッチ・書き込み制御回路11へ送り出す。自動アドレ
ス発生機能付きラッチ・書き込み制御回路11はフラッシ
ュメモリ１への書き込みアドレスを自動発生してラッチ
するとともに、シリアルI/O 回路４からのデータをラッ
チし、アドレス及びデータをそれぞれの出力タイミング
に応じてフラッシュメモリ１に送り出し、自動発生した
フラッシュメモリ１の先頭番地から最終番地までの全領
域に書き換えデータを順次書き込む。
【００１９】実施例２．図２は本発明に係るフラッシュ
メモリ内蔵MCU の第２の実施例構成を示すブロック図で
あって、実施例１と同一または相当部分には同一符号を
付してその説明を省略する。本実施例は、シリアルI/O
信号線10を介して外部バス９からシリアルに入力される
フラッシュメモリ１の書き換えデータにフラッシュメモ
リ１への書き換えデータの書き込みアドレスを付加して
シリアルI/O 回路４に供給する構成であって、実施例１
における自動アドレス発生機能付きラッチ・書き込み制
御回路11の代わりに、シリアルI/O 回路４からの書き込
みアドレスを含む書き換えデータをラッチし、フラッシ
ュメモリ１のこの書き込みアドレスに、書き換えデータ
をその出力タイミングに応じてに書き込むラッチ・書き
込み制御回路12が設けられている。
メモリ内蔵MCU の第２の実施例構成を示すブロック図で
あって、実施例１と同一または相当部分には同一符号を
付してその説明を省略する。本実施例は、シリアルI/O
信号線10を介して外部バス９からシリアルに入力される
フラッシュメモリ１の書き換えデータにフラッシュメモ
リ１への書き換えデータの書き込みアドレスを付加して
シリアルI/O 回路４に供給する構成であって、実施例１
における自動アドレス発生機能付きラッチ・書き込み制
御回路11の代わりに、シリアルI/O 回路４からの書き込
みアドレスを含む書き換えデータをラッチし、フラッシ
ュメモリ１のこの書き込みアドレスに、書き換えデータ
をその出力タイミングに応じてに書き込むラッチ・書き
込み制御回路12が設けられている。
【００２０】次に、実施例２の動作について説明する。
まず、基板Ｓに実装されたMCU 内部のフラッシュメモリ
１を書き込み／読み出し状態に設定する書き込み制御信
号６を書き込み状態に設定することにより、フラッシュ
メモリ１，入出力ポート回路３，シリアルI/O 回路４，
ラッチ・書き込み制御回路12を書き込みモードにする。
まず、基板Ｓに実装されたMCU 内部のフラッシュメモリ
１を書き込み／読み出し状態に設定する書き込み制御信
号６を書き込み状態に設定することにより、フラッシュ
メモリ１，入出力ポート回路３，シリアルI/O 回路４，
ラッチ・書き込み制御回路12を書き込みモードにする。
【００２１】これにより、シリアルI/O 回路４は外部バ
ス９から順次シリアル転送されるフラッシュメモリ１へ
の書き換えデータ及びその書き込みアドレスからなる書
き換えデータ信号を受信してラッチ・書き込み制御回路
12へ送り出す。ラッチ・書き込み制御回路12は書き換え
データ信号の最初の２バイトを書き込みアドレスとし、
その次の１バイトを書き換えデータとして、それぞれの
信号をそれぞれの取り込みタイミングでラッチし、それ
ぞれの出力タイミングに応じてフラッシュメモリ１に送
り出し、書き込みアドレスにより指定されるフラッシュ
メモリ１のアドレスに書き換えデータが書き込まれる。
ス９から順次シリアル転送されるフラッシュメモリ１へ
の書き換えデータ及びその書き込みアドレスからなる書
き換えデータ信号を受信してラッチ・書き込み制御回路
12へ送り出す。ラッチ・書き込み制御回路12は書き換え
データ信号の最初の２バイトを書き込みアドレスとし、
その次の１バイトを書き換えデータとして、それぞれの
信号をそれぞれの取り込みタイミングでラッチし、それ
ぞれの出力タイミングに応じてフラッシュメモリ１に送
り出し、書き込みアドレスにより指定されるフラッシュ
メモリ１のアドレスに書き換えデータが書き込まれる。
【００２２】実施例３．図３は本発明に係るフラッシュ
メモリ内蔵MCU の第３の実施例構成を示すブロック図で
あって、実施例１と同一又は相当部分には同一符号を付
してその説明を省略する。本実施例は、実施例１のシリ
アルI/O 回路４に代えて、フラッシュメモリ１の内容書
き換えに、バスインターフェース回路５を利用するもの
であって、フラッシュメモリ１の書き換えデータは外部
バス９からバスインターフェース信号線14を介してバス
インターフェース回路５に入力される。
メモリ内蔵MCU の第３の実施例構成を示すブロック図で
あって、実施例１と同一又は相当部分には同一符号を付
してその説明を省略する。本実施例は、実施例１のシリ
アルI/O 回路４に代えて、フラッシュメモリ１の内容書
き換えに、バスインターフェース回路５を利用するもの
であって、フラッシュメモリ１の書き換えデータは外部
バス９からバスインターフェース信号線14を介してバス
インターフェース回路５に入力される。
【００２３】次に、実施例３の動作について説明する。
まず、基板Ｓに実装されたMCU 内部のフラッシュメモリ
１を書き込み／読み出し状態に設定する書き込み制御信
号６を書き込み状態に設定することにより、フラッシュ
メモリ１，入出力ポート回路３，バスインターフェース
回路５，自動アドレス発生機能付きラッチ・書き込み制
御回路11を書き込みモードにする。
まず、基板Ｓに実装されたMCU 内部のフラッシュメモリ
１を書き込み／読み出し状態に設定する書き込み制御信
号６を書き込み状態に設定することにより、フラッシュ
メモリ１，入出力ポート回路３，バスインターフェース
回路５，自動アドレス発生機能付きラッチ・書き込み制
御回路11を書き込みモードにする。
【００２４】これにより、バスインターフェース回路５
は外部バス９から順次転送されるフラッシュメモリ１の
書き換えデータ信号を受信し、自動アドレス発生機能付
きラッチ・書き込み制御回路11へ送り出す。自動アドレ
ス発生機能付きラッチ・書き込み制御回路11はフラッシ
ュメモリ１への書き込みアドレスを自動発生してラッチ
するとともに、バスインターフェース回路５からのデー
タをラッチし、アドレス及びデータをそれぞれの出力タ
イミングに応じてフラッシュメモリ１に送り出し、自動
発生したフラッシュメモリ１の先頭番地から最終番地ま
での全領域に書き換えデータを順次書き込む。
は外部バス９から順次転送されるフラッシュメモリ１の
書き換えデータ信号を受信し、自動アドレス発生機能付
きラッチ・書き込み制御回路11へ送り出す。自動アドレ
ス発生機能付きラッチ・書き込み制御回路11はフラッシ
ュメモリ１への書き込みアドレスを自動発生してラッチ
するとともに、バスインターフェース回路５からのデー
タをラッチし、アドレス及びデータをそれぞれの出力タ
イミングに応じてフラッシュメモリ１に送り出し、自動
発生したフラッシュメモリ１の先頭番地から最終番地ま
での全領域に書き換えデータを順次書き込む。
【００２５】実施例４．図４は本発明に係るフラッシュ
メモリ内蔵MCU の第４の実施例構成を示すブロック図で
あって、実施例３と同一又は相当部分には同一符号を付
してその説明を省略する。本実施例は、バスインターフ
ェース信号線14を介して外部バス９から入力されるフラ
ッシュメモリ１の書き換えデータにフラッシュメモリ１
への書き換えデータの書き込みアドレスを付加してバス
インターフェース回路５に供給する構成であって、実施
例３における自動アドレス発生機能付きラッチ・書き込
み制御回路11の代わりに、バスインターフェース回路５
からの書き込みアドレスを含む書き換えデータをラッチ
し、フラッシュメモリ１のこの書き込みアドレスに、書
き換えデータをその出力タイミングに応じてに書き込む
ラッチ・書き込み制御回路12が設けられている。
メモリ内蔵MCU の第４の実施例構成を示すブロック図で
あって、実施例３と同一又は相当部分には同一符号を付
してその説明を省略する。本実施例は、バスインターフ
ェース信号線14を介して外部バス９から入力されるフラ
ッシュメモリ１の書き換えデータにフラッシュメモリ１
への書き換えデータの書き込みアドレスを付加してバス
インターフェース回路５に供給する構成であって、実施
例３における自動アドレス発生機能付きラッチ・書き込
み制御回路11の代わりに、バスインターフェース回路５
からの書き込みアドレスを含む書き換えデータをラッチ
し、フラッシュメモリ１のこの書き込みアドレスに、書
き換えデータをその出力タイミングに応じてに書き込む
ラッチ・書き込み制御回路12が設けられている。
【００２６】次に、実施例４の動作について説明する。
まず、基板Ｓに実装されたMCU 内部のフラッシュメモリ
１を書き込み／読み出し状態に設定する書き込み制御信
号６を書き込み状態に設定することにより、フラッシュ
メモリ１，入出力ポート回路３，バスインターフェース
回路５，ラッチ・書き込み制御回路12を書き込みモード
にする。
まず、基板Ｓに実装されたMCU 内部のフラッシュメモリ
１を書き込み／読み出し状態に設定する書き込み制御信
号６を書き込み状態に設定することにより、フラッシュ
メモリ１，入出力ポート回路３，バスインターフェース
回路５，ラッチ・書き込み制御回路12を書き込みモード
にする。
【００２７】これにより、バスインターフェース回路５
は外部バス９から順次転送されるフラッシュメモリ１へ
の書き換えデータ及びその書き込みアドレスからなる書
き換えデータ信号を受信してラッチ・書き込み制御回路
12へ送り出す。ラッチ・書き込み制御回路12は書き換え
データ信号の最初の２バイトを書き込みアドレスとし、
その次の１バイトを書き換えデータとして、それぞれの
信号をそれぞれの取り込みタイミングでラッチし、それ
ぞれの出力タイミングに応じてフラッシュメモリ１に送
り出し、書き込みアドレスにより指定されるフラッシュ
メモリ１のアドレスに書き換えデータが書き込まれる。
は外部バス９から順次転送されるフラッシュメモリ１へ
の書き換えデータ及びその書き込みアドレスからなる書
き換えデータ信号を受信してラッチ・書き込み制御回路
12へ送り出す。ラッチ・書き込み制御回路12は書き換え
データ信号の最初の２バイトを書き込みアドレスとし、
その次の１バイトを書き換えデータとして、それぞれの
信号をそれぞれの取り込みタイミングでラッチし、それ
ぞれの出力タイミングに応じてフラッシュメモリ１に送
り出し、書き込みアドレスにより指定されるフラッシュ
メモリ１のアドレスに書き換えデータが書き込まれる。
【００２８】
【発明の効果】以上のように、本発明に係るフラッシュ
メモリ内蔵MCU は同一基板に実装されている内部回路を
利用して、実装後のフラッシュメモリの内容を書き換え
るので、フラッシュメモリの内奥書き換えのための外付
け回路，書き換え治具用の接点を必要とせず、実装状態
のままでその内容の書き換えが可能となるという優れた
効果を奏する。
メモリ内蔵MCU は同一基板に実装されている内部回路を
利用して、実装後のフラッシュメモリの内容を書き換え
るので、フラッシュメモリの内奥書き換えのための外付
け回路，書き換え治具用の接点を必要とせず、実装状態
のままでその内容の書き換えが可能となるという優れた
効果を奏する。
【図面の簡単な説明】
【図１】本発明に係るフラッシュメモリ内蔵MCU の実施
例１の構成を示すブロック図である。
例１の構成を示すブロック図である。
【図２】本発明に係るフラッシュメモリ内蔵MCU の実施
例２の構成を示すブロック図である。
例２の構成を示すブロック図である。
【図３】本発明に係るフラッシュメモリ内蔵MCU の実施
例３の構成を示すブロック図である。
例３の構成を示すブロック図である。
【図４】本発明に係るフラッシュメモリ内蔵MCU の実施
例４の構成を示すブロック図である。
例４の構成を示すブロック図である。
【図５】外付け回路を用いてフラッシュメモリの内容を
書き換える従来のフラッシュメモリ内蔵MCU のブロック
図である。
書き換える従来のフラッシュメモリ内蔵MCU のブロック
図である。
【図６】書き換え用プローブを用いてフラッシュメモリ
の内容を書き換える従来のフラッシュメモリ内蔵MCU の
ブロック図である。
の内容を書き換える従来のフラッシュメモリ内蔵MCU の
ブロック図である。
１ フラッシュメモリ ２ CPU ３ 入出力ポート回路 ４ シリアルI/O 回路 ５ バスインターフェース回路 ６ 書き込み制御信号線 ９ 外部バス 10 シリアルI/O 信号線 11 自動アドレス発生機能付きラッチ・書き込み制御回
路 12 ラッチ・書き込み制御回路 14 バスインターフェース信号線 Ｓ 基板
路 12 ラッチ・書き込み制御回路 14 バスインターフェース信号線 Ｓ 基板
Claims (2)
- 【請求項１】 基板に実装されたフラッシュメモリ内蔵
マイクロプログラム制御ユニットにおいて、フラッシュ
メモリの書き換えデータを、前記基板に実装され、外部
バスとの間のデータ入出力を制御するインターフェース
回路に与える手段と、前記基板に実装されており、フラ
ッシュメモリへの書き込みアドレスを自動発生するとと
もに、前記インターフェース回路に与えられた書き換え
データを、前記書き込みアドレスに順次書き込む書き込
み制御回路とを備えたことを特徴とするフラッシュメモ
リ内蔵マイクロプログラム制御ユニット。 - 【請求項２】 基板に実装されたフラッシュメモリ内蔵
マイクロプログラム制御ユニットにおいて、フラッシュ
メモリの書き換えデータに該書き換えデータの書き込み
アドレスが付加されたデータを、前記基板に実装され、
外部バスとの間のデータ入出力を制御するインターフェ
ース回路に与える手段と、前記基板に実装されており、
前記インターフェース回路に与えられたデータに付加さ
れている書き込みアドレスに前記書き換えデータを書き
込む書き込み制御回路とを備えたことを特徴とするフラ
ッシュメモリ内蔵マイクロプログラム制御ユニット。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5162407A JPH0764952A (ja) | 1993-06-30 | 1993-06-30 | フラッシュメモリ内蔵マイクロプログラム制御ユニット |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5162407A JPH0764952A (ja) | 1993-06-30 | 1993-06-30 | フラッシュメモリ内蔵マイクロプログラム制御ユニット |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0764952A true JPH0764952A (ja) | 1995-03-10 |
Family
ID=15754024
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5162407A Pending JPH0764952A (ja) | 1993-06-30 | 1993-06-30 | フラッシュメモリ内蔵マイクロプログラム制御ユニット |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0764952A (ja) |
-
1993
- 1993-06-30 JP JP5162407A patent/JPH0764952A/ja active Pending
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