JPH0764955A

JPH0764955A - 半導体集積回路装置

Info

Publication number: JPH0764955A
Application number: JP5162415A
Authority: JP
Inventors: Masayuki Hata; 雅之畑
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1993-06-30
Filing date: 1993-06-30
Publication date: 1995-03-10
Also published as: US5479455A

Abstract

(57)【要約】【目的】クロックドシリアルアイオーは通信クロック
にノイズがのっても正常にデータの送信受信ができる。【構成】入力信号（ＣＬＫｉｎ）を受けて、同じ電位
が持続した事を判断し、その結果を２つの相補関係にあ
る制御信号に出力する制御信号回路（６）と、制御信号
回路（６）の入力がハイレベルを持続したときにハイレ
ベルを出力する制御信号によって動作するラッチ回路
（９ａ）〜（１６ａ）と、前記制御信号回路（６）の入
力がローレベルを持続したときにハイレベルを出力する
制御信号によって動作するラッチ回路（９ｂ）〜（１６
ｂ）を備えたクロックドシリアルアイオー。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は同期式直列情報送信装
置（以下、クロックドシリアルアイオーの送信部と称
す）と同期式直列情報受信装置（以下、クロックドシリ
アルアイオーの受信部と称す、また同期式直列情報送受
信装置を意味する場合はクロックドシリアルアイオーと
称す）を含む半導体集積回路に関し、特に、同期を取る
ための通信基準信号（以下、通信クロックと称す）に雑
音が載った場合のクロックドシリアルアイオーに関する
ものである。

【０００２】

【従来の技術】マイクロコンピュータは、周辺装置およ
びその他のマイクロコンピュータとの情報の通信を行う
場合、データを並列に送受信する方法と直列に送受信す
る方法がある。そして、並列送受信と直列送受信では並
列送受信を用いる場合の方が単位時間当り多くのデータ
を転送できる。しかし、通信するための費用を考えた場
合並列送受信を用いると配線数が多くなり、そのため費
用が高くなる。そこで転送速度が遅くとも通信するため
の配線数の少ない直列送受信を用いる分野が存在する。
しかし、直列送受信にも２種類存在し、通信クロックを
用いてデータの送受信をその通信クロックに同期して行
うクロックドシリアルアイオーと通信クロックを用いず
にデータの送受信を行う非同期式直列情報送受信があ
る。この場合にも転送速度と配線数の関係があり、転送
速度の高いのはクロックドシリアルアイオーで、配線数
のより少ない方は非同期式直列情報送受信である。そこ
で配線数が少なくかつ転送速度が高い分野ではクロック
ドシリアルアイオーを使用される。

【０００３】次にこのクロックドシリアルアイオーの簡
単な動作を説明する。第２７図はクロックドシリアルア
イオーの送信部と受信部を接続した図である。図におい
て、（１）はクロックドシリアルアイオーの送信部、
（２）はクロックドシリアルアイオーの受信部、（３）
は前記クロックドシリアルアイオーの受信部（２）から
出力され、前記クロックドシリアルアイオーの送信部
（１）で入力されている通信クロック、（４）は前記ク
ロックドシリアルアイオーの送信部（１）から出力さ
れ、前記クロックドシリアルアイオーの受信部（２）で
入力されている通信イネーブル、（５）は前記クロック
ドシリアルアイオーの送信部（１）から出力され、前記
クロックドシリアルアイオーの受信部（２）で入力され
ている通信データである。

【０００４】動作の説明を第２８図のタイミングチャー
トを用いて行う（タイミングチャートは信号流れが左か
ら右へ時間の経過を示している）。クロックドシリアル
アイオーの送信部（１）がデータ［ｂ００１１０１１
０］（ｂは次の数字の表現が２進数であることを示す場
合に用いる）を送信しようとすると通信イネーブル
（４）をハイレベルからローレベルにする。クロックド
シリアルアイオーの受信部（２）は通信イネーブル
（４）がローレベルになったことを認識すると通信クロ
ック（３）を起動する。通信クロック（３）がローレベ
ルになったことを受けてクロックドシリアルアイオーの
送信部（１）は通信イネーブル（４）をハイレベルに
し、通信データ（５）にはローレベルを出力する。クロ
ックドシリアルアイオーの受信部（２）は通信クロック
（３）をハイレベルにし、そのタイミングで通信データ
（５）の情報を受け取る。この場合ローレベルであるの
で［０］と認識する。

【０００５】次に、次データを転送してもらうために通
信クロック（３）をローレベルにする。クロックドシリ
アルアイオーの送信部（１）は通信クロック（３）がロ
ーレベルになったのを受けて次のデータ［０］を送信す
るため通信データ（５）をローレベルのままにする。次
にクロックドシリアルアイオーの受信部（２）は通信ク
ロック（３）をハイレベルにし、そのタイミングで通信
データ（５）の情報を受け取る。この場合ローレベルで
あるので［０］と認識する。

【０００６】次に、三つ目のデータを転送してもらうた
めに通信クロック（３）をローレベルにする。クロック
ドシリアルアイオーの送信部（１）は通信クロック
（３）がローレベルになったのを受けて次のデータ
［１］を送信するため通信データ（５）をハイレベルに
する。そして、クロックドシリアルアイオーの受信部
（２）は通信クロック（３）をハイレベルにし、そのタ
イミングで通信データ（５）の情報を受け取る。この場
合ハイレベルであるので［１］と認識する。この様に４
〜８個のデータをクロックドシリアルアイオーの受信部
（２）は受取り、データ［ｂ００１１０１１０］が転送
されたことになる。

【０００７】次に、第２９図、第３０図を用いてクロッ
クドシリアルアイオーの送信部（１）内の回路が通信ク
ロック（３）に応じてデータを出力する動作について説
明する。図において、（６）は入力信号を受けて２つの
制御信号を出力する制御信号回路、（７）は前記制御信
号回路（６）の構成要素であり通信クロック（３）とこ
のクロックドシリアルアイオーの送信部（１）を動作さ
せるかを決めるイネーブル信号とのロジックをとるＮＡ
ＮＤ回路、（８）は前記制御信号回路（６）の構成要素
の１素子であり、前記ＮＡＮＤ素子（７）の出力を反転
するインバータ素子、（９）〜（１６）は制御信号に応
じて出力を変化させるラッチ回路であり、番号の添え字
ａは前記制御信号回路（６）のインバータ素子（８）の
出力を制御信号とするラッチ回路で、添え字ｂは前記制
御信号回路（６）のＮＡＮＤ素子（７）の出力を制御信
号とするラッチ回路であり、ラッチ回路（１６ａ）の出
力をラッチ回路（１６ｂ）の入力とし、ラッチ回路（１
６ｂ）の出力をラッチ回路（１５ａ）の入力とし、ラッ
チ回路（１５ａ）の出力をラッチ回路（１５ｂ）の入力
とし、ラッチ回路（１５ｂ）の出力をラッチ回路（１４
ａ）の入力とし、ラッチ回路（１４ａ）の出力をラッチ
回路（１４ｂ）の入力とし、ラッチ回路（１４ｂ）の出
力をラッチ回路（１３ａ）の入力とし、ラッチ回路（１
３ａ）の出力をラッチ回路（１３ｂ）の入力とし、ラッ
チ回路（１３ｂ）の出力をラッチ回路（１２ａ）の入力
とし、ラッチ回路（１２ａ）の出力をラッチ回路（１２
ｂ）の入力とし、ラッチ回路（１２ｂ）の出力をラッチ
回路（１１ａ）の入力とし、ラッチ回路（１１ａ）の出
力をラッチ回路（１１ｂ）の入力とし、ラッチ回路（１
１ｂ）の出力をラッチ回路（１０ａ）の入力とし、ラッ
チ回路（１０ａ）の出力をラッチ回路（１０ｂ）の入力
とし、ラッチ回路（１０ｂ）の出力をラッチ回路（９
ａ）の入力とし、ラッチ回路（９ａ）の出力をラッチ回
路（９ｂ）の入力とし、ラッチ回路（９ｂ）の出力（Ｄ
ｏｕｔ）を通信データ（５）に接続する。

【０００８】第３０図と対応させるため信号に符号をつ
ける。インバータ素子（８）の出力をＣＬＫａ、ＮＡＮ
Ｄ素子（７）の出力をＣＬＫｂ、ラッチ回路（９ａ）の
出力をａ、ラッチ回路（１０ｂ）の出力をｂ、ラッチ回
路（１０ａ）の出力をｃ、ラッチ回路（１１ｂ）の出力
をｄ、ラッチ回路（１１ａ）の出力をｅ、ラッチ回路
（１２ｂ）の出力をｆ、ラッチ回路（１２ａ）の出力を
ｇ、ラッチ回路（１３ｂ）の出力をｈ、ラッチ回路（１
３ａ）の出力をｉ、ラッチ回路（１４ｂ）の出力をｊ、
ラッチ回路（１４ａ）の出力をｋ、ラッチ回路（１５
ｂ）の出力をｌ、ラッチ回路（１５ａ）の出力をｍ、ラ
ッチ回路（１６ｂ）の出力をｎ、ラッチ回路（１６ａ）
の出力をｏとする。また、通信クロック（３）はクロッ
クドシリアルアイオーの受信部（２）から出力された時
とクロックドシリアルアイオーの送信部（１）で入力さ
れた時ではノイズの乗り方が異なるので、それを区別す
るためクロックドシリアルアイオーの送信部（１）で見
える通信クロック（３）をＣＬＫｉｎと表示する。

【０００９】また、第３１図に前記ラッチ回路（９）〜
（１６）の一例を示す。図は制御端子がハイレベルの場
合は入力端子の情報を出力端子へ伝え、制御端子がロー
レベルであれば入力端子の状態に依存せず出力中の値を
出力し続ける。

【００１０】次に、第２９図の動作の説明を第２７図の
動作の説明と同じデータ［ｂ００１１０１１０］を用い
て行う。最初データはラッチ回路（１０ｂ）に０、ラッ
チ回路（１１ｂ）に０、ラッチ回路（１２ｂ）に１、ラ
ッチ回路（１３ｂ）に１ラッチ回路（１４ｂ）に０、ラ
ッチ回路（１５ｂ）に１、ラッチ回路（１６ｂ）に１、
ラッチ回路（１６ａ）に０を登録する。そうするとＣＬ
Ｋａが有効で、ＣＬＫｂが無効状態にあるので、それぞ
れの出力はａが０、ｂが０、ｃが０、ｄが０、ｅが１、
ｆが１、ｇが１、ｈが１、ｉが０、ｊが０、ｋが１、ｌ
が１、ｍが１、ｎが１、ｏが０となる。この状態は第３
０図において１番左側の状態である。ここでＤｏｕｔの
出力がｘとなっているが、１でも０でもとちらでもかま
わないことを示している。

【００１１】次に、通信クロック（３）がハイレベルか
らローレベルに変化すると、ＣＬＫｉｎはハイレベルか
らローレベルに遷移しそれを受けてＣＬＫａは有効から
無効へ、ＣＬＫｂは無効から有効へ変化する。そのこと
によりラッチ回路（９）〜（１６ａ）は入力をラッチ
し、ラッチ回路（９）〜（１６ｂ）は入力を出力に伝え
る。この状態は第３０図において左から２番目に示すよ
うな状態になる。それぞれの出力はＤｏｕｔが０、ａが
０、ｂが０、ｃが０、ｄが１、ｅが１、ｆが１、ｇが
１、ｈが０、ｉが０、ｊが１、ｋが１、ｌが１、ｍが
１、ｎが０、ｏが０となる。この様にデータがシフトし
て行く。

【００１２】

【発明が解決しようとする課題】通信クロック（３）に
ノイズが載った場合についてみると、第３０図では左か
ら６番目と９番目の場合であるが、６番目の場合は通信
クロック（３）がローレベルの時、ノイズが入り、ＣＬ
Ｋｉｎが一瞬ハイレベルになって、ＣＬＫａが一瞬ハイ
レベル、ＣＬＫｂが一瞬ローレベルになってしまう。図
で示すようにデータが一つ進んでしまう。この様な場
合、最終的にはクロックドシリアルアイオーの受信部
（２）が受け取るデータは［ｂ００１０１０ｘｘ］とな
り正しくデータの送受信ができなくなる。この様に従来
の装置では通信クロック（３）にノイズが載ると誤った
データを受渡ししてしまうという問題があった。この発
明は上記のような問題点を解決するためになされたもの
で、正常にデータの送受信が行われて、信頼性の高い半
導体集積回路装置を得ることを目的とする。

【００１３】

【課題を解決するための手段】この第１の発明に係る半
導体集積回路装置は、入力信号に応じて第１の制御信号
と前記第１の制御信号と相補関係にある第２の制御信号
を出力する制御信号回路と、制御端子が前記制御信号回
路の第１の制御信号と接続され、出力を出力端子と接続
し、前記制御端子が有効な信号を受けた時入力情報を出
力に出力し、前記制御端子が無効な信号を受けたとき入
力に依存せず現在出力している値を出力し続ける第１の
回路と、制御端子が前記制御信号回路の第２の制御信号
と接続され、出力を前記第１の回路の入力に接続され、
前記制御端子が有効な信号を受けた時入力情報を出力に
出力し、前記制御端子が無効な信号を受けたとき入力に
依存せず現在出力している値を出力し続ける第２の回路
とを備え、入力信号の遷移を検出する際、入力信号の電
位が同じ値を持続したことを検出する持続検出信号を備
え、前記持続検出手段が前記入力信号の遷移を検出した
場合に応じて、前記制御信号回路の第１の制御信号と第
２の制御信号回路の遷移を行い前記第１の回路と前記第
２の回路の有効状態を変えるようにしたものである。

【００１４】この第２の発明に係る半導体集積回路装置
は、入力信号に応じて第１の制御信号と前記第１の制御
信号と相補関係にある第２の制御信号を出力する制御信
号回路と、制御端子が前記制御信号回路の第１の制御信
号と接続され、入力を入力端子と接続し、前記制御端子
が有効な信号を受けた時入力情報の値を記憶し、前記制
御端子が無効な信号を受けたとき入力に依存せず現在記
憶している値を出力する第１の回路と、制御端子が前記
制御信号回路の第２の制御信号と接続され、入力を前記
第１の回路の出力に接続され、前記制御端子が有効な信
号を受けた時入力情報の値を記憶し、前記制御端子が無
効な信号を受けたとき入力に依存せず現在記憶している
値を出力する第２の回路とを備え、入力信号の遷移を検
出する際、入力信号の電位が同じ値を持続したことを検
出する持続検出手段を備え、前記持続検出手段が前記入
力信号の遷移を検出した場合に応じて、前記制御信号回
路の第１の制御信号と、第２の制御信号回路の遷移を行
い前記第１の回路と前記第２の回路の有効状態を変える
ようにしたものである。

【００１５】この第３の発明に係る半導体集積回路装置
は、第１の入力信号に応じて第１の制御信号を出力する
第１の制御信号回路と、前記第１の入力信号に応じて第
２の制御信号を出力する第２の制御信号出力回路と前記
第１の制御信号出力回路の出力の第１の制御信号に応じ
て第１の出力を変化させる第１の回路と出力が前記第１
の回路の入力に接続され、前記第２の制御信号出力回路
の出力の第２の制御信号に応じて第２の出力を変化させ
る第２の回路を備え、前記第１の制御信号出力回路は前
記第１の入力信号の電位が第１の電位から第２の電位へ
の遷移に応じて前記第１の制御信号を無効にする時間よ
り前記第１の入力信号の電位が第２の電位から第１の電
位への遷移に応じて前記第１の制御信号を有効にする時
間を遅らせることと、前記第２の制御信号出力回路は前
記第１の入力信号の電位が第２の電位から第１の電位へ
の遷移に応じて前記第２の制御信号が無効になる時間よ
り前記第１の入力信号の電位が第１の電位から第２の電
位への遷移に応じて前記第２の制御信号が有効になる時
間を遅らせるようにしたものである。

【００１６】この第４の発明に係る半導体集積回路装置
は、第１の入力信号に応じて第１の制御信号を出力する
第１の制御信号出力回路と、前記第１の入力信号に応じ
て第２の制御信号を出力する第２の制御信号出力回路
と、前記第１の制御信号出力回路の出力の第１の制御信
号に応じて第２の入力信号を記憶する第１の情報保持回
路と、入力が前記第１の情報保持回路の出力に接続さ
れ、前記第２の制御信号出力回路の出力の第２の制御信
号に応じて前記第１の情報保持回路の出力を記憶する第
２の情報保持回路を備え、前記第１の制御信号出力回路
は前記第１の入力信号の電位が第１の電位から第２の電
位への遷移に応じて前記第１の制御信号を無効にする時
間より前記第１の入力信号の電位が第２の電位から第１
の電位への遷移に応じて前記第１の制御信号を有効にす
る時間を遅らせ、前記第２の制御信号出力回路は前記第
１の入力信号の電位が第２の電位から第１の電位への遷
移に応じて前記第２の制御信号が無効になる時間より前
記第１の入力信号の電位が第１の電位から第２の電位へ
の遷移に応じて前記第２の制御信号が有効になる時間を
遅らせるようにしたものである。

【００１７】この第５の発明に係る半導体集積回路装置
は、入力信号を受けるための入力信号端子と、情報を出
力するための出力信号端子と、入力端子と制御端子と前
記出力信号端子と接続された出力端子を持ち、前記制御
端子に有効状態が印加されると前記入力端子の情報を前
記出力端子の出力情報とし、前記制御端子に無効状態が
印加されると前記出力端子の出力情報は前記入力端子の
情報に依存せず前記制御端子に有効状態が印加されてい
た前記入力端子の情報を出力情報とする第１の回路と、
入力端子と制御端子と前記第１の回路の入力端子と接続
された出力端子を持ち、前記制御端子に有効状態が印加
されると前記入力端子の情報をを前記出力端子の出力情
報とし、前記制御端子に無効状態が印加されると前記出
力端子の出力情報は前記入力端子の情報に依存せず前記
制御端子に有効状態が印加されていた前記入力端子の情
報を出力情報とする第２の回路と、入力端子と制御端子
と前記第２の回路の入力端子と接続された出力端子を持
ち、前記制御端子に有効状態が印加されると前記入力端
子の情報を前記出力端子の出力情報とし、前記制御端子
に無効状態が印加されると前記出力端子の出力情報は前
記入力端子の情報に依存せず前記制御端子に有効状態が
印加されていた前記入力端子の情報を出力情報とする第
３の回路とを備え、入力端子が前記入力信号端子と接続
され、第１の制御出力端子が前記第１の回路の制御端子
に接続され、第２の制御出力端子が前記第２の回路の制
御端子に接続され、第３の制御出力端子が前記第３の回
路の制御端子に接続され、前記入力端子の電位が第１の
電位から第２の電位への変化に応じて、前記第１の制御
出力端子には有効状態を出力し、前記第２の制御出力端
子に無効状態を出力し、前記第３の制御出力端子には有
効状態を前記第１の制御出力端子が有効状態を出力する
時間よりもまた前記第２の制御出力端子が無効状態を出
力する時間よりも遅れて出力し、前記入力端子の電位が
第２の電位から第１の電位への変化に応じて、前記第１
の制御出力端子には無効状態を出力し、前記第３の制御
出力端子に無効状態を出力し、前記第２の制御出力端子
には有効状態を前記第１の制御出力端子が無効状態を出
力する時間よりもまた前記第３の制御出力端子が無効状
態を出力する時間よりも遅れて出力する制御出力回路を
備えるようにしたものである。

【００１８】

【作用】この発明に係るクロックドシリアルアイオー
は、通信クロックにノイズがのっても誤ったデータを受
渡しせず、正しいデータの受渡を確実に行える機能を有
する。

【００１９】

【実施例】

実施例１．以下、この発明の一実施例を説明するが、簡
単な動作は従来例の第２７図で説明した通り同じなので
詳細を第１図を用いて説明する。図はクロックドシリア
ルアイオーの送信部のブロック図で、図において、
（６）は入力信号を受けて、同じ電位が持続したことを
判断し、その結果を２つの相補関係にある制御信号に出
力する制御信号回路、（９）〜（１６）は制御信号に応
じて出力を変化させるラッチ回路であり、番号の添え字
ａは前記制御信号回路（６）の入力がハイレベルを持続
したときにハイレベルを出力する制御信号によって動作
するラッチ回路で、添え字ｂは前記制御信号回路（６）
の入力がローレベルを持続したときにハイレベルを出力
する制御信号によって動作するラッチ回路である。ラッ
チ回路（１６ａ）の出力をラッチ回路（１６ｂ）の入力
とし、ラッチ回路（１６ｂ）の出力をラッチ回路（１５
ａ）の入力とし、ラッチ回路（１５ａ）の出力をラッチ
回路（１５ｂ）の入力とし、ラッチ回路（１５ｂ）の出
力をラッチ回路（１４ａ）の入力とし、ラッチ回路（１
４ａ）の出力をラッチ回路（１４ｂ）の入力とし、ラッ
チ回路（１４ｂ）の出力をラッチ回路（１３ａ）の入力
とし、ラッチ回路（１３ａ）の出力をラッチ回路（１３
ｂ）の入力とし、ラッチ回路（１３ｂ）の出力をラッチ
回路（１２ａ）の入力とし、ラッチ回路（１２ａ）の出
力をラッチ回路（１２ｂ）の入力とし、ラッチ回路（１
２ｂ）の出力をラッチ回路（１１ａ）の入力とし、ラッ
チ回路（１１ａ）の出力をラッチ回路（１１ｂ）の入力
とし、ラッチ回路（１１ｂ）の出力をラッチ回路（１０
ａ）の入力とし、ラッチ回路（１０ａ）の出力をラッチ
回路（１０ｂ）の入力とし、ラッチ回路（１０ｂ）の出
力をラッチ回路（９ａ）の入力とし、ラッチ回路（９
ａ）の出力をラッチ回路（９ｂ）の入力とし、ラッチ回
路（９ｂ）の出力（Ｄｏｕｔ）を通信データ（５）に接
続する。

【００２０】次に図の動作の説明を第２図で示すタイミ
ングチャートを用いて説明するが、第２図と対応させる
ため信号に符号をつける。制御信号回路（６）の出力を
それぞれＣＬＫａ、ＣＬＫｂ、ラッチ回路（９ａ）の出
力をａ、ラッチ回路（１０ｂ）の出力をｂ、ラッチ回路
（１０ａ）の出力をｃ、ラッチ回路（１１ｂ）の出力を
ｄ、ラッチ回路（１１ａ）の出力をｅ，ラッチ回路（１
２ｂ）の出力をｆ、ラッチ回路（１２ａ）の出力をｇ、
ラッチ回路（１３ｂ）の出力をｈ、ラッチ回路（１３
ａ）の出力をｉ、ラッチ回路（１４ｂ）の出力をｊ、ラ
ッチ回路（１４ａ）の出力をｋ、ラッチ回路（１５ｂ）
の出力をｌ、ラッチ回路（１５ａ）の出力をｍ、ラッチ
回路（１６ｂ）の出力をｎ、ラッチ回路（１６ａ）の出
力をｏとする。また通信クロック（３）はクロックドシ
リアルアイオーの受信部（２）から出力された時とクロ
ックドシリアルアイオーの送信部（１）で入力された時
ではノイズの載り方が異なるので、それを区別するため
クロックドシリアルアイオーの送信部（１）で見える通
信クロック（３）をＣＬＫｉｎと表示する。

【００２１】次に、第２７図の動作の説明と同じデータ
［ｂ００１１０１１０］を用いて動作させる。最初デー
タはラッチ回路（１０ｂ）に０、ラッチ回路（１１ｂ）
に０、ラッチ回路（１２ｂ）に１、ラッチ回路（１３
ｂ）に１、ラッチ回路（１４ｂ）に０、ラッチ回路（１
５ｂ）に１、ラッチ回路（１６ｂ）に１、ラッチ回路
（１６ａ）に０を登録する。そうするとＣＬＫａが有効
で、ＣＬＫｂが無効状態にあるので、それぞれの出力は
ａが０、ｂが０、ｃが０、ｄが０、ｅが１、ｆが１、ｇ
が１、ｈが１、ｉが０、ｊが０、ｋが１、ｌが１、ｍが
１、ｎが１、ｏが０となる。この状態は第２図では１番
左側の状態である。

【００２２】次に、通信クロック（３）がハイレベルか
らローレベルに変化すると、ＣＬＫｉｎはハイレベルか
らローレベルに遷移し、そのレベルが持続したことを判
断しＣＬＫａは有効から無効へ、ＣＬＫｂは無効から有
効へ変化する。そのことによりラッチ回路（９）〜（１
６ａ）は入力をラッチし、ラッチ回路（９）〜（１６
ｂ）は入力を出力に伝える。この状態は第２図では左か
ら２番目に示すような状態になる。それぞれの出力はＤ
ｏｕｔが０、ａが０、ｂが０、ｃが０、ｄが１、ｅが
１、ｆが１、ｇが１、ｈが０、ｉが０、ｊが１、ｋが
１、ｌが１、ｍが１、ｎが０、ｏが０となる。この様に
入力信号のエッヂに対して少し遅れてデータがシフトし
て行く。

【００２３】次に、通信クロック（３）にノイズが載っ
た場合について説明する。第２図では左から６番目と９
番目の場合である。６番目の場合は通信クロック（３）
がローレベルの時、ノイズが入り、ＣＬＫｉｎが一瞬ハ
イレベルになるが持続していないので、ＣＬＫａはロー
レベル、ＣＬＫｂはハイレベルのままである。この様
に、最終的にはクロックドシリアルアイオーの受信部
（２）が受け取るデータは［ｂ００１１０１１０］とな
り、正しいデータが送受信ができる。

【００２４】次に、制御信号回路（６）の一例について
第３図と第４図を用いて説明する。図において、（１
７）は入力信号を反転するインバータ素子、（１８）は
入力信号を遅らす遅延素子、（１９）は前記インバータ
素子（１７）の出力を遅延させる遅延素子、（２０）
は、入力信号と前記遅延素子（１８）の出力の論理和と
他の入力の論理積を取る複合ゲート、（２１）は前記イ
ンバータ素子（１７）の出力と前記遅延素子（１８）の
出力の論理和と前記複合ゲート（２０）の出力とイネー
ブル信号の論理積を取る複合ゲートで出力を前記複合ゲ
ート（２０）の他方の入力と接続されている、（２０）
は前記複合ゲート（２１）の出力を反転するインバータ
素子である。また、入力信号をａ、前記インバータ素子
（１７）の出力をｂ、前記遅延素子（１８）の出力を
ｃ、前記遅延素子（１９）の出力をｄ、前記複合ゲート
（２０）の出力をｅ、前記複合ゲート（２１）の出力を
ｆ、前記インバータ素子（２２）の出力をｇ、イネーブ
ル信号をｈと符号を割振る。

【００２５】次に動作の説明をする。ｅがハイレベルに
なるには、ｃとａが共にローレベルであるか（第１の状
態）、ｆがローレベルになるか（第２の状態）のとちら
かである。またｆがハイレベルになるには、ｄとｂがど
ちらもローレベルになるか（第３の状態）、ｅがローレ
ベルになるか（第４の状態）、ｈがローレベルになるか
（リセット状態）のどちらかである。このことを踏まえ
て入力信号ａがハイレベルの時にインバータ素子（１
７）の出力ｂはローレベル、遅延素子（１８）の出力ｃ
はハイレベル、遅延素子（１９）の出力ｄはローレベ
ル、つまりｂもｄもローレベルなので第３の状態である
ので、複合ゲート（２１）の出力ｆはハイレベルにな
り、インバータ素子（２２）の出力ｇはローレベルにな
る。この状態は第４図で左から１と２番目を示す。

【００２６】次に、入力信号ａがローレベル遷移すると
インバータ素子（１７）の出力ｂはハイレベルに遷移す
るが、遅延素子（１８）の出力ｃはまだ入力の変化が伝
わらずハイレベルのままで、遅延素子（１９）の出力ｄ
もまだ入力の変化が伝わらずローレベルのままである。
よって複合ゲート（２０）と複合ゲート（２１）は前の
ままの値を保持し、ｆはハイレベル、インバータ素子
（２２）の出力ｇはローレベルのままである。第４図で
左から３番目の状態を示す。

【００２７】次に、入力信号ａはローレベル持続すると
遅延素子（１８）の出力ｃと遅延素子（１９）の出力ｄ
は変化し、それぞれローレベルとハイレベルに変化す
る。このことによって第１の状態になり、複合ゲート
（２０）の出力ｅはハイレベルに、複合ゲート（２１）
の出力ｆはローレベルに変化する。よってインバータ素
子（２２）の出力ｇはハイレベルに遷移する。これは第
４図で左から４、５番目に対応する。

【００２８】次に、入力信号ａがハイレベルになり、す
ぐにローレベルに戻ると、インバータ素子（１７）の出
力ｂはローレベルに一瞬変化し、ハイレベルに戻る。し
かし、遅延素子（１８）と遅延素子（１９）の出力ｃと
ｄは入力の変化が伝わらず、それぞれ、以前の値を保持
している。よって複合ゲート（２１）の出力ｆは変化せ
ず、インバータ素子（２２）の出力ｇの変化しない。こ
れは第４図で左から６番目の状態を示す。

【００２９】次に、遅延素子（１８）と遅延素子（１
９）が入力の変化が伝わってそれぞれの出力が一瞬ハイ
レベルへローレベルへ変化し元に戻る。しかし、ａとｂ
はそれぞれローレベルとハイレベルになっているので、
複合ゲート（２０）と複合ゲート（２１）の出力を変化
させる状態になっていないので、出力は変化しない。よ
って、複合ゲート（２１）の出力ｆはローレベル、イン
バータ素子（２２）の出力ｇはハイレベルのままであ
る。これは第４図で左から７番目の状態を示している。

【００３０】以下、第４図の９番目から１４番目も同様
に動作結果を示す。この様に入力信号の短い時間の変化
は出力に影響しない制御信号回路が得れる。また別の制
御信号回路の例を第５図と第６図に示す。第５図は複合
ゲートにｎｏｒ素子をベースにした例で、第６図は抵抗
と容量とシュミットタイプのインバータ素子を用いた例
である。

【００３１】実施例２．以下、この発明の一実施例を説
明する。第７図はクロックドシリアルアイオーの送信部
と受信部を接続した図である。図において、（１）はク
ロックドシリアルアイオーの送信部、（２）はクロック
ドシリアルアイオーの受信部、（３）は前記クロックド
シリアルアイオーの送信部（１）から出力され、前記ク
ロックドシリアルアイオーの受信部（２）で入力されて
いる通信クロック、（４）は前記クロックドシリアルア
イオーの受信部（２）から出力され、前記クロックドシ
リアルアイオーの送信部（１）で入力されている通信イ
ネーブル、（５）は前記クロックドシリアルアイオーの
送信部（１）から出力され、前記クロックドシリアルア
イオーの受信部（２）で入力されている通信データであ
る。

【００３２】動作の説明を第８図のタイミングチャート
を用いて行う。クロックドシリアルアイオーの受信部
（２）が情報の受信可能な状態になると、通信イネーブ
ル（４）をハイレベルからローレベルにする。またクロ
ックドシリアルアイオーの送信部（１）がデータ［ｂ０
０１１０１１０］を送信しようとするとき通信イネーブ
ル（４）がローレベルであれば、通信クロック（３）を
起動すると共にデータも転送を開始する。先ず最初のデ
ータは［０］なので、通信データ（５）にローレベルを
出力する。通信クロック（３）がローレベルになったこ
とを受けてクロックドシリアルアイオーの受信部（２）
は通信イネーブル（４）をハイレベルにし、通信クロッ
ク（３）をハイレベルが持続されると、そのタイミング
で通信データ（５）のデータを受け取る。この場合ロー
レベルであるので［０］と認識する。

【００３３】次に、クロックドシリアルアイオーの送信
部（１）は通信クロック（３）がローレベルにして次の
データ［０］を送信するため通信データ（５）をローレ
ベルのままにする。次にクロックドシリアルアイオーの
受信部（２）は通信クロック（３）のハイレベル持続さ
れるタイミングで通信データ（５）のデータを受け取
る。この場合ローレベルであるので［０］と認識する。

【００３４】次に、クロックドシリアルアイオーの送信
部（１）は三つ目のデータを転送するため通信クロック
（３）をローレベルにすると共に、次のデータ［１］を
送信する。そして、クロックドシリアルアイオーの受信
部（２）は通信クロック（３）が一瞬ハイレベルになっ
ても通信データ（５）の内容を受け取らず、ハイレベル
が持続されるタイミングで通信データ（５）のデータを
受け取る。この場合ハイレベルであるので［１］と認識
する。この様に４〜８個のデータをクロックドシリアル
アイオーの受信部（２）は受取り、データ［ｂ００１１
０１１０］が誤らず転送されたことになる。

【００３５】次に、クロックドシリアルアイオーの受信
部（２）の内部の動作を第９図を用いて説明する。図に
おいて、（６）は入力信号を受けて、同じ電位が持続し
たことを判断し、その結果を２つの相補関係にある制御
信号に出力する制御信号回路、（９）〜（１６）は制御
信号に応じて出力を変化させるラッチ回路であり、番号
の添え字ａは前記制御信号回路（６）の入力がハイレベ
ルを持続したときにハイレベルを出力する制御信号によ
って動作するラッチ回路で、添え字ｂは前記制御信号回
路（６）の入力がローレベルを持続したときにハイレベ
ルを出力する制御信号によって動作するラッチ回路であ
る。

【００３６】ラッチ回路（１６ａ）の入力をラッチ回路
（１６ｂ）の出力とし、ラッチ回路（１６ｂ）の入力を
ラッチ回路（１５ａ）の出力とし、ラッチ回路（１５
ａ）の入力をラッチ回路（１５ｂ）の出力とし、ラッチ
回路（１５ｂ）の入力をラッチ回路（１４ａ）の出力と
し、ラッチ回路（１４ａ）の入力をラッチ回路（１４
ｂ）の出力とし、ラッチ回路（１４ｂ）の入力をラッチ
回路（１３ａ）の出力とし、ラッチ回路（１３ａ）の入
力をラッチ回路（１３ｂ）の出力とし、ラッチ回路（１
３ｂ）の入力をラッチ回路（１２ａ）の出力とし、ラッ
チ回路（１２ａ）の入力をラッチ回路（１２ｂ）の出力
とし、ラッチ回路（１２ｂ）の入力をラッチ回路（１１
ａ）の出力とし、ラッチ回路（１１ａ）の入力をラッチ
回路（１１ｂ）の出力とし、ラッチ回路（１１ｂ）の入
力をラッチ回路（１０ａ）の出力とし、ラッチ回路（１
０ａ）の入力をラッチ回路（１０ｂ）の出力とし、ラッ
チ回路（１０ｂ）の入力をラッチ回路（９ａ）の出力と
し、ラッチ回路（９ａ）の入力をラッチ回路（９ｂ）の
出力とし、ラッチ回路（９ｂ）の入力（Ｄｉｎ）を通信
データ（５）に接続する。

【００３７】次に、図の動作の説明を第１０図で示すタ
イミングチャートを用いて説明するが、第９図と対応さ
せるため信号に符号をつける。制御信号回路（６）の出
力をそれぞれＣＬＫａ、ＣＬＫｂ、ラッチ回路（９ａ）
の入力をａ、ラッチ回路（１０ｂ）の入力をｂ、ラッチ
回路（１０ａ）の入力をｃ、ラッチ回路（１１ｂ）の入
力をｄ、ラッチ回路（１１ａ）の入力をｅ、ラッチ回路
（１２ｂ）の入力をｆ、ラッチ回路（１２ａ）の入力を
ｇ、ラッチ回路（１３ｂ）の入力をｈ、ラッチ回路（１
３ａ）の入力をｉ、ラッチ回路（１４ｂ）の入力をｊ、
ラッチ回路（１４ａ）の入力をｋ、ラッチ回路（１５
ｂ）の入力をｌ、ラッチ回路（１５ａ）の入力をｍ、ラ
ッチ回路（１６ｂ）の入力をｎ、ラッチ回路（１６ａ）
の入力をｏとする。また通信クロック（３）はクロック
ドシリアルアイオーの送信部（１）から出力された時と
クロックドシリアルアイオーの受信部（２）で入力され
た時ではノイズの乗り方が異なるので、それを区別する
ためクロックドシリアルアイオーの受信部（２）で見え
る通信クロック（３）をＣＬＫｉｎと表示する。

【００３８】次に、第７図の動作の説明と同じデータ
［ｂ００１１０１１０］を用いて動作させる。最初全て
のラッチ回路（９〜１６）は内容はＸである。この状態
は、第１０図では１番左側の状態である。次に通信クロ
ック（３）がハイレベルからローレベルに変化すると、
ＣＬＫｉｎはハイレベルからローレベルに遷移し、その
レベルが持続したことを判断しＣＬＫａは有効から無効
へ、ＣＬＫｂは無効から有効へ変化する。そのことによ
り、ラッチ回路（９）〜（１６ａ）は入力をラッチし、
ラッチ回路（９）〜（１６ｂ）は入力を出力に伝える。
この状態は第１０図では左から２番目に示すような状態
になる。それぞれの入力はＤｉｎが０、ａが０、ｂが
Ｘ、ｃがＸ、ｄがＸ、ｅがＸ、ｆがＸ、ｇがＸ、ｈが
Ｘ、ｉがＸ、ｊがＸ、ｋがＸ、ｌがＸ、ｍがＸ、ｎが
Ｘ、ｏがＸとなる。

【００３９】次に、通信クロック（３）がローレベルか
らハイレベルに変化すると、ＣＬＫｉｎはローレベルか
らハイレベルに遷移し、そのレベルが持続したことを判
断しＣＬＫｂは有効から無効へ、ＣＬＫａは無効から有
効へ変化する。そのことによりラッチ回路（９）〜（１
６ｂ）は入力をラッチし、ラッチ回路（９）〜（１６
ａ）は入力を出力に伝える。この状態は第１０図では左
から３番目に示すような状態になる。それぞれの入力は
Ｄｉｎが０、ａが０、ｂが０、ｃがＸ、ｄがＸ、ｅが
Ｘ、ｆがＸ、ｇがＸ、ｈがＸ、ｉがＸ、ｊがＸ、ｋが
Ｘ、ｌがＸ、ｍがＸ、ｎがＸ、ｏがＸとなる。

【００４０】そして、次に通信クロック（３）がハイレ
ベルからローレベルに変化すると、ＣＬＫｉｎはハイレ
ベルからローレベルに遷移し、そのレベルが持続したこ
とを判断しＣＬＫａは有効から無効へ、ＣＬＫｂは無効
から有効へ変化する。そのことによりラッチ回路（９）
〜（１６ａ）は入力をラッチし、ラッチ回路（９）〜
（１６ｂ）は入力を出力に伝える。この状態は第１０図
では左から４番目に示すような状態になる。それぞれの
入力はＤｉｎが０、ａが０、ｂが０、ｃが０、ｄがＸ、
ｅがＸ、ｆがＸ、ｇがＸ、ｈがＸ、ｉがＸ、ｊがＸ、ｋ
がＸ、ｌがＸ、ｍがＸ、ｎがＸ、ｏがＸとなる。この様
に入力信号のエッヂに対して少し遅れてデータがシフト
して行く。

【００４１】次に、通信クロック（３）にノイズが載っ
た場合について説明する。第１０図では左から６番目と
９番目の場合である。６番目の場合は通信クロック
（３）がローレベルの時、ノイズが入り、ＣＬＫｉｎが
一瞬ハイレベルになるが持続していないので、ＣＬＫａ
はローレベル、ＣＬＫｂはハイレベルのままであるので
データのシフトは起こらない。この様に、最終的にはク
ロックドシリアルアイオーの受信部（２）が受け取るデ
ータは［ｂ００１１０１１０］となり、正しいデータが
送受信ができる。

【００４２】次に、制御信号回路（６）の一例について
第５図と第１１図で示すタイミングチャートを用いて説
明する。図において、（１７）は入力信号を反転するイ
ンバータ素子、（１８）は入力信号を遅らすために複数
個のインバータ素子からなる遅延素子、（２３）は前記
遅延素子（１８）の出力と接続されたインバータ素子、
（２４）は入力信号と前記遅延素子（１８）の入力の論
理積と他の入力の論理和を取る複合ゲート、（２５）は
前記インバータ素子（１７）の出力と前記インバータ素
子（２３）の出力の論理積と前記複合ゲート（２４）の
出力とイネーブル信号の論理和を取る複合ゲートで出力
を前記複合ゲート（２４）の他方の入力と接続されてい
る、（２２）は前記複合ゲート（２５）の出力を反転す
るインバータ素子である。

【００４３】また、入力信号をａ、前記インバータ素子
（１７）の出力をｂ、前記遅延素子（１８）の出力を
ｃ、前記インバータ素子（２３）の出力をｄ、前記複合
ゲート（２４）の出力をｅ、前記複合ゲート（２５）の
出力をｆ、前記インバータ素子（２２）の出力をｇ、イ
ネーブル信号をｈと符号を割振る。

【００４４】次に動作の説明をする。ｅがローレベルに
なるには、ｃとａが共にハイレベルであるか（第１の状
態）、ｆがハイレベルになるか（第２の状態）のどちら
かである。またｆがローレベルになるには、ｄとｂがど
ちらもハイレベルになるか（第３の状態）、ｅがハイレ
ベルになるか（第４の状態）、ｈがハイレベルになるか
（リセット状態）のどちらかである。

【００４５】このことを踏まえて入力信号ａがハイレベ
ルの時インバータ素子（１７）の出力ｂはローレベル、
遅延素子（１８）の出力ｃはハイレベル、インバータ素
子（１９）の出力ｄはローレベル、つまりａもｃもハイ
レベルなので第１の状態であるので、複合ゲート（２
４）の出力ｅはローレベルになり、複合ゲート（２５）
はｅもｄもｂもｈもローレベルであるので出力ｆをハイ
レベルにする。そして、インバータ素子（２２）の出力
ｇはローレベルになる。この状態は第１１図で左から１
と２番目を示す。

【００４６】次に、入力信号ａがローレベルに遷移する
とインバータ素子（１７）の出力ｂはハイレベルに遷移
するが、遅延素子（１８）の出力ｃはまだ入力の変化が
伝わらずハイレベルのままで、インバータ素子（２３）
の出力ｄもまだ入力の変化が伝わらずローレベルのまま
である。よって複合ゲート（２４）と複合ゲート（２
５）は前のままの値を保持し、ｆはハイレベル、インバ
ータ素子（２２）の出力ｇはローレベルのままである。
第１１図で左から３番目の状態を示す。

【００４７】次に、入力信号ａはローレベル持続すると
遅延素子（１８）の出力ｃとインバータ素子（２３）の
出力ｄは変化し、それぞれローレベルとハイレベルに変
化する。このことによって第３の状態になり、複合ゲー
ト（２５）の出力ｆはローレベルに、複合ゲート（２
４）の出力ｅはハイレベル変化する。よってインバータ
素子（２２）の出力ｇはハイレベルに遷移する。これは
第１１図で左から４、５番目に対応する。

【００４８】次に、入力信号ａがハイレベルになり、す
ぐにローレベルに戻ると、インバータ素子（１７）の出
力ｂはローレベルに一瞬変化し、ハイレベルに戻る。し
かし、遅延素子（１８）とインバータ素子（２３）の出
力ｃとｄは入力の変化が伝わらず、それぞれ、以前の値
を保持している。よって複合ゲート（２５）の出力ｆは
変化せず、インバータ素子（２２）の出力ｇの変化しな
い。これは第１１図で左から６番目の状態を示す。

【００４９】次に、遅延素子（１８）とインバータ素子
（２３）が入力の変化が伝わってそれぞれの出力が一瞬
ハイレベルへローレベルへ変化し元に戻る。しかし、ａ
とｂはそれぞれローレベルとハイレベルになっているの
で、複合ゲート（２４）と複合ゲート（２５）の出力を
変化させる状態になっていないので、出力は変化しな
い。よって、複合ゲート（２５）の出力ｆはローレベ
ル、インバータ素子（２２）の出力ｇはハイレベルのま
まである。これは第１１図で左から７番目の状態を示し
ている。

【００５０】以下、第１１図の９番目から１４番目も同
様に動作結果を示す。この様に入力信号の短い時間の変
化は出力に影響しない制御信号回路が得れる。

【００５１】実施例３．以下、この発明の一実施例を説
明する。クロックドシリアルアイオーの受信部（２）の
内部の動作を第１２図を用いて説明する。図において、
（２６）は入力信号がハイレベルからローレベルに遷移
したことにより出力を有効から無効にする時間より、入
力信号がローレベルからハイレベルに遷移したことによ
り出力を無効から有効へする時間を長くした第１の制御
信号回路、（２７）は入力信号がローレベルからハイレ
ベルに遷移したことにより出力を有効から無効にする時
間より、入力信号がハイレベルからローレベルに遷移し
たことにより出力を無効から有効へする時間長くした第
２の制御信号回路、（９）〜（１６）は制御信号に応じ
て出力を変化させるラッチ回路であり、番号の添え字ａ
は前記第１の制御信号回路（２６）の出力する制御信号
によって動作するラッチ回路で、添え字ｂは前記第２の
制御信号回路（２７）の出力する制御信号によって動作
するラッチ回路である。

【００５２】ラッチ回路（１６ａ）の入力をラッチ回路
（１６ｂ）の出力とし、ラッチ回路（１６ｂ）の入力を
ラッチ回路（１５ａ）の出力とし、ラッチ回路（１５
ａ）の入力をラッチ回路（１５ｂ）の出力とし、ラッチ
回路（１５ｂ）の入力をラッチ回路（１４ａ）の出力と
し、ラッチ回路（１４ａ）の入力をラッチ回路（１４
ｂ）の出力とし、ラッチ回路（１４ｂ）の入力をラッチ
回路（１３ａ）の出力とし、ラッチ回路（１３ａ）の入
力をラッチ回路（１３ｂ）の出力とし、ラッチ回路（１
３ｂ）の入力をラッチ回路（１２ａ）の出力とし、ラッ
チ回路（１２ａ）の入力をラッチ回路（１２ｂ）の出力
とし、ラッチ回路（１２ｂ）の入力をラッチ回路（１１
ａ）の出力とし、ラッチ回路（１１ａ）の入力をラッチ
回路（１１ｂ）の出力とし、ラッチ回路（１１ｂ）の入
力をラッチ回路（１０ａ）の出力とし、ラッチ回路（１
０ａ）の入力をラッチ回路（１０ｂ）の出力とし、ラッ
チ回路（１０ｂ）の入力をラッチ回路（９ａ）の出力と
し、ラッチ回路（９ａ）の入力をラッチ回路（９ｂ）の
出力とし、ラッチ回路（９ｂ）の入力（Ｄｉｎ）を通信
データ（５）に接続する。

【００５３】次に、図の動作の説明を第１３図で示すタ
イミングチャートを用いて説明するが、第１２図と対応
させるため信号に符号を付ける。第１の制御信号回路
（２６）の出力をＣＬＫａ、第２の制御信号回路（２
７）の出力をＣＬＫｂ、ラッチ回路（９ａ）の入力を
ａ、ラッチ回路（１０ｂ）の入力をｂ、ラッチ回路（１
０ａ）の入力をｃ、ラッチ回路（１１ｂ）の入力をｄ、
ラッチ回路（１１ａ）の入力をｅ、ラッチ回路（１２
ｂ）の入力をｆ、ラッチ回路（１２ａ）の入力をｇ、ラ
ッチ回路（１３ｂ）の入力をｈ、ラッチ回路（１３ａ）
の入力をｉ、ラッチ回路（１４ｂ）の入力をｊ、ラッチ
回路（１４ａ）の入力をｋ、ラッチ回路（１５ｂ）の入
力をｌ、ラッチ回路（１５ａ）の入力をｍ、ラッチ回路
（１６ｂ）の入力をｎ、ラッチ回路（１６ａ）の入力を
ｏとする。またクロックドシリアルアイオーの受信部
（２）で見える通信クロック（３）をＣＬＫｉｎと表示
する。

【００５４】次に、第７図の動作の説明と同じデータ
［ｂ００１１０１１０］を用いて動作させる。最初全て
のラッチ回路（９〜１６）は内容はＸである。この状態
は第１３図では１番左側の状態である。次に通信クロッ
ク（３）がハイレベルからローレベルに変化すると、Ｃ
ＬＫｉｎはハイレベルからローレベルに遷移し、そのレ
ベルが持続したことを判断しＣＬＫａは有効から無効
へ、ＣＬＫｂは無効から有効へ変化する。そのことによ
りラッチ回路（９）〜（１６ａ）は入力をラッチし、ラ
ッチ回路（９）〜（１６ｂ）は入力を出力に伝える。こ
の状態は第１０図では左から２番目に示すような状態に
なる。それぞれの入力はＤｉｎが０、ａが０、ｂがＸ、
ｃがＸ、ｄがＸ、ｅがＸ、ｆがＸ、ｇがＸ、ｈがＸ、ｉ
がＸ、ｊがＸ、ｋがＸ、ｌがＸ、ｍがＸ、ｎがＸ、ｏが
Ｘとなる。

【００５５】次に、通信クロック（３）がローレベルか
らハイレベルに変化すると、ＣＬＫｉｎはローレベルか
らハイレベルに遷移し、そのレベルが持続したことを判
断しＣＬＫｂは有効から無効へ、ＣＬＫａは無効から有
効へ変化する。そのことによりラッチ回路（９）〜（１
６ｂ）は入力をラッチし、ラッチ回路（９）〜（１６
ａ）は入力を出力に伝える。この状態は第１３図では左
から３番目に示すような状態になる。それぞれの入力は
Ｄｉｎが０、ａが０、ｂが０、ｃがＸ、ｄがＸ、ｅが
Ｘ、ｆがＸ、ｇがＸ、ｈがＸ、ｉがＸ、ｊがＸ、ｋが
Ｘ、ｌがＸ、ｍがＸ、ｎがＸ、ｏがＸとなる。

【００５６】そして、次に通信クロック（３）がハイレ
ベルからローレベルに変化すると、ＣＬＫｉｎはハイレ
ベルからローレベルに遷移し、そのレベルが持続したこ
とを判断しＣＬＫａは有効から無効へ、ＣＬＫｂは無効
から有効へ変化する。そのことによりラッチ回路（９）
〜（１６ａ）は入力をラッチし、ラッチ回路（９）〜
（１６ｂ）は入力を出力に伝える。この状態は第１０図
では左から４番目に示すような状態になる。それぞれの
入力はＤｉｎが０、ａが０、ｂが０、ｃが０、ｄがＸ、
ｅがＸ、ｆがＸ、ｇがＸ、ｈがＸ、ｉがＸ、ｊがＸ、ｋ
がＸ、ｌがＸ、ｍがＸ、ｎがＸ、ｏがＸとなる。この様
に入力信号のエッヂに対して少し遅れてデータがシフト
して行く。

【００５７】ここで、実施例２異なる効果は、通信デー
タ（５）の情報をラッチ回路（９ｂ）が通信クロック
（３）のエッヂでサンプリングするため、データのセッ
トアップ、ホールドの規定がクロックのエッヂになり、
システム設計がしやすくなる。

【００５８】次に、第１の制御信号回路（２６）と第２
の制御信号回路（２７）の一実施例を示し、ノイズに対
してどの様に動作するか説明する。第１４図は第２の制
御信号回路（２７）の一例である。図において１８は入
力信号を遅らすための遅延素子、２８は前記遅延素子
（１８）の出力と入力信号との論理積を取るＮＡＮＤゲ
ート、３０は前記ＮＡＮＤゲート（２８）の出力を反転
するインバータ素子である。また入力信号をａ、前記遅
延素子（１８）の出力をｃ、前記インバータ素子（３
０）の出力をｅと符号を割振る。

【００５９】第１５図は第１の制御信号回路（２６）の
一例である。図において１７は入力信号を反転するイン
バータ素子、（１９）は入力信号を遅らすための遅延素
子、（２９）は前記遅延素子（１９）の出力と前記イン
バータ素子（１７）の出力との論理積を取るＮＡＮＤゲ
ート、（３１）は前記ＮＡＮＤゲート（２９）の出力を
反転するインバータ素子である。また入力信号をａ、前
記インバータ素子（１７）の出力をｂ、前記遅延素子
（１９）の出力をｄ、前記インバータ素子（３１）の出
力をｆと符号を割振る。

【００６０】次に、二つの制御信号回路（２６）、（２
７）の動作を第１６図でタイミングチャートを用いて説
明する。入力信号ａがハイレベルの時、遅延素子（１
８）の出力ｃはハイレベルであるのでインバータ素子
（３０）の出力ｅはハイレベルである。また、インバー
タ素子（１７）の出力ｂはローレベルであり、遅延素子
（１９）の出力ｄはローレベルであるのでインバータ素
子（３１）の出力ｆはローレベルである。第１６図で左
から１、２番目の状態を示す。

【００６１】次に、入力信号ａがハイレベルからローレ
ベルに変化したとき、リンギング等で一瞬ローレベルか
らハイレベルになり、そしてローレベルに落ちつく場
合、インバータ素子（３０）の出力ｅは、遅延素子（１
８）が遷移の影響を受けず出力ｃがハイレベルのままな
ので入力信号ａの波形がそのまま伝わりハイレベルから
ローレベルになり、すぐにハイレベルに戻り、またすぐ
にローレベルに落ちつく。またインバータ素子（３１）
の出力ｆはインバータ素子（１７）の出力ｂの変化によ
らず、遅延素子（１９）の出力ｄが変化せずローレベル
のままなのでローレベルを維持する。これは第１６図で
左から３番目の状態を示す。

【００６２】次に、遅延素子（１８）、（１９）が前記
変化を出力に伝えた場合、インバータ素子（３０）の出
力ｅは遅延素子（１８）の出力ｃに変化があっても、入
力信号ａがローレベルになっているのでローレベルのま
まである。しかし、インバータ素子（３１）の出力ｆ
は、インバータ素子（１７）の出力ｂがハイレベルなの
で、遅延素子（１９）の出力ｄの影響を受ける。この状
態はこれは第１６図で左から４、５番目で示す。

【００６３】次に、入力信号ａがローレベルのときノイ
ズ等で一瞬ハイレベルになりローレベルに戻る場合、イ
ンバータ素子（３０）の出力ｅは遅延素子（１８）の出
力ｃが遷移に影響を受けずローレベルのままなので入力
信号ａによらずローレベルままである。しかし、インバ
ータ素子（３１）の出力ｆは遅延素子（１９）の出力ｄ
がハイレベルのままなので、インバータ素子（１７）の
出力ｂがそのまま影響して出力され、一瞬ローレベルに
落ちてハイレベルに戻る。これは第１６図で左から６番
目の状態である。

【００６４】同様に、入力信号ａがローレベルからハイ
レベルに遷移したときは第１６図で９〜１１番目のよう
になり、入力信号ａがハイレベルのとき一瞬ローレベル
になりハイレベルに戻る場合は第１６図中１２〜１３番
目のようになる。

【００６５】このタイムチャートでも分かるように、入
力信号のノイズの影響は２つの制御信号回路の出力に現
れるが、出力が有効になっている信号のみが無効にふら
つくのであり、無効になっている出力が有効にはならな
い。このことは第１２図で示すように、制御信号回路の
出力をラッチ回路の制御入力に接続するさい交互に接続
しているため、一つの制御信号回路の出力がノイズのた
め有効、無効に振れてもラッチ回路のデータはシフトし
ない。シフトするに制御回路の出力が交互有効になると
きで、ラッチ回路のデータが破壊されるのは共に制御信
号回路出力が有効になるときである。

【００６６】次に、通信クロック（３）をクロックドシ
リアルアイオーの受信部（２）クロックドシリアルアイ
オーの送信部（１）に当てはめた場合について説明す
る。第１７図がブロック図である、図において、（３
２）は入力信号がローレベルからハイレベルに遷移した
ことにより出力を有効から無効にする時間より、入力信
号がハイレベルからローレベルに遷移したことにより出
力を無効から有効へする時間を長くした第２の制御信号
回路、（３３）は入力信号がハイレベルからローレベル
に遷移したことにより出力を有効から無効にする時間よ
り、入力信号がローレベルからハイレベルに遷移したこ
とにより出力を無効から有効へする時間を長くした第１
の制御信号回路、（９）〜（１６）は制御信号に応じて
出力を変化させるラッチ回路であり、番号の添え字ａは
前記第１の制御信号回路（３３）の出力する制御信号に
よって動作するラッチ回路で、添え字ｂは前記第２の制
御信号回路（３２）の出力する制御信号によって動作す
るラッチ回路である。

【００６７】ラッチ回路（１６ａ）の出力をラッチ回路
（１６ｂ）の入力とし、ラッチ回路（１６ｂ）の出力を
ラッチ回路（１５ａ）の入力とし、ラッチ回路（１５
ａ）の出力をラッチ回路（１５ｂ）の入力とし、ラッチ
回路（１５ｂ）の出力をラッチ回路（１４ａ）の入力と
し、ラッチ回路（１４ａ）の出力をラッチ回路（１４
ｂ）の入力とし、ラッチ回路（１４ｂ）の出力をラッチ
回路（１３ａ）の入力とし、ラッチ回路（１３ａ）の出
力をラッチ回路（１３ｂ）の入力とし、ラッチ回路（１
３ｂ）の出力をラッチ回路（１２ａ）の入力とし、ラッ
チ回路（１２ａ）の出力をラッチ回路（１２ｂ）の入力
とし、ラッチ回路（１２ｂ）の出力をラッチ回路（１１
ａ）の入力とし、ラッチ回路（１１ａ）の出力をラッチ
回路（１１ｂ）の入力とし、ラッチ回路（１１ｂ）の出
力をラッチ回路（１０ａ）の入力とし、ラッチ回路（１
０ａ）の出力をラッチ回路（１０ｂ）の入力とし、ラッ
チ回路（１０ｂ）の出力をラッチ回路（９ａ）の入力と
し、ラッチ回路（９ａ）の出力をラッチ回路（９ｂ）の
入力とし、ラッチ回路（９ｂ）の出力（Ｄｏｕｔ）を通
信データ（５）に接続する。

【００６８】次に、図の動作の説明を第１８図で示すタ
イミングチャートを用いて説明するが、第１７図と対応
させるため信号に符号をつける。第１の制御信号回路
（３３）の出力をＣＬＫａ、第２の制御信号回路（３
２）の出力をＣＬＫｂ、ラッチ回路（９ａ）の出力を
ａ、ラッチ回路（１０ｂ）の出力をｂ、ラッチ回路（１
０ａ）の出力をｃ、ラッチ回路（１１ｂ）の出力をｄ、
ラッチ回路（１１ａ）の出力をｅ、ラッチ回路（１２
ｂ）の出力をｆ、ラッチ回路（１２ａ）の出力をｇ、ラ
ッチ回路（１３ｂ）の出力をｈ、ラッチ回路（１３ａ）
の出力をｉ、ラッチ回路（１４ｂ）の出力をｊ、ラッチ
回路（１４ａ）の出力をｋ、ラッチ回路（１５ｂ）の出
力をｌ、ラッチ回路（１５ａ）の出力をｍ、ラッチ回路
（１６ｂ）の出力をｎ、ラッチ回路（１６ａ）の出力を
ｏとする。クロックドシリアルアイオーの送信部（１）
で見える通信クロック（３）をＣＬＫｉｎと表示する。

【００６９】次に、第７図の動作の説明と同じデータ
［ｂ００１１０１１０］を用いて動作させる。最初デー
タはラッチ回路（１０ｂ）に０、ラッチ回路（１１ｂ）
に０、ラッチ回路（１２ｂ）に１、ラッチ回路（１３
ｂ）に１、ラッチ回路（１４ｂ）に０、ラッチ回路（１
５ｂ）に１、ラッチ回路（１６ｂ）に１、ラッチ回路
（１６ａ）に０を登録する。そうするとＣＬＫａが有効
で、ＣＬＫｂが無効状態にあるので、それぞれの出力は
ａが０、ｂが０、ｃが０、ｄが０、ｅが１、ｆが１、ｇ
が１、ｈが１、ｉが０、ｊが０、ｋが１、ｌが１、ｍが
１、ｎが１、ｏが０となる。この状態は第１８図では１
番左側の状態である。

【００７０】次に、通信クロック（３）がハイレベルか
らローレベルに変化すると、ＣＬＫｉｎはハイレベルか
らローレベルに遷移し、そのレベルが持続したことを判
断しＣＬＫａは有効から無効へ、ＣＬＫｂは無効から有
効へ変化する。そのことによりラッチ回路（９〜１６
ａ）は入力をラッチし、ラッチ回路（９〜１６ｂ）は入
力を出力に伝える。この状態は第１８図では左から２番
目に示すような状態になる。それぞれの出力はＤｏｕｔ
が０、ａが０、ｂが０、ｃが０、ｄが１、ｅが１、ｆが
１、ｇが１、ｈが０、ｉが０、ｊが１、ｋが１、ｌが
１、ｍが１、ｎが０、ｏが０となる。この様に入力信号
のエッヂに対して少し遅れてデータがシフトして行く。

【００７１】次に、第１の制御信号回路（３３）と第２
の制御信号回路（３２）の一実施例を示し、ノイズに対
してどの様に動作するか説明する。第１９図は第２の制
御信号回路（３２）の一例である。図において１９は入
力信号を遅らすため複数のインバータ素子で構成される
遅延素子、３５は前記遅延素子（１９）の出力と入力信
号とイネーブル信号の論理和を取るＮＯＲゲートであ
る。また入力信号をａ、前記遅延素子（１９）の出力を
ｄ、前記ＮＯＲゲートの出力をｆと符号を割振る。

【００７２】第２０図は第１の制御信号回路（３３）の
一例である。図において３４は入力信号を反転するイン
バータ素子、１８は入力信号を遅らすための複数のイン
バータ素子からなる遅延素子、３６は前記インバータ素
子（３４）の出力と前記遅延素子との論理和を取るＮＯ
Ｒゲートである。また入力信号をａ、前記インバータ素
子（３４）の出力をｂ、前記遅延素子（１８）の出力を
ｃ、ＮＯＲゲート（３６）の出力をｅと符号を割振る。

【００７３】次に、二つの制御信号回路（３２、３３）
の動作を第２１図でタイミングチャートを用いて説明す
る。イネーブル信号はローレベルである。入力信号ａが
ハイレベルの時、遅延素子（１９）の出力ｄはハイレベ
ルであるのでＮＯＲゲート（３５）の出力ｆはローレベ
ルである。また、インバータ素子（３４）の出力ｂはロ
ーレベルであり、遅延素子（１８）の出力ｃはローレベ
ルであるのでＮＯＲゲート（３６）の出力ｅはハイレベ
ルである。第２１図で左から１、２番目の状態を示す。

【００７４】次に、入力信号ａがハイレベルからローレ
ベルに変化したとき、リンギング等で一瞬ローレベルか
らハイレベルになり、そしてローレベルに落ちつく場
合、ＮＯＲゲート（３６）の出力ｅは、遅延素子（１
８）が遷移の影響を受けず出力ｃがローレベルのままな
ので入力信号ａの波形がそのまま伝わりハイレベルから
ローレベルになり、すぐにハイレベルに戻り、またすぐ
にローレベルに落ちつく。またＮＯＲゲート（３５）の
出力ｆは入力信号ａの変化によらず、遅延素子（１９）
の出力ｄが変化せずハイレベルのままなのでローレベル
を維持する。これは第２１図で左から３番目の状態を示
す。

【００７５】次に、遅延素子（１８、１９）が前記変化
を出力に伝えた場合、ＮＯＲゲート（３６）の出力ｅは
遅延素子（１８）の出力ｃに変化があっても、インバー
タ素子（３４）がハイレベルになっているのでローレベ
ルのままである。しかし、ＮＯＲゲート（３５）の出力
ｆは、入力信号ａがローレベルなので、遅延素子（１
９）の出力ｄの影響を受ける。この状態はこれは第２１
図で左から４、５番目で示す。同様に入力信号ａにノイ
ズがのっても第２１図の５〜１３ようになり、クロック
ドシリアルアイオーの受信部（２）と同じ結果になっ
た。

【００７６】実施例４．以下、この発明の一実施例を第
２２図を用いて説明する。図はクロックドシリアルアイ
オーの送信部のブロック図で、図において、（６）は入
力信号がハイレベルからローレベルに遷移したことによ
り出力を有効から無効にする時間より、入力信号がロー
レベルからハイレベルに遷移したことにより出力を無効
から有効へする時間を長くした第１の制御信号と、入力
信号がローレベルからハイレベルに遷移したことにより
出力を有効から無効にする時間より、入力信号がハイレ
ベルからローレベルに遷移したことにより出力を無効か
ら有効へする時間を長くした第２の制御信号と、入力信
号がハイレベルのとき無効を、入力がローレベルの時有
効を出力する第３の制御信号を出力する制御信号回路
（９）〜（１６）は制御信号に応じて出力を変化させる
ラッチ回路であり、番号の添え字ａは前記制御信号回路
（６）の第１の制御信号によって動作するラッチ回路
で、添え字ｂは前記制御信号回路（６）の第２の制御信
号によって動作するラッチ回路、（３７）は制御信号回
路（６）の第３の制御信号によって動作するラッチ回路
前記である。

【００７７】ラッチ回路（１６ａ）の出力をラッチ回路
（１６ｂ）の入力とし、ラッチ回路（１６ｂ）の出力を
ラッチ回路（１５ａ）の入力とし、ラッチ回路（１５
ａ）の出力をラッチ回路（１５ｂ）の入力とし、ラッチ
回路（１５ｂ）の出力をラッチ回路（１４ａ）の入力と
し、ラッチ回路（１４ａ）の出力をラッチ回路（１４
ｂ）の入力とし、ラッチ回路（１４ｂ）の出力をラッチ
回路（１３ａ）の入力とし、ラッチ回路（１３ａ）の出
力をラッチ回路（１３ｂ）の入力とし、ラッチ回路（１
３ｂ）の出力をラッチ回路（１２ａ）の入力とし、ラッ
チ回路（１２ａ）の出力をラッチ回路（１２ｂ）の入力
とし、ラッチ回路（１２ｂ）の出力をラッチ回路（１１
ａ）の入力とし、ラッチ回路（１１ａ）の出力をラッチ
回路（１１ｂ）の入力とし、ラッチ回路（１１ｂ）の出
力をラッチ回路（１０ａ）の入力とし、ラッチ回路（１
０ａ）の出力をラッチ回路（１０ｂ）の入力とし、ラッ
チ回路（１０ｂ）の出力をラッチ回路（９ａ）の入力と
し、ラッチ回路（９ａ）の出力をラッチ回路（３７）の
入力とし、ラッチ回路（３７）の出力（Ｄｏｕｔ）を通
信データ（５）に接続する。

【００７８】次に、図の動作の説明を第２図で示すタイ
ミングチャートを用いて説明するが、第２３図と対応さ
せるため信号に符号をつける。制御信号回路（６）の第
１の制御信号をＣＬＫａ、第２の制御信号をＣＬＫｂ、
第３の制御信号をＣＬＫｃ、ラッチ回路（９ａ）の出力
をａ、ラッチ回路（１０ｂ）の出力をｂ、ラッチ回路
（１０ａ）の出力をｃ、ラッチ回路（１１ｂ）の出力を
ｄ、ラッチ回路（１１ａ）の出力をｅ、ラッチ回路（１
２ｂ）の出力をｆ、ラッチ回路（１２ａ）の出力をｇ、
ラッチ回路（１３ｂ）の出力をｈ、ラッチ回路（１３
ａ）の出力をｉ、ラッチ回路（１４ｂ）の出力をｊ、ラ
ッチ回路（１４ａ）の出力をｋ、ラッチ回路（１５ｂ）
の出力をｌ、ラッチ回路（１５ａ）の出力をｍ、ラッチ
回路（１６ｂ）の出力をｎ、ラッチ回路（１６ａ）の出
力をｏとする。またクロックドシリアルアイオーの送信
部（１）で見える通信クロック（３）をＣＬＫｉｎと表
示する。

【００７９】次に、動作の説明をデータ［ｂ００１１０
１１０］を用いて動作させる。最初データはラッチ回路
（１０ｂ）に０、ラッチ回路（１１ｂ）に０、ラッチ回
路（１２ｂ）に１、ラッチ回路（１３ｂ）に１ラッチ回
路（１４ｂ）に０、ラッチ回路（１５ｂ）に１、ラッチ
回路（１６ｂ）に１、ラッチ回路（１６ａ）に０を登録
する。そうするとＣＬＫａが有効で、ＣＬＫｂが無効状
態にあるので、それぞれの出力はａが０、ｂが０、ｃが
０、ｄが０、ｅが１、ｆが１、ｇが１、ｈが１、ｉが
０、ｊが０、ｋが１、ｌが１、ｍが１、ｎが１、ｏが０
となる。この状態は第２３図では１番左側の状態であ
る。

【００８０】次に、通信クロック（３）がハイレベルか
らローレベルに変化すると、ＣＬＫｉｎはハイレベルか
らローレベルに遷移し、そのレベルが持続したことを判
断しＣＬＫａは有効から無効へ、ＣＬＫｂは無効から有
効へ、ＣＬＫｃは無効から有効へ変化する。そのことに
よりラッチ回路（９）〜（１６ａ）は入力をラッチし、
ラッチ回路（９）〜（１６ｂ）、（３７）は入力を出力
に伝える。この状態は第２３図では左から２番目に示す
ような状態になる。それぞれの出力はＤｏｕｔが０、ａ
が０、ｂが０、ｃが０、ｄが１、ｅが１、ｆが１、ｇが
１、ｈが０、ｉが０、ｊが１、ｋが１、ｌが１、ｍが
１、ｎが０、ｏが０となる。この様に入力信号のエッヂ
に対してラッチ回路（９）〜（１６）は少し遅れてデー
タがシフトして行き、ラッチ回路（３７）だけは入力信
号の立ち下がりエッヂでデータの出力が行われる。

【００８１】次に、制御信号回路（６）の一例について
第２４図と第２５図を用いて説明する。図において、
（３８）は入力信号と制御信号回路（６）の動作を許可
するイネーブル信号との論理積をとるＮＡＮＤゲートで
出力は第３の制御信号である、前記ＮＡＮＤゲート（３
８）の出力を入力とし、奇数個インバータ素子で構成さ
れた遅延素子、（３９）は前記ＮＡＮＤゲート（３８）
の出力を反転するインバータ素子、（４０）は前記遅延
素子（１８）の出力を反転するインバータ素子、（４
１）は前記インバータ素子（３９）の出力と前記遅延素
子（１８）の出力との論理積をとるＮＡＮＤゲート、
（４２）は前記インバータ素子（４０）の出力と前記Ｎ
ＡＮＤゲート（３８）の出力との論理積をとるＮＡＮＤ
ゲート、（３０）は前記ＮＡＮＤゲート（４１）の出力
を反転するインバータ素子で第１の制御信号となる、
（３１）は前記ＮＡＮＤゲート（４２）の出力を反転す
るインバータ素子であり第２の制御信号である。

【００８２】また、入力信号をａ、前記ＮＡＮＤゲート
（３８）の出力をｂ、前記インバータ素子（１８）の出
力をｃ、インバータ素子（３９）の出力をｄ、前記イン
バータ素子（４０）の出力をｅ、前記インバータ素子
（３０）の出力をｆ、前記インバータ素子（３１）の出
力をｇと符号を割り振る。

【００８３】次に動作について説明する。イネーブル信
号がハイレベルでなければ、入力信号ａに依存せず、常
にｆはローレベル、ｇはハイレベル、ｂはハイレベルで
ある。以降イネーブル信号はハイレベルの時について述
べる。入力信号ａがハイレベルのときはＮＡＮＤゲート
（３８）の出力ｂはローレベル、遅延素子（１８）の出
力ｃはハイレベル、インバータ素子（３９）の出力ｄは
ハイレベル、インバータ素子（４０）の出力ｅはローレ
ベル、インバータ素子（３０）の出力ｆはハイレベル、
インバータ素子（３１）の出力ｅはローレベルのであ
る。この状態は第２５図で左から１〜２番目で示す。

【００８４】次に、入力信号ａがハイレベルからローレ
ベルに遷移したとき、ＮＡＮＤゲート（３８）の出力ｂ
はハイレベルへ、遅延素子（１８）の出力ｃは変化せず
にハイレベル、インバータ素子（３９）の出力ｄはロー
レベルへ、インバータ素子（４０）の出力ｅは依然とし
てローレベル、インバータ素子（３０）の出力ｆはロー
レベルへ、インバータ素子（３１）の出力ｅはローレベ
ルのままである。この状態は第２５図で左から３番目で
示す。

【００８５】そして、入力信号ａがローレベルを持続す
ると、ＮＡＮＤゲート（３８）の出力ｂはハイレベルの
まま、遅延素子（１８）の出力ｃは変化してローレベル
へ、インバータ素子（３９）の出力ｄはローレベル、イ
ンバータ素子（４０）の出力ｅはハイレベルへ、インバ
ータ素子（３０）の出力ｆはローレベルのまま、インバ
ータ素子（３１）の出力ｅはハイレベルに変化する。こ
の状態は第２５図で左から４番目で示す。

【００８６】次に、入力信号ａがローレベル中一瞬ハイ
レベルになったとき、ＮＡＮＤゲート（３８）の出力ｂ
はハイレベルから一瞬ローレベルになるがハイレベルに
戻る、遅延素子（１８）の出力ｃは変化せずにローレベ
ル、インバータ素子（３９）の出力ｄはローレベルから
一瞬ハイレベルになりローレベルに戻る、インバータ素
子（４０）の出力ｅは依然としてローレベル、インバー
タ素子（３０）の出力ｆはローレベル、インバータ素子
（３１）の出力ｅはハイからローレベルになりすぐにハ
イレベルに戻る。この状態は第２５図で左から６番目で
示す。

【００８７】そして、次に遅延素子（１８）の出力ｃが
入力の遅延が伝わると、インバータ素子（４０）の出力
ｅが一瞬ローレベルになるがすぐにハイレベルに戻り、
インバータ素子（３１）の出力ｂも一瞬ローレベルにな
るがすぐにハイレベルに戻る。第２５図では７番目の状
態である。ｆがローレベルのままなので、ｇとｂが振れ
てもラッチ回路（９）〜（１６）、（３７）はシフトさ
れないのでノイズを吸収したことになる。

【００８８】同様に、第２５図での１２〜１３番目につ
いては、ｂが一瞬ハイレベルになってしまい、ラッチ回
路（９ａ）からラッチ回路（３７）へデータがシフトす
る条件が揃ってしまう。次に、このノイズ除去について
説明する。

【００８９】第２６図は第２３図の９番目から１２番目
のａからｃを拡大したタイミングチャート図である。そ
して、ノイズをＣＬＫｉｎの立ち上がり部分（図で１１
ｂ）と立ち下がり間際（図で１１ｅ）に入れた場合を示
している。図中（１１ｂ）で示すようにＣＬＫａが立ち
上がるまでにＣＬＫｃがハイレベルになってもデータは
シフトされず、ノイズに影響されない。また図中（１１
ｅ）で示すように、ＣＬＫａが一度ハイレベルになった
状態でＣＬＫｃがハイレベルになると、ａがデータのシ
フトしているので、出力Ｄｏｕｔに１が出力されてしま
う。本来は破線で示すところに出力する予定であるが、
少し前に出力される。しかし、クロックドシリアルアイ
オーの受信部（２）はクロックドシリアルアイオーの送
信部（１）から送られたデータをＣＬＫｉｎの立ち上が
りでラッチするので問題にならない。このようにノイズ
の影響をうけない。

【００９０】

【発明の効果】以上説明したように、本発明のクロック
ドシリアルアイオーは通信クロックにノイズがのっても
マスタスレイブのラッチ回路で構成されたシフタが誤動
作しないためデータのとびや、２重書き込みをしないの
で正常にデータの送信受信ができ、信頼性の向上が図ら
れる効果がある。

【図面の簡単な説明】

【図１】本発明のシリアルクロックドアイオーの送信部
のブロック図である。

【図２】第１図のタイミングチャートを示す図である。

【図３】本発明で使用する制御信号回路の論理図であ
る。

【図４】第３図のタイミングチャートを示す図である。

【図５】本発明で使用する制御信号回路の論理図であ
る。

【図６】本発明で使用する制御信号回路の論理図であ
る。

【図７】本発明のシステム構成図である。

【図８】第７図のタイミングチャートを示す図である。

【図９】本発明のシリアルクロックドアイオーの受信部
のブロック図である。

【図１０】第９図のタイミングチャートを示す図であ
る。

【図１１】第５図のタイミングチャートを示す図であ
る。

【図１２】本発明のシリアルクロックドアイオーの受信
部のブロック図である。

【図１３】第９図のタイミングチャートを示す図であ
る。

【図１４】本発明で使用する制御信号回路の論理図であ
る。

【図１５】本発明で使用する制御信号回路の論理図であ
る。

【図１６】第１４図と第１５図のタイミングチャートを
示す図である。

【図１７】本発明のシリアルクロックドアイオーの送信
部のブロック図である。

【図１８】第１７図のタイミングチャートを示す図であ
る。

【図１９】本発明で使用する制御信号回路の論理図であ
る。

【図２０】本発明で使用する制御信号回路の論理図であ
る。

【図２１】第１９図と第２０図のタイミングチャートを
示す図である。

【図２２】本発明のシリアルクロックドアイオーの送信
部のブロック図である。

【図２３】第２２図のタイミングチャートを示す図であ
る。

【図２４】本発明で使用する制御信号回路の論理図であ
る。

【図２５】第２４図のタイミングチャートを示す図であ
る。

【図２６】第２２図のタイミングチャートを示す図であ
る。

【図２７】シリアルクロックドアイオーのシステム構成
図である。

【図２８】第２７図のタイミングチャートを示す図であ
る。

【図２９】従来のシリアルクロックドアイオーの送信部
のブロック図である。

【図３０】第２９図のタイミングチャートを示す図であ
る。

【図３１】ラッチ回路を示す図である。

【符号の説明】

１クロックドシリアルアイオーの送信部２クロックドシリアルアイオーの受信部３通信クロック５通信データ６制御信号回路９〜１６ラッチ回路２６第１の制御信号回路２７第２の制御信号回路３２第２の制御信号回路３３第１の制御信号回路

Claims

【特許請求の範囲】

【請求項１】入力信号に応じて第１の制御信号と前記
第１の制御信号と相補関係にある第２の制御信号を出力
する制御信号回路と、制御端子が前記制御信号回路の第
１の制御信号と接続され、出力を出力端子と接続し、前
記制御端子が有効な信号を受けた時入力情報を出力に出
力し、前記制御端子が無効な信号を受けたとき入力に依
存せず現在出力している値を出力し続ける第１の回路
と、制御端子が前記制御信号回路の第２の制御信号と接
続され、出力を前記第１の回路の入力に接続され、前記
制御端子が有効な信号を受けた時入力情報を出力に出力
し、前記制御端子が無効な信号を受けたとき入力に依存
せず現在出力している値を出力し続ける第２の回路とを
備えた同期式直列情報送信装置であって、入力信号の遷
移を検出する際、入力信号の電位が同じ値を持続したこ
とを検出する持続検出手段を備え、前記持続検出手段が
前記入力信号の遷移を検出した場合に応じて、前記制御
信号回路の第１の制御信号と第２の制御信号回路の遷移
を行い前記第１の回路と前記第２の回路の有効状態を変
えることを特徴とする半導体集積回路装置。
【請求項２】入力信号に応じて第１の制御信号と前記
第１の制御信号と相補関係にある第２の制御信号を出力
する制御信号回路と、制御端子が前記制御信号回路の第
１の制御信号と接続され、入力を入力端子と接続し、前
記制御端子が有効な信号を受けた時入力情報の値を記憶
し、前記制御端子が無効な信号を受けたとき入力に依存
せず現在記憶している値を出力する第１の回路と、制御
端子が前記制御信号回路の第２の制御信号と接続され、
入力を前記第１の回路の出力に接続され、前記制御端子
が有効な信号を受けた時入力情報の値を記憶し、前記制
御端子が無効な信号を受けたとき入力に依存せず現在記
憶している値を出力する第２の回路とを備えた同期式直
列情報送信装置であって、入力信号の遷移を検出する
際、入力信号の電位が同じ値を持続したことを検出する
持続検出手段を備え、前記持続検出手段が前記入力信号
の遷移を検出した場合に応じて、前記制御信号回路の第
１の制御信号と第２の制御信号回路の遷移を行い前記第
１の回路と前記第２の回路の有効状態を変えることを特
徴とする半導体集積回路装置
【請求項３】第１の入力信号に応じて第１の制御信号
を出力する第１の制御信号出力回路と、前記第１の入力信号に応じて第２の制御信号を出力する
第２の制御信号出力回路と、前記第１の制御信号出力回路の出力の第１の制御信号に
応じて第１の出力を変化させる第１の回路と、出力が前記第１の回路の入力に接続され、前記第２の制
御信号出力回路の出力の第２の制御信号に応じて第２の
出力を変化させる第２の回路を備えた同期式直列情報送
信装置であって、前記第１の制御信号出力回路は前記第１の入力信号の電
位が第１の電位から第２の電位への遷移に応じて前記第
１の制御信号を無効にする時間より前記第１の入力信号
の電位が第２の電位から第１の電位への遷移に応じて前
記第１の制御信号を有効にする時間を遅らせ、前記第２の制御信号出力回路は前記第１の入力信号の電
位が第２の電位から第１の電位への遷移に応じて前記第
２の制御信号が無効になる時間より前記第１の入力信号
の電位が第１の電位から第２の電位への遷移に応じて前
記第２の制御信号が有効になる時間を遅らせることを特
徴とする半導体集積回路装置。
【請求項４】第１の入力信号に応じて第１の制御信号
を出力する第１の制御信号出力回路と、前記第１の入力信号に応じて第２の制御信号を出力する
第２の制御信号出力回路と、前記第１の制御信号出力回路の出力の第１の制御信号に
応じて第２の入力信号を記憶する第１の情報保持回路
と、入力が前記第１の情報保持回路の出力に接続され、前記
第２の制御信号出力回路の出力の第２の制御信号に応じ
て前記第１の情報保持回路の出力を記憶する第２の情報
保持回路を備えた同期式直列情報受信装置であって、前記第１の制御信号出力回路は前記第１の入力信号の電
位が第１の電位から第２の電位への遷移に応じて前記第
１の制御信号を無効にする時間より前記第１の入力信号
の電位が第２の電位から第１の電位への遷移に応じて前
記第１の制御信号を有効にする時間を遅らせ、前記第２の制御信号出力回路は前記第１の入力信号の電
位が第２の電位から第１の電位への遷移に応じて前記第
２の制御信号が無効になる時間より前記第１の入力信号
の電位が第１の電位から第２の電位への遷移に応じて前
記第２の制御信号が有効になる時間を遅らせることを特
徴とする半導体集積回路装置。
【請求項５】入力信号を受けるための入力信号端子
と、情報を出力するための出力信号端子と、入力端子と制御端子と前記出力信号端子と接続された出
力端子を持ち、前記制御端子に有効な状態が印加される
と前記入力端子の情報を前記出力端子の出力情報とし、
前記制御端子に無効状態が印加されると前記出力端子の
出力情報は前記入力端子の情報に依存せず前記制御端子
に有効状態が印加されていた前記入力端子の情報を出力
情報とする第１の回路と、入力端子と制御端子と前記第１の回路の入力端子と接続
された出力端子を持ち、前記制御端子に有効状態が印加
されると前記入力端子の情報を前記出力端子の出力情報
とし、前記制御端子に無効状態が印加されると前記出力
端子の出力情報は前記入力端子の情報に依存せず前記制
御端子に有効状態が印加されていた前記入力端子の情報
を出力情報とする第２の回路と、入力端子と制御端子と前記第２の回路の入力端子と接続
された出力端子を持ち、前記制御端子に有効状態が印加
されると前記入力端子の情報を前記出力端子の出力情報
とし、前記制御端子に無効状態が印加されると前記出力
端子の出力情報は前記入力端子の情報に依存ぜず前記制
御端子に有効状態が印加されていた前記入力端子の情報
を出力情報とする第３の回路とを備えた同期式直列情報
送信装置であって、入力端子が前記入力信号端子と接続され、第１の制御出
力端子が前記第１の回路の制御端子に接続され、第２の
制御出力端子が前記第２の回路の制御端子に接続され、
第３の制御出力端子が前記第３の回路の制御端子に接続
され、前記入力端子の電位が第１の電位から第２の電位への変
化に応じて、前記第１の制御出力端子には有効状態を出
力し、前記第２の制御出力端子には無効状態を出力し、
前記第３の制御出力端子には有効状態を前記第１の制御
出力端子が有効状態を出力する時間よりもまた前記第２
の制御出力端子が無効状態を出力する時間よりも遅れて
出力し、前記入力端子の電位が第２の電位から第１の電位への変
化に応じて、前記第１の制御出力端子には無効状態を出
力し、前記第３の制御出力端子には無効状態を出力し、
前記第２の制御出力端子には有効状態を前記第１の制御
出力端子が無効状態を出力する時間よりもまた前記第３
の制御出力端子が無効状態を出力する時間よりも遅れて
出力する制御出力回路を備えたことを特徴とする半導体
集積回路装置。