JPH0765589A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】定電流源回路によりセル電流を一定値確保でき
る範囲でビット線電位を設定する基準バイアス電圧を調
節し、読み出し速度は劣化させない。電圧制限回路によ
って基準バイアス電圧の上限をリミットし、ソフトライ
トを回避する。 【構成】不揮発性のメモリセルMC1 のドレインはビット
線BLにつながり、トランジスタTN1 につながる。TN1 の
ゲートにはビット線の電圧を制御する基準バイアス電圧
Ｖｂが印加される。Ｖｂの制御線LNとＶDDの間にはデプ
レッション型MOSトランジスタTD1 でなる定電流源回路
が設けられる。制御線LNにはトランジスタTN2 のドレイ
ンとゲートが共通に接続される。TN2 のソースと接地間
には、制御用のセルトランジスタCC1 のドレイン，ソー
ス間が接続される。CC1 はメモリセルMC1 とばらつきが
同じである。制御線LNにはトランジスタTN2 のゲート及
びドレインが所定電位以上にならないように電圧制限回
路VLC が設けられる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は不揮発性半導体記憶装
置に関する。特にビット線に基準電圧を発生する回路構
成に関する。

【０００２】

【従来の技術】不揮発性メモリセルトランジスタは電荷
蓄積層を含む二層ゲート構造になっている。すなわち、
ＭＯＳトランジスタのゲートと基板の間にフローティン
グゲート電極を設けており、このフローティングゲート
に電子を注入または放出することによりＭＯＳトランジ
スタのしきい値を変化させる。フローティングゲートに
電子が注入された電荷蓄積状態では実効的にＭＯＳトラ
ンジスタのしきい値が上がった状態になり、この状態を
“０”状態、また逆に電子が蓄積されていない状態では
しきい値が下がった状態になり、この状態を“１”状態
としている。

【０００３】図４は上記のように記憶されるメモリセル
の内容をセンスアンプＳＡへの入力信号として発生させ
るための回路図である。すなわち、不揮発性のメモリセ
ルトランジスタＭＣのドレインのビット線ＢＬ側に抵抗
Ｒを接続したものである。抵抗Ｒの他端には電源電圧Ｖ
DDが与えられる。抵抗ＲとセルトランジスタＭＣの接続
点をノードＡとする。

【０００４】電源電圧ＶDDが与えられ、セルトランジス
タＭＣのゲート端子に読み出しのためのゲート電圧を印
加すると、セルトランジスタＭＣの記憶状態が“１”の
場合にはしきい値が低いためセルトランジスタＭＣには
電流が流れノードＡの電位は接地電位になる。記憶状態
が“０”の場合にはしきい値が高くセル電流を流さない
ため抵抗Ｒを介してノードＡは充電され電源電圧ＶDDま
で電位が上昇する。つまり、セルトランジスタＭＣの記
憶状態をノードＡの電位の変化として読み出すことがで
きる。

【０００５】ところで、読み出し時には、選択されたメ
モリセルトランジスタのゲート端子とドレイン端子にあ
る電圧、それぞれＶg ，Ｖd が加えられる。このＶg ，
Ｖdは書き込み時にゲート端子とドレイン端子に印加さ
れる電圧（Ｖpg，Ｖpd）に比べ充分に低く設定されてい
るが、それでもわずかにホットエレクトロンが注入され
てしまい、長時間読みだしを行っているうちに“１”状
態のセルトランジスタのしきい値が上昇してしまう恐れ
がある。このしきい値の上昇がわずかであっても“１”
状態のセルトランジスタのセル電流が減少し、結果とし
て読み出し速度の劣化を招いてしまう可能性がある。こ
れをソフトライトという。

【０００６】図５は上記ソフトライトが回避できる回路
図である。図４の構成の抵抗ＲとセルトランジスタＭＣ
の間にトランジスタＴ1 が直列に挿入されたものであ
る。このトランジスタＴ1 のゲートには基準バイアス電
圧Ｖｂが与えられる。この図におけるセルトランジスタ
ＭＣのドレインをノードＢとする。

【０００７】図６は図５中のトランジスタＴ1 とセルト
ランジスタＭＣの負荷曲線を示す特性図である。すなわ
ち、セルトランジスタＭＣの記憶状態が“１”の場合に
は、動作点31の状態になり、ノードＢの電位はＶL とな
る。また、記憶状態が“０”の場合にはノードＢは抵抗
ＲとトランジスタＴ1 を介して充電され電位は上昇する
が、基準バイアス電圧ＶｂからＴ1 のしきい値Ｖthだけ
低い電圧、Ｖｂ−Ｖthまで上昇するとトランジスタＴ1
がオフするため、ノードＢの電位はＶH すなわち、Ｖｂ
−Ｖthとなる（動作点32）。

【０００８】上記電圧ＶH 、ＶL ともに基準バイアス電
圧Ｖｂに依存していることから読み出し時のセルトラン
ジスタのドレイン電圧を基準バイアス電圧Ｖｂによって
制御できることがわかる。

【０００９】基準バイアス電圧Ｖｂが低ければセルトラ
ンジスタのドレイン電圧が低下し、これによりセル電流
が減少する。セル電流の減少はノイズに対する余裕がな
くなると共に読み出しのアクセス時間が遅くなることが
知られている。このため、基準バイアス電圧Ｖｂはメモ
リセルトランジスタの信頼性を評価した上で保証期間内
（通常１０年程度）読み出し動作を継続しても読み出し
速度の劣化が許容範囲内であるような電位で、かつ、な
るべく高い電圧に設定することが望ましい。よって、基
準バイアス電圧Ｖｂを発生する回路は上記特性に適った
ビット線電圧を発生するような回路構成が必要となる。

【００１０】図７に従来の基準バイアス電圧発生回路を
示す回路図である。定電流源Ｓ1 で発生した一定電流を
トランジスタＴ2 ，Ｔ3 で構成される負荷に流すことに
よって上記トランジスタのしきい値二段分の電圧を発生
する。またツェナーダイオードを用いて一定電圧を発生
する方法もある。

【００１１】前述したように基準バイアス電圧Ｖｂはソ
フトライトが許容される範囲内において、できるだけ高
い電圧で、かつセル電流を多くとれるよう設定するが、
実際のデバイスにおいてはプロセス上の種々のばらつき
が含まれるため最悪状態を考慮しても問題のないような
基準バイアス電圧を設定しなければならない。

【００１２】実際、メモリセルトランジスタのゲート長
Ｌは加工技術にばらつきを持つため、目標のゲート長Ｌ
より小さいＬや、大きいＬのセルトランジスタができて
しまう。ソフトライトはゲート長Ｌが小さくなれば厳し
くなるため、Ｌが最も小さくなった場合の最悪条件を想
定した基準バイアス電位を設定しなければならない。こ
の設定で仮にＬが大きくなった場合には、セル電流が少
なくなり読み出し時間が劣化する。つまり、最悪条件に
合わせてビット線電圧を低く設定するため、信頼性を向
上させるために読み出し速度を犠牲にするという問題が
ある。

【００１３】

【発明が解決しようとする課題】このように、従来で
は、メモリセルトランジスタがプロセス上の種々のばら
つきを含んでいるため、その最悪条件に合わせて基準バ
イアス電圧を設定しなければならず、結局はビット線電
圧を低く設定せざるを得ない。このため、信頼性を向上
させるために読み出し速度を犠牲にするという構成にな
り、問題である。

【００１４】この発明は上記のような事情を考慮してな
されたものであり、その目的は、メモリセルトランジス
タの加工のばらつきに対し読み出し時間を劣化させずに
ソフトライトを効果的に回避する、ソフトライトの制約
と読み出し速度の制約を満たす最適な基準バイアス電位
を発生する不揮発性半導体記憶装置を提供することにあ
る。

【００１５】

【課題を解決するための手段】この発明の不揮発性半導
体記憶装置は、電荷蓄積層を有し、その電荷蓄積状態に
よってしきい値に変動をきたし、そのしきい値に応じた
データを記憶する不揮発性のメモリセルトランジスタ
と、前記メモリセルトランジスタのドレインにつながる
ビット線と、前記メモリセルトランジスタのゲートにつ
ながるワード線と、ドレインが抵抗素子を介して第１電
源に接続され、ソースが前記ビット線に接続された第１
のＭＯＳトランジスタと、前記第１のＭＯＳトランジス
タのゲートにつながる制御線と第１電源の間に設けられ
た定電流源回路と、前記制御線にドレインとゲートが接
続され前記第１のＭＯＳトランジスタと特性が同様の第
２のＭＯＳトランジスタと、前記第２のＭＯＳトランジ
スタのソースと第２電源間にドレイン，ソース間が接続
されゲートにメモリセルデータの読み出し時における選
択されたワード線の電圧と同じ電圧が供給される前記メ
モリセルトランジスタと同一形状の制御用セルトランジ
スタと、前記第２のＭＯＳトランジスタにおけるゲート
及びドレインが所定電位以上にならないようにするため
の電圧制限回路とを具備し、前記制御線を介して前記第
１のＭＯＳトランジスタのゲートに基準バイアス電圧が
印加され前記ビット線の電圧を制御することを特徴とす
る。

【００１６】

【作用】この発明では、メモリセルトランジスタのプロ
セス上のばらつきは、制御用セルトランジスタに反映さ
せる。制御用セルトランジスタは“１”状態に相当する
しきい値にしておく。メモリセルトランジスタの加工が
ばらついてゲート長Ｌが小さくなった場合には、定電流
源回路によりセル電流を一定値確保できる範囲で基準バ
イアス電圧を低下させるためソフトライトは起こりにく
くなる。かつ、読み出し速度は劣化しない。逆にゲート
長Ｌが太くなった場合には、ソフトライトは比較的起き
にくいので、問題ない範囲の程度まで基準バイアス電圧
を上げ、定電流源回路により一定のセル電流を確保し読
み出し速度は劣化させない。また、電圧制限回路によっ
て基準バイアス電圧の上限をリミットして、ある電位以
下にはならないようにしているため最悪の状況でもソフ
トライトを回避することが可能である。

【００１７】

【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。図１はこの発明の一実施例による不揮発性
半導体記憶装置の要部を示す回路図である。不揮発性の
メモリセルＭＣ1 のドレインにはビット線ＢＬがつなが
り、ゲートはワード線ＷＬにつながる。ＮチャネルＭＯ
ＳトランジスタＴＮ1 のドレインは抵抗Ｒ1 を介して電
源電圧ＶDDに接続され、ソースはビット線ＢＬに接続さ
れている。トランジスタＴＮ1 のゲートにはビット線Ｂ
Ｌの電圧を制御する基準バイアス電圧Ｖｂが印加され
る。

【００１８】上記基準バイアス電圧Ｖｂの制御線ＬＮと
電源電圧ＶDDの間にはデプレッション型ＭＯＳトランジ
スタＴＤ1 でなる定電流源回路が設けられている。すな
わち、このトランジスタＴＤ1 のドレインは電源電圧Ｖ
DDに、ソースとゲートは共通にノード101 に接続されて
いる。これにより、このトランジスタＴＤ1 はトランジ
スタサイズで電流値を調整できる定電流源回路となって
いる。

【００１９】また、上記ノード101 にはＮチャネルＭＯ
ＳトランジスタＴＮ2 のドレインとゲートが共通に接続
されている。このトランジスタＴＮ2 はトランジスタＴ
Ｎ1と同様の特性を有する。トランジスタＴＮ2 のソー
スと接地電位間には、制御用のセルトランジスタＣＣ1
のドレイン，ソース間が接続されている。このセルトラ
ンジスタＣＣ1 は上記メモリセルＭＣ1 と同一形状、す
なわち、同一プロセスにおいて形成されたものであり、
メモリセルアレイ内に形成されたトランジスタを用いる
ことにより加工によるメモリセルトランジスタの特性の
ばらつきと同じばらつきを与えることができる。セルト
ランジスタＣＣ1 のゲートにはメモリセルＭＣ1 の読み
出し時にゲートに与えるのと同じ電位Ｖg が印加され
る。また、しきい値は“１”状態に相当するしきい値に
しておく。

【００２０】さらに、基準バイアス電圧Ｖｂの制御線Ｌ
ＮにはトランジスタＴＮ2 のゲート及びドレインが所定
電位以上にならないようにするための電圧制限回路ＶＬ
Ｃが設けられ、基準バイアス電圧Ｖｂの上昇を制限する
構成となっている。

【００２１】図２は図１の回路のＴＮ2 とＣＣ1 の負荷
曲線である。これを用いて上記構成の回路の動作につい
て説明する。上述したようにトランジスタＴＤ1 のトラ
ンジスタサイズで電流値を調整する。すなわち、この電
流を読み出し時に最低限必要なセル電流と同じ電流にな
るようにＴＤ１のゲート幅Ｗを調整して電流値Ｉcellを
設定する。実線21がセルＣＣ1 の電圧電流特性で、実線
22が負荷トランジスタＴＮ2 の特性である。電流源用デ
ブレッション型トランジスタＴＤ1 が流す電流Ｉcellが
実線21と交わる点がノード102 の電位Ｖ102 であり図１
中ノード101 に出力電圧となって現れる。

【００２２】次に、セルトランジスタの加工がばらつ
き、ゲート長Ｌが小さくなった時を考える。このときセ
ル電流は増加し破線23に示すような特性となり、出力の
バイアス電圧Ｖｂはこれに伴い減少し（Ｖ23）、ソフト
ライトが緩和されるが、セル電流はＩcellを確保してい
るため読み出し時間に劣化はない。

【００２３】逆にゲート長Ｌが大きくなった場合には、
破線24に示すような特性となり、出力のバイアス電圧Ｖ
ｂは増加するが、Ｌが大きい場合にはソフトライトは比
較的起きにくいため、ある程度までのＶｂの上昇は許容
でき、かわりにセル電流が確保できるため従来技術で制
御した時に比べて読み出し時間を速くすることができ
る。

【００２４】しかし、この破線24で示した特性よりＬが
大きく、セル電流が得られない場合、それでもセル電流
を確保しようとするとＶｂが急激に上昇することが図２
から予想される。それを防ぐため、リミッタ機能として
電圧値制限回路ＶＬＣがあり、ソフトライトの限界電圧
ＶlimtよりＶｂの電位が上昇しないように制御される。
電圧値制限回路ＶＬＣはソフトライトの限界電圧Ｖlmt
以上になると逆方向電流を流し始めるように例えばツェ
ナーダイオード等を用いることで実現できる。またＴＮ
2 はビット線電圧制御用のトランジスタＴＮ1 と同じ特
性のトランジスタを用いるため、このトランジスタの加
工がばらついた場合でもばらつきを吸収し、最適な基準
バイアス電圧Ｖｂを発生することができる。

【００２５】図３は第２の実施例の構成を示す回路図で
ある。これは図１中の電流源回路としてのデブレッショ
ン型トランジスタＴＤ1 の代わりにＰ型トランジスタの
カレントミラー回路とオペアンプ回路に置き換えたもの
であり、動作原理は図１の実施例と同様である。電流源
回路としてさらなる精度を持たせるための構成である。
すなわち、ＰチャネルＭＯＳトランジスタＴＰ1 ，ＴＰ
2 のソースが共通にＶDDに、ゲートが共通接続されて電
流制御側ノードＣに接続され、電流制御用のＭＯＳトラ
ンジスタＴＮ3 のドレインに接続されている。トランジ
スタＴＮ3 のゲートはオペアンプＯＰの出力によって制
御される。すなわち、オペアンプＯＰの反転入力はトラ
ンジスタＴＮ3 のソースに、非反転入力は基準電圧Ｖre
f に接続される。そして、トランジスタＴＮ3 のソース
は抵抗Ｒ2 を介して接地される。

【００２６】なお、定電流源を構成する手段は上記デブ
レッション型トランジスタを用いる方法やオペアンプ回
路を用いる方法に限られるものではなく他の手段を用い
ても同様の効果を得ることが出来る。また、電圧制限回
路についても同様で上記ツェナーダイオードを用いた方
法に限られるものではない。

【００２７】

【発明の効果】以上説明したようにこの発明によれば、
不揮発性半導体メモリを作製する際、ばらつきがあった
場合でも書き込み時間をできるだけ劣化させずにソフト
ライトを軽減する最適なビット線電位を与えるための基
準バイアス電位を自己整合的に発生することができ、製
造上の歩留まりの向上、信頼性の向上が図れる。また従
来技術では最悪条件を保証できるように基準バイアス電
圧を設定する必要があるのに対して本発明では電圧制限
回路により、最悪条件より高めに基準バイアス電圧を設
定することができるため従来より高速な読み出し動作が
実現される。

【図面の簡単な説明】

【図１】この発明の一実施例による不揮発性半導体記憶
装置の要部を示す回路図。

【図２】図１中の回路の負荷曲線を示す特性図。

【図３】第２の実施例の構成を示す回路図。

【図４】不揮発性メモリの記憶内容を電圧として読み出
す最も簡単な回路図。

【図５】ソフトライトが回避できるビット線のクランプ
回路回図。

【図６】図５中の回路の負荷曲線を示す特性図。

【図７】従来の基準バイアス電圧発生回路を示す回路
図。

【符号の説明】 ＴＮ1 ，ＴＮ2 …ＮチャネルＭＯＳトランジスタ、ＭＣ
1 …不揮発性のメモリセル、ＴＤ1 …デプレッション型
トランジスタ、ＣＣ1 …制御用のセルトランジスタ、Ｖ
ＬＣ…電圧制限回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792

Claims (1)

【特許請求の範囲】
1. 【請求項１】 電荷蓄積層を有し、その電荷蓄積状態に
   よってしきい値に変動をきたし、そのしきい値に応じた
   データを記憶する不揮発性のメモリセルトランジスタ
   と、 前記メモリセルトランジスタのドレインにつながるビッ
   ト線と、 前記メモリセルトランジスタのゲートにつながるワード
   線と、 ドレインが抵抗素子を介して第１電源に接続され、ソー
   スが前記ビット線に接続された第１のＭＯＳトランジス
   タと、 前記第１のＭＯＳトランジスタのゲートにつながる制御
   線と第１電源の間に設けられた定電流源回路と、 前記制御線にドレインとゲートが接続され前記第１のＭ
   ＯＳトランジスタと特性が同様の第２のＭＯＳトランジ
   スタと、 前記第２のＭＯＳトランジスタのソースと第２電源間に
   ドレイン，ソース間が接続されゲートにメモリセルデー
   タの読み出し時における選択されたワード線の電圧と同
   じ電圧が供給される前記メモリセルトランジスタと同一
   形状の制御用セルトランジスタと、 前記第２のＭＯＳトランジスタにおけるゲート及びドレ
   インが所定電位以上にならないようにするための電圧制
   限回路とを具備し、 前記制御線を介して前記第１のＭＯＳトランジスタのゲ
   ートに基準バイアス電圧が印加され前記ビット線の電圧
   を制御することを特徴とする不揮発性半導体記憶装置。