JPH076590A - 半導体連想記憶装置 - Google Patents
半導体連想記憶装置Info
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- JPH076590A JPH076590A JP17377793A JP17377793A JPH076590A JP H076590 A JPH076590 A JP H076590A JP 17377793 A JP17377793 A JP 17377793A JP 17377793 A JP17377793 A JP 17377793A JP H076590 A JPH076590 A JP H076590A
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- CIWBSHSKHKDKBQ-JLAZNSOCSA-N Ascorbic acid Chemical compound OC[C@H](O)[C@H]1OC(=O)C(O)=C1O CIWBSHSKHKDKBQ-JLAZNSOCSA-N 0.000 description 10
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- 102100026191 Class E basic helix-loop-helix protein 40 Human genes 0.000 description 4
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Abstract
(57)【要約】
【目的】 半導体連想記憶装置の高集積化を図ること。
【構成】 ワード線ＷＬi 、マッチ線ＭＬj とビット線
ＢＬj 、ＢＬj' との交差点に連想記憶セルＣijを設
け、ビット線ＢＬj 、ＢＬj' に対し、ゲート回路
Ｇ0"、…、Ｇ63" を設ける。ゲート回路Ｇ0"、…、
Ｇ63" は入力特定ビットＤ0、Ｄ1 を受けるデコーダＤ
ＥＣ２によって４ブロックかされ、これにより、各マッ
チ線Ｍi の出力にはエントリが四重縮退している。
ＢＬj 、ＢＬj' との交差点に連想記憶セルＣijを設
け、ビット線ＢＬj 、ＢＬj' に対し、ゲート回路
Ｇ0"、…、Ｇ63" を設ける。ゲート回路Ｇ0"、…、
Ｇ63" は入力特定ビットＤ0、Ｄ1 を受けるデコーダＤ
ＥＣ２によって４ブロックかされ、これにより、各マッ
チ線Ｍi の出力にはエントリが四重縮退している。
Description
【０００１】
【産業上の利用分野】本発明は高集積化を図った半導体
連想記憶装置に関する。
連想記憶装置に関する。
【０００２】
【従来の技術】半導体連想記憶装置は、近年、辞書、キ
ャッシュメモリのタグ部、ＡＴＭ（非同期転送モード）
等において用いられつつある。従来の半導体連想記憶装
置について図３、図４、図５を参照して説明する。
ャッシュメモリのタグ部、ＡＴＭ（非同期転送モード）
等において用いられつつある。従来の半導体連想記憶装
置について図３、図４、図５を参照して説明する。
【０００３】図３において、メモリセルアレイＭＡは、
２５６個のエントリ線つまりワード線ＷＬi ( ｉ＝０，
１，…，２５５）及び２５６個のマッチ線ＭＬi ( ｉ＝
０，１，…，２５５）と１６対のビット線ＢＬj ，ＢＬ
j'(ｊ＝０，１，…，１５）との交差点に設けられた４
０９６個の連想記憶セルＣijよりなる。デコーダＤＥＣ
１は、アドレス信号Ａ0，Ａ1，…，Ａ7 及びこれらの反
転信号Ａ0'，Ａ1'，…，Ａ7'を受けてワード線ＷＬ0，
ＷＬ1，…，ＷＬ255 の１つを選択してハイレベルにす
る。他方、ゲート回路Ｇ0，Ｇ1，…，Ｇ15は、データＤ
0，Ｄ1 …，Ｄ15をビット線対ＢＬ0，ＢＬ0'；ＢＬ1，
ＢＬ1'；…ＢＬ15，ＢＬ15' に送出する。この場合、各
ゲート回路Ｇ0，Ｇ1，…，Ｇ15はデータＤ0，Ｄ1，…，
Ｄ15を直接ビット線ＢＬ0，ＢＬ1 …，ＢＬ15，に供給
し、また、インバータを介してビット線ＢＬ0'，ＢＬ1'
…，ＢＬ15' に供給する。上述の各マッチ線ＭＬi はア
ンド回路を介して１つのマッチ線ＭＬに接続されてい
る。
２５６個のエントリ線つまりワード線ＷＬi ( ｉ＝０，
１，…，２５５）及び２５６個のマッチ線ＭＬi ( ｉ＝
０，１，…，２５５）と１６対のビット線ＢＬj ，ＢＬ
j'(ｊ＝０，１，…，１５）との交差点に設けられた４
０９６個の連想記憶セルＣijよりなる。デコーダＤＥＣ
１は、アドレス信号Ａ0，Ａ1，…，Ａ7 及びこれらの反
転信号Ａ0'，Ａ1'，…，Ａ7'を受けてワード線ＷＬ0，
ＷＬ1，…，ＷＬ255 の１つを選択してハイレベルにす
る。他方、ゲート回路Ｇ0，Ｇ1，…，Ｇ15は、データＤ
0，Ｄ1 …，Ｄ15をビット線対ＢＬ0，ＢＬ0'；ＢＬ1，
ＢＬ1'；…ＢＬ15，ＢＬ15' に送出する。この場合、各
ゲート回路Ｇ0，Ｇ1，…，Ｇ15はデータＤ0，Ｄ1，…，
Ｄ15を直接ビット線ＢＬ0，ＢＬ1 …，ＢＬ15，に供給
し、また、インバータを介してビット線ＢＬ0'，ＢＬ1'
…，ＢＬ15' に供給する。上述の各マッチ線ＭＬi はア
ンド回路を介して１つのマッチ線ＭＬに接続されてい
る。
【０００４】連想記憶セルＣijとしては、図３の（Ａ）
に示すようなスタティック形あるいは図３の（Ｂ）に示
すようなダイナミック形がある。なお、図３の（Ｂ）に
おけるＶCPはプレート電圧であって一定値である。いず
れにおいても、連想記憶セルＣijの記憶内容と入力デー
タＤj とが一致しているか否かに応じてマッチ線Ｍiの
電位が変化する。
に示すようなスタティック形あるいは図３の（Ｂ）に示
すようなダイナミック形がある。なお、図３の（Ｂ）に
おけるＶCPはプレート電圧であって一定値である。いず
れにおいても、連想記憶セルＣijの記憶内容と入力デー
タＤj とが一致しているか否かに応じてマッチ線Ｍiの
電位が変化する。
【０００５】連想検索動作について説明する。まず、第
１の期間において、図示しない手段によってすべてのビ
ット線対ＢＬ0,ＢＬ0', ＢＬ1,ＢＬ1', …, ＢＬ15, Ｂ
Ｌ15' をディスチャージし、すべてのマッチ線ＭＬ0,Ｍ
Ｌ1,…, ＭＬ255 をハイレベルにプリチャージしてお
く。次に、第２の期間において、入力データに応じてデ
ータＤ0,Ｄ1,…, Ｄ15をゲート回路Ｇ1,Ｇ2,…, Ｇ15を
介してビット線対ＢＬ0,ＢＬ0'；ＢＬ1,ＢＬ1'；…；Ｂ
Ｌ15, ＢＬ15' に供給する。この結果、ビット線対ＢＬ
j，ＢＬj' の一方がハイレベルとなり、他方がローレベ
ルとなる。また、同時に、デコーダＤＥＣ１によって１
つのワード線ＷＬi が選択されてハイレベルとなる。こ
の結果、選択された連想記憶セルＣijの記憶内容とビッ
ト線ＢＬj，ＢＬj' のデータＤjとが一致すると、つま
り、連想記憶セルＣijのノードＮ1 ，Ｎ2 の各電位とビ
ット線ＢＬj，ＢＬj' の各電位とが一致すると、マッチ
線Ｍi に接続された連想記憶セルＣijのトランジスタは
オフとなり、マッチ線Ｍi の電位はハイレベルに保持さ
れる。他方、選択された連想記憶セルＣijの記憶内容と
ビット線ＢＬj，ＢＬj' のデータＤjとが不一致となる
と、つまり、連想記憶セルＣijのノードＮ1 ，Ｎ2 の各
電位とビット線ＢＬj，ＢＬj' の各電位とが不一致とな
ると、マッチ線Ｍi に接続された連想記憶セルＣijのト
ランジスタはオンとなり、マッチ線Ｍi の電位はローレ
ベルとなる。
１の期間において、図示しない手段によってすべてのビ
ット線対ＢＬ0,ＢＬ0', ＢＬ1,ＢＬ1', …, ＢＬ15, Ｂ
Ｌ15' をディスチャージし、すべてのマッチ線ＭＬ0,Ｍ
Ｌ1,…, ＭＬ255 をハイレベルにプリチャージしてお
く。次に、第２の期間において、入力データに応じてデ
ータＤ0,Ｄ1,…, Ｄ15をゲート回路Ｇ1,Ｇ2,…, Ｇ15を
介してビット線対ＢＬ0,ＢＬ0'；ＢＬ1,ＢＬ1'；…；Ｂ
Ｌ15, ＢＬ15' に供給する。この結果、ビット線対ＢＬ
j，ＢＬj' の一方がハイレベルとなり、他方がローレベ
ルとなる。また、同時に、デコーダＤＥＣ１によって１
つのワード線ＷＬi が選択されてハイレベルとなる。こ
の結果、選択された連想記憶セルＣijの記憶内容とビッ
ト線ＢＬj，ＢＬj' のデータＤjとが一致すると、つま
り、連想記憶セルＣijのノードＮ1 ，Ｎ2 の各電位とビ
ット線ＢＬj，ＢＬj' の各電位とが一致すると、マッチ
線Ｍi に接続された連想記憶セルＣijのトランジスタは
オフとなり、マッチ線Ｍi の電位はハイレベルに保持さ
れる。他方、選択された連想記憶セルＣijの記憶内容と
ビット線ＢＬj，ＢＬj' のデータＤjとが不一致となる
と、つまり、連想記憶セルＣijのノードＮ1 ，Ｎ2 の各
電位とビット線ＢＬj，ＢＬj' の各電位とが不一致とな
ると、マッチ線Ｍi に接続された連想記憶セルＣijのト
ランジスタはオンとなり、マッチ線Ｍi の電位はローレ
ベルとなる。
【０００６】このようにして、選択ワード線ＷＬi に接
続されたすべての連想記憶セルＣi0，Ｃi1，…，Ｃi15
の記憶内容と入力データＤ0，Ｄ1，…，Ｄ15との間で全
ビットが一致したときには、そのマッチ線ＭＬi はハイ
レベルに保持され、従って、共通のマッチ線ＭＬもハイ
レベルに保持される。他方、選択ワード線ＷＬi に接続
されたすべての連想記憶セルＣi0，Ｃi1，…，Ｃi15 の
記憶内容と入力データＤ0，Ｄ1，…，Ｄ15との間で１ビ
ットでも不一致となると、そのマッチ線ＭＬi はローレ
ベルとなり、従って、共通のマッチ線ＭＬもローレベル
となる。
続されたすべての連想記憶セルＣi0，Ｃi1，…，Ｃi15
の記憶内容と入力データＤ0，Ｄ1，…，Ｄ15との間で全
ビットが一致したときには、そのマッチ線ＭＬi はハイ
レベルに保持され、従って、共通のマッチ線ＭＬもハイ
レベルに保持される。他方、選択ワード線ＷＬi に接続
されたすべての連想記憶セルＣi0，Ｃi1，…，Ｃi15 の
記憶内容と入力データＤ0，Ｄ1，…，Ｄ15との間で１ビ
ットでも不一致となると、そのマッチ線ＭＬi はローレ
ベルとなり、従って、共通のマッチ線ＭＬもローレベル
となる。
【０００７】また、連想検索動作において、マスク機能
を必要とする場合がある。この場合には、図５に示すよ
うに、マスク信号Ｍ0，Ｍ1，…，Ｍ15を与えるためにゲ
ート回路Ｇ1', Ｇ2',…，Ｇ15' を設ける。この結果、
たとえば、マスク信号Ｍjをローレベルにすると、マス
ク対象のビット線ＢＬj，ＢＬj' は共にローレベルとな
り、連想記憶セルＣijの記憶内容に関係なく、マッチ線
ＭＬi に接続された連想記憶セルＣijのトランジスタは
オフとなり、つまり、このビットは一致した状態と同一
状態となる。
を必要とする場合がある。この場合には、図５に示すよ
うに、マスク信号Ｍ0，Ｍ1，…，Ｍ15を与えるためにゲ
ート回路Ｇ1', Ｇ2',…，Ｇ15' を設ける。この結果、
たとえば、マスク信号Ｍjをローレベルにすると、マス
ク対象のビット線ＢＬj，ＢＬj' は共にローレベルとな
り、連想記憶セルＣijの記憶内容に関係なく、マッチ線
ＭＬi に接続された連想記憶セルＣijのトランジスタは
オフとなり、つまり、このビットは一致した状態と同一
状態となる。
【０００８】
【発明が解決しようとしている課題】上述の従来の半導
体連想記憶装置においては、連想記憶セルは、入力デー
タのビット幅（たとえば１５ビット）分を列方向に配置
し、これをエントリ数（ワード線数）分を行方向に配置
した構成となっている。しかしながら、このような行方
向における積み上げ構成は、記憶容量が増大すると、レ
イアウト上の見地から、また、回路設計の見地から現実
でない。たとえば、図３、図５に示すごとく、２５６エ
ントリの連想記憶装置を図３の（Ａ）に示すスタティッ
ク形セルで構成すると、行方向で８ｍｍ程度となり、ま
た、図３（Ｂ）に示すダイナミック形セルで構成する
と、行方向で３ｍｍ程度となる。従って、エントリ数を
５１２、１０２４と増大させることは困難であり、従っ
て、高集積化の点で不利であるという課題がある。従っ
て、本発明の目的は、高集積化を図れる半導体連想記憶
装置を提供することにある。
体連想記憶装置においては、連想記憶セルは、入力デー
タのビット幅（たとえば１５ビット）分を列方向に配置
し、これをエントリ数（ワード線数）分を行方向に配置
した構成となっている。しかしながら、このような行方
向における積み上げ構成は、記憶容量が増大すると、レ
イアウト上の見地から、また、回路設計の見地から現実
でない。たとえば、図３、図５に示すごとく、２５６エ
ントリの連想記憶装置を図３の（Ａ）に示すスタティッ
ク形セルで構成すると、行方向で８ｍｍ程度となり、ま
た、図３（Ｂ）に示すダイナミック形セルで構成する
と、行方向で３ｍｍ程度となる。従って、エントリ数を
５１２、１０２４と増大させることは困難であり、従っ
て、高集積化の点で不利であるという課題がある。従っ
て、本発明の目的は、高集積化を図れる半導体連想記憶
装置を提供することにある。
【０００９】
【課題を解決するための手段】上述の課題を解決するた
めに本発明は、マトリックス状に配置された複数の連想
記憶セルに対して、その１行を選択する第１のデコード
手段と、所定の複数列を選択する第２のデコード手段を
設けた。
めに本発明は、マトリックス状に配置された複数の連想
記憶セルに対して、その１行を選択する第１のデコード
手段と、所定の複数列を選択する第２のデコード手段を
設けた。
【００１０】
【作用】上述の手段によれば、従来の入力データのビッ
ト幅分の列方向の連想記憶セルが増大し、その分、行方
向のエントリ数が減少する。
ト幅分の列方向の連想記憶セルが増大し、その分、行方
向のエントリ数が減少する。
【００１１】
【実施例】図１は本発明に係る半導体連想記憶装置の第
１の実施例を示す回路図である。図１においては、エン
トリ数つまりワード線ＷＬi の数は、図５の１／２であ
る１２８であり、他方、１列の連想記憶セルＣijの数は
図５の２倍である３２であり、これにより、図５の半導
体連想記憶装置と、同一容量を達成している。従って、
１２８個のワード線ＷＬi の選択用のデコーダＤＥＣ１
は７ビットのアドレス信号Ａ0(Ａ0'),Ａ2(Ａ2'),…Ａ
6(Ａ6'),を受信する。
１の実施例を示す回路図である。図１においては、エン
トリ数つまりワード線ＷＬi の数は、図５の１／２であ
る１２８であり、他方、１列の連想記憶セルＣijの数は
図５の２倍である３２であり、これにより、図５の半導
体連想記憶装置と、同一容量を達成している。従って、
１２８個のワード線ＷＬi の選択用のデコーダＤＥＣ１
は７ビットのアドレス信号Ａ0(Ａ0'),Ａ2(Ａ2'),…Ａ
6(Ａ6'),を受信する。
【００１２】他方、１エントリは従来の２エントリを縮
退している。つまり、ワード線ＷＬi に接続された１６
個の連想記憶セルＣi0, Ｃi2, Ｃi,30が従来の１エント
リに相当し、また、１６個の連想記憶セルＣi1, Ｃi3,
Ｃi,31が従来の１エントリに相当し、従って、２ブロッ
ク化されている。従って、図示のゲート回路Ｇ0",
Ｇ1", …, Ｇ31" を設け、データの１ビットＤ0 を受け
るデコーダＤＥＣ２（この場合、１−２デコーダ）によ
ってゲート回路Ｇ0", Ｇ2", …, Ｇ30" のブロックとゲ
ート回路Ｇ1", Ｇ3", …, Ｇ31" のブロックとに分離
し、上述の二重縮退を達成している。
退している。つまり、ワード線ＷＬi に接続された１６
個の連想記憶セルＣi0, Ｃi2, Ｃi,30が従来の１エント
リに相当し、また、１６個の連想記憶セルＣi1, Ｃi3,
Ｃi,31が従来の１エントリに相当し、従って、２ブロッ
ク化されている。従って、図示のゲート回路Ｇ0",
Ｇ1", …, Ｇ31" を設け、データの１ビットＤ0 を受け
るデコーダＤＥＣ２（この場合、１−２デコーダ）によ
ってゲート回路Ｇ0", Ｇ2", …, Ｇ30" のブロックとゲ
ート回路Ｇ1", Ｇ3", …, Ｇ31" のブロックとに分離
し、上述の二重縮退を達成している。
【００１３】なお、データＤ1,マスクデータＭ1 はゲー
ト回路Ｇ0", Ｇ1"に共通に供給され、データＤ2,マスク
データＭ2 はゲート回路Ｇ2", Ｇ3"に共通に供給されて
いる。以下、データＤ3,マスクデータＭ3,データＤ4,マ
スクデータＭ4 …も同様である。
ト回路Ｇ0", Ｇ1"に共通に供給され、データＤ2,マスク
データＭ2 はゲート回路Ｇ2", Ｇ3"に共通に供給されて
いる。以下、データＤ3,マスクデータＭ3,データＤ4,マ
スクデータＭ4 …も同様である。
【００１４】次に、図１の書込動作を説明する。入力デ
ータ｛Ｄ0,Ｄ1,Ｄ2,…｝＝｛０, １, １, …｝を書き込
むとする。この場合、最上位ビットＤ0 は０であるの
で、デコーダＤＥＣ２によりゲート回路Ｇ0", Ｇ2",
…, Ｇ30" のブロックが選択され、従って、連想記憶セ
ルＣi0, Ｃi2, …, Ｃi30 （但し、ワード線ＷＬi が選
択されているものとする）のみがアクセス対象となる。
従って、これら連想記憶セルＣi0, Ｃi2, …, Ｃi30 に
入力データの２ビット目以降のデータＤ1,Ｄ2,…が書き
込まれることになる。また、入力データ｛Ｄ0,Ｄ1,Ｄ2,
…｝＝｛１, １, １, …｝を書き込む場合、最上位ビッ
トＤ0 は１であるので、デコーダＤＥＣ２によりゲート
回路Ｇ1", Ｇ3", …, Ｇ31のブロックが選択され、従っ
て、連想記憶セルＣi1, Ｃi3, …, Ｃi31 （但し、ワー
ド線ＷＬi が選択されているものとする）のみがアクセ
ス対象となる。従って、これら連想記憶セルＣi1,
Ｃi3, …, Ｃi31 に入力データの２ビット目以降のデー
タＤ1,Ｄ2,…が書き込まれることになる。
ータ｛Ｄ0,Ｄ1,Ｄ2,…｝＝｛０, １, １, …｝を書き込
むとする。この場合、最上位ビットＤ0 は０であるの
で、デコーダＤＥＣ２によりゲート回路Ｇ0", Ｇ2",
…, Ｇ30" のブロックが選択され、従って、連想記憶セ
ルＣi0, Ｃi2, …, Ｃi30 （但し、ワード線ＷＬi が選
択されているものとする）のみがアクセス対象となる。
従って、これら連想記憶セルＣi0, Ｃi2, …, Ｃi30 に
入力データの２ビット目以降のデータＤ1,Ｄ2,…が書き
込まれることになる。また、入力データ｛Ｄ0,Ｄ1,Ｄ2,
…｝＝｛１, １, １, …｝を書き込む場合、最上位ビッ
トＤ0 は１であるので、デコーダＤＥＣ２によりゲート
回路Ｇ1", Ｇ3", …, Ｇ31のブロックが選択され、従っ
て、連想記憶セルＣi1, Ｃi3, …, Ｃi31 （但し、ワー
ド線ＷＬi が選択されているものとする）のみがアクセ
ス対象となる。従って、これら連想記憶セルＣi1,
Ｃi3, …, Ｃi31 に入力データの２ビット目以降のデー
タＤ1,Ｄ2,…が書き込まれることになる。
【００１５】次に、図１の連想検索動作を説明する。始
めに、マッチ線ＭＬi （ｉ＝０，１，…, １２７）をハ
イレベルにプリチャージしておく。次に、上述の書き込
まれたデータ｛Ｄ0,Ｄ1,Ｄ2,…｝＝｛０, １, １, …｝
と同一のデータが入力された場合、入力データの最上位
ビットＤ0 は０であるので、やはり、デコーダＤＥＣ２
によりゲート回路Ｇ0", Ｇ2", …, Ｇ30" のブロックが
選択され、従って、連想記憶セルＣi0, Ｃi2, …, Ｃ
i30 （但し、ワード線ＷＬi が選択されているものとす
る）のみが連想検索対象となる。従って、これら連想記
憶セルＣi0, Ｃi2, …, Ｃi30 の記憶内容と入力データ
の２ビット目以降のデータＤ1,Ｄ2,…と比較される。こ
のとき、他のゲート回路Ｇ1", Ｇ3", …, Ｇ31に接続さ
れたビット線はすべてローレベルとなり、マスク状態と
同一状態となる。同様に、入力データ｛Ｄ0,Ｄ1,Ｄ2,
…｝＝｛１, １, １, …｝を連想検索する場合、Ｃi1,
Ｃi3, …, Ｃi31 の記憶内容と入力データの２ビット目
以降のデータＤ1,Ｄ2,…と比較される。いずれにおいて
も、一致すればマッチ線ＭＬi の電位はハイレベルに保
持され、従って、共通マッチ線ＭＬの電位はハイレベル
に保持され、他方、不一致となれば、マッチ線Ｍi の電
位はローレベルとなり、従って、共通マッチ線ＭＬの電
位はローレベルとなる。
めに、マッチ線ＭＬi （ｉ＝０，１，…, １２７）をハ
イレベルにプリチャージしておく。次に、上述の書き込
まれたデータ｛Ｄ0,Ｄ1,Ｄ2,…｝＝｛０, １, １, …｝
と同一のデータが入力された場合、入力データの最上位
ビットＤ0 は０であるので、やはり、デコーダＤＥＣ２
によりゲート回路Ｇ0", Ｇ2", …, Ｇ30" のブロックが
選択され、従って、連想記憶セルＣi0, Ｃi2, …, Ｃ
i30 （但し、ワード線ＷＬi が選択されているものとす
る）のみが連想検索対象となる。従って、これら連想記
憶セルＣi0, Ｃi2, …, Ｃi30 の記憶内容と入力データ
の２ビット目以降のデータＤ1,Ｄ2,…と比較される。こ
のとき、他のゲート回路Ｇ1", Ｇ3", …, Ｇ31に接続さ
れたビット線はすべてローレベルとなり、マスク状態と
同一状態となる。同様に、入力データ｛Ｄ0,Ｄ1,Ｄ2,
…｝＝｛１, １, １, …｝を連想検索する場合、Ｃi1,
Ｃi3, …, Ｃi31 の記憶内容と入力データの２ビット目
以降のデータＤ1,Ｄ2,…と比較される。いずれにおいて
も、一致すればマッチ線ＭＬi の電位はハイレベルに保
持され、従って、共通マッチ線ＭＬの電位はハイレベル
に保持され、他方、不一致となれば、マッチ線Ｍi の電
位はローレベルとなり、従って、共通マッチ線ＭＬの電
位はローレベルとなる。
【００１６】上述のごとく、図１においては、各マッチ
線ＭＬi には２つのエントリが縮退されており、２つの
情報検索の結果が１つのマッチ線ＭＬi に送出される。
従って、この縮退された情報検索の結果を分離つまり分
類する必要があり、これは入力データの最上位データＤ
0 を付加することによって可能である。つまり、入力デ
ータを書き込んだ行を｛Ａ0,Ａ1,…, Ａ6 ｝とすると、
入力データ｛０, １,１, …｝に一致するエントリは
｛０, Ａ0,Ａ1,…, Ａ6 ｝であり、入力データ｛１,
１, １, …｝に一致するエントリは｛１, Ａ0,Ａ1,…,
Ａ6 ｝であり、これにより、二重縮退を分離する。
線ＭＬi には２つのエントリが縮退されており、２つの
情報検索の結果が１つのマッチ線ＭＬi に送出される。
従って、この縮退された情報検索の結果を分離つまり分
類する必要があり、これは入力データの最上位データＤ
0 を付加することによって可能である。つまり、入力デ
ータを書き込んだ行を｛Ａ0,Ａ1,…, Ａ6 ｝とすると、
入力データ｛０, １,１, …｝に一致するエントリは
｛０, Ａ0,Ａ1,…, Ａ6 ｝であり、入力データ｛１,
１, １, …｝に一致するエントリは｛１, Ａ0,Ａ1,…,
Ａ6 ｝であり、これにより、二重縮退を分離する。
【００１７】図２は本発明に係る半導体連想記憶装置の
第２の実施例を示す回路図である。図２においては、エ
ントリ数つまりワード線ＷＬi の数は、図５の１／４で
ある６４であり、他方、１列の連想記憶セルＣijの数は
図５の４倍である６４であり、これにより、図５の半導
体連想記憶装置と同一容量を達成している。従って、６
４個のワード線ＷＬi の選択用のデコーダＤＥＣ１は６
ビットのアドレス信号Ａ0(Ａ0'),Ａ2(Ａ2'),…Ａ
5(Ａ5'),を受信する。
第２の実施例を示す回路図である。図２においては、エ
ントリ数つまりワード線ＷＬi の数は、図５の１／４で
ある６４であり、他方、１列の連想記憶セルＣijの数は
図５の４倍である６４であり、これにより、図５の半導
体連想記憶装置と同一容量を達成している。従って、６
４個のワード線ＷＬi の選択用のデコーダＤＥＣ１は６
ビットのアドレス信号Ａ0(Ａ0'),Ａ2(Ａ2'),…Ａ
5(Ａ5'),を受信する。
【００１８】他方、１エントリは従来の４エントリを縮
退している。つまり、ワード線ＷＬi に接続された１６
個の連想記憶セルＣi0, Ｃi4, Ｃi,28が従来の１エント
リに相当し、また、１６個の連想記憶セルＣi1, Ｃi5,
Ｃi,29が従来の１エントリに相当し、１６個の連想記憶
セルＣi2, Ｃi6, Ｃi,30が従来の１エントリに相当し、
また、１６個の連想記憶セルＣi3, Ｃi7, Ｃi,31が従来
の１エントリに相当し、従って、４ブロック化されてい
る。従って、図示のゲート回路Ｇ0", Ｇ1", …, Ｇ63"
を設け、データの２ビットＤ0 ，Ｄ1 を受けるデコーダ
ＤＥＣ２（この場合、２−４デコーダ）によってゲート
回路Ｇ0", Ｇ4", …, Ｇ60" のブロック、ゲート回路Ｇ
1", Ｇ5", …, Ｇ61" のブロック、ゲート回路Ｇ2", Ｇ
6", …,Ｇ62" のブロック、ゲート回路Ｇ3", Ｇ7", …,
Ｇ63" のブロックに分離し、上述の四重縮退を達成し
ている。
退している。つまり、ワード線ＷＬi に接続された１６
個の連想記憶セルＣi0, Ｃi4, Ｃi,28が従来の１エント
リに相当し、また、１６個の連想記憶セルＣi1, Ｃi5,
Ｃi,29が従来の１エントリに相当し、１６個の連想記憶
セルＣi2, Ｃi6, Ｃi,30が従来の１エントリに相当し、
また、１６個の連想記憶セルＣi3, Ｃi7, Ｃi,31が従来
の１エントリに相当し、従って、４ブロック化されてい
る。従って、図示のゲート回路Ｇ0", Ｇ1", …, Ｇ63"
を設け、データの２ビットＤ0 ，Ｄ1 を受けるデコーダ
ＤＥＣ２（この場合、２−４デコーダ）によってゲート
回路Ｇ0", Ｇ4", …, Ｇ60" のブロック、ゲート回路Ｇ
1", Ｇ5", …, Ｇ61" のブロック、ゲート回路Ｇ2", Ｇ
6", …,Ｇ62" のブロック、ゲート回路Ｇ3", Ｇ7", …,
Ｇ63" のブロックに分離し、上述の四重縮退を達成し
ている。
【００１９】なお、データＤ2,マスクデータＭ2 はゲー
ト回路Ｇ0", Ｇ1", Ｇ2", Ｇ3",に共通に供給され、デ
ータＤ3,マスクデータＭ3 はゲート回路Ｇ5", Ｇ6", Ｇ
7", Ｇ8", に共通に供給されている。以下、データＤ4,
マスクデータＭ4,データＤ4,マスクデータＭ4 …も同様
である。
ト回路Ｇ0", Ｇ1", Ｇ2", Ｇ3",に共通に供給され、デ
ータＤ3,マスクデータＭ3 はゲート回路Ｇ5", Ｇ6", Ｇ
7", Ｇ8", に共通に供給されている。以下、データＤ4,
マスクデータＭ4,データＤ4,マスクデータＭ4 …も同様
である。
【００２０】次に、図２の書込動作を説明する。入力デ
ータ｛Ｄ0,Ｄ1,Ｄ2,…｝＝｛０, ０, １, …｝を書き込
むとする。この場合、上位ビットＤ0,Ｄ1 は共に０であ
るので、デコーダＤＥＣ２によりゲート回路Ｇ0",
Ｇ4", …, Ｇ60" のブロックが選択され、従って、連想
記憶セルＣi0, Ｃi4, …, Ｃi60 （但し、ワード線ＷＬ
i が選択されているものとする）のみがアクセス対象と
なる。従って、これら連想記憶セルＣi0, Ｃi4, …, Ｃ
i60 に入力データの３ビット目以降のデータＤ2,Ｄ3,…
が書き込まれることになる。また、入力データ｛Ｄ0,Ｄ
1,Ｄ2,…｝＝｛１, ０, １, …｝を書き込む場合、上位
ビットＤ0,Ｄ1 は１，０であるので、デコーダＤＥＣ２
によりゲート回路Ｇ1",Ｇ5", …, Ｇ61のブロックが選
択され、従って、連想記憶セルＣi1, Ｃi5, …,Ｃi61
（但し、ワード線ＷＬi が選択されているものとする）
のみがアクセス対象となる。従って、これら連想記憶セ
ルＣi1, Ｃi5, …, Ｃi61 に入力データの３ビット目以
降のデータＤ2,Ｄ3,…が書き込まれることになる。
ータ｛Ｄ0,Ｄ1,Ｄ2,…｝＝｛０, ０, １, …｝を書き込
むとする。この場合、上位ビットＤ0,Ｄ1 は共に０であ
るので、デコーダＤＥＣ２によりゲート回路Ｇ0",
Ｇ4", …, Ｇ60" のブロックが選択され、従って、連想
記憶セルＣi0, Ｃi4, …, Ｃi60 （但し、ワード線ＷＬ
i が選択されているものとする）のみがアクセス対象と
なる。従って、これら連想記憶セルＣi0, Ｃi4, …, Ｃ
i60 に入力データの３ビット目以降のデータＤ2,Ｄ3,…
が書き込まれることになる。また、入力データ｛Ｄ0,Ｄ
1,Ｄ2,…｝＝｛１, ０, １, …｝を書き込む場合、上位
ビットＤ0,Ｄ1 は１，０であるので、デコーダＤＥＣ２
によりゲート回路Ｇ1",Ｇ5", …, Ｇ61のブロックが選
択され、従って、連想記憶セルＣi1, Ｃi5, …,Ｃi61
（但し、ワード線ＷＬi が選択されているものとする）
のみがアクセス対象となる。従って、これら連想記憶セ
ルＣi1, Ｃi5, …, Ｃi61 に入力データの３ビット目以
降のデータＤ2,Ｄ3,…が書き込まれることになる。
【００２１】次に、図２の連想検索動作を説明する。始
めに、マッチ線ＭＬi （ｉ＝０，１，…, １２７）をハ
イレベルにプリチャージしておく。次に、上述の書き込
まれたデータ｛Ｄ0,Ｄ1,Ｄ2,…｝＝｛０, ０, １, …｝
と同一のデータが入力された場合、入力データの上位ビ
ットＤ0,Ｄ1,は共に０であるので、やはり、デコーダＤ
ＥＣ２によりゲート回路Ｇ0", Ｇ4",…, Ｇ60" のブロ
ックが選択され、従って、連想記憶セルＣi0, Ｃi4,
…, Ｃi6 0 （但し、ワード線ＷＬi が選択されているも
のとする）のみが連想検索対象となる。従って、これら
連想記憶セルＣi0, Ｃi4, …, Ｃi60 の記憶内容と入力
データの３ビット目以降のデータＤ2,Ｄ3,…と比較され
る。このとき、他のゲート回路に接続されたビット線は
すべてローレベルとなり、マスク状態と同一状態とな
る。同様に、入力データ｛Ｄ0,Ｄ1,Ｄ2,…｝＝｛１,
０, １, …｝を連想検索する場合、Ｃi1, Ｃi5, …, Ｃ
i61 の記憶内容と入力データの３ビット目以降のデータ
Ｄ2,Ｄ3,…と比較される。いずれにおいても、一致すれ
ばマッチ線ＭＬi の電位はハイレベルに保持され、従っ
て、共通マッチ線ＭＬの電位はハイレベルに保持され、
他方、不一致となれば、マッチ線Ｍi の電位はローレベ
ルとなり、従って、共通マッチ線ＭＬの電位はローレベ
ルとなる。
めに、マッチ線ＭＬi （ｉ＝０，１，…, １２７）をハ
イレベルにプリチャージしておく。次に、上述の書き込
まれたデータ｛Ｄ0,Ｄ1,Ｄ2,…｝＝｛０, ０, １, …｝
と同一のデータが入力された場合、入力データの上位ビ
ットＤ0,Ｄ1,は共に０であるので、やはり、デコーダＤ
ＥＣ２によりゲート回路Ｇ0", Ｇ4",…, Ｇ60" のブロ
ックが選択され、従って、連想記憶セルＣi0, Ｃi4,
…, Ｃi6 0 （但し、ワード線ＷＬi が選択されているも
のとする）のみが連想検索対象となる。従って、これら
連想記憶セルＣi0, Ｃi4, …, Ｃi60 の記憶内容と入力
データの３ビット目以降のデータＤ2,Ｄ3,…と比較され
る。このとき、他のゲート回路に接続されたビット線は
すべてローレベルとなり、マスク状態と同一状態とな
る。同様に、入力データ｛Ｄ0,Ｄ1,Ｄ2,…｝＝｛１,
０, １, …｝を連想検索する場合、Ｃi1, Ｃi5, …, Ｃ
i61 の記憶内容と入力データの３ビット目以降のデータ
Ｄ2,Ｄ3,…と比較される。いずれにおいても、一致すれ
ばマッチ線ＭＬi の電位はハイレベルに保持され、従っ
て、共通マッチ線ＭＬの電位はハイレベルに保持され、
他方、不一致となれば、マッチ線Ｍi の電位はローレベ
ルとなり、従って、共通マッチ線ＭＬの電位はローレベ
ルとなる。
【００２２】上述のごとく、図２においては、各マッチ
線ＭＬi には４つのエントリが縮退されており、４つの
情報検索の結果が１つのマッチ線ＭＬi に送出される。
従って、この場合も、この縮退された情報検索の結果を
分離つまり分類する必要があり、これは入力データの上
位データＤ0,Ｄ1 を付加することによって可能である。
つまり、入力データを書き込んだ行を｛Ａ0,Ａ1,…, Ａ
5 ｝とすると、入力データ｛０, ０, １, …｝に一致す
るエントリは｛０, ０, Ａ0,Ａ1,…, Ａ5 ｝であり、入
力データ｛１, ０, １, …｝に一致するエントリは
｛１, ０, Ａ0,Ａ1,…, Ａ6 ｝であり、これにより、四
重縮退を分離する。
線ＭＬi には４つのエントリが縮退されており、４つの
情報検索の結果が１つのマッチ線ＭＬi に送出される。
従って、この場合も、この縮退された情報検索の結果を
分離つまり分類する必要があり、これは入力データの上
位データＤ0,Ｄ1 を付加することによって可能である。
つまり、入力データを書き込んだ行を｛Ａ0,Ａ1,…, Ａ
5 ｝とすると、入力データ｛０, ０, １, …｝に一致す
るエントリは｛０, ０, Ａ0,Ａ1,…, Ａ5 ｝であり、入
力データ｛１, ０, １, …｝に一致するエントリは
｛１, ０, Ａ0,Ａ1,…, Ａ6 ｝であり、これにより、四
重縮退を分離する。
【００２３】なお、上述の実施例においては、連想記憶
セルのビット単位を２ビット、４ビットの例で説明した
が、本発明は多数ビット（８ビット、１６ビット）にも
適用できる。また、連想検索するデータに制限は付くも
のの３ビットや５ビットなどの２N 以外のビット数も可
能である。さらに、第１の実施例においては、特定入力
ビットを上位１ビットとしたが、他の中位１ビットとし
てもよく、また、第２の実施例においては、特定入力ビ
ットを上位２ビットとしたが、上位１ビット、中位１ビ
ットとしてもよい。
セルのビット単位を２ビット、４ビットの例で説明した
が、本発明は多数ビット（８ビット、１６ビット）にも
適用できる。また、連想検索するデータに制限は付くも
のの３ビットや５ビットなどの２N 以外のビット数も可
能である。さらに、第１の実施例においては、特定入力
ビットを上位１ビットとしたが、他の中位１ビットとし
てもよく、また、第２の実施例においては、特定入力ビ
ットを上位２ビットとしたが、上位１ビット、中位１ビ
ットとしてもよい。
【００２４】
【発明の効果】以上説明したように本発明によれば、行
方向のエントリ数を減少でき、従って、レイアウトの見
地及び回路設計の見地から高集積化に役立つものであ
る。
方向のエントリ数を減少でき、従って、レイアウトの見
地及び回路設計の見地から高集積化に役立つものであ
る。
【図１】本発明に係る半導体連想記憶装置の第１の実施
例を示す回路図である。
例を示す回路図である。
【図２】本発明に係る半導体連想記憶装置の第２の実施
例を示す回路図である。
例を示す回路図である。
【図３】従来の半導体連想記憶装置を示す回路図であ
る。
る。
【図４】図３の連想記憶セルの例を示す回路図である。
【図５】他の従来の半導体連想記憶装置を示す回路図で
ある。
ある。
ＭＡ…メモリセルアレイ ＷＬi …ワード線 ＭＬi …マッチ線 ＢＬj 、ＢＬj ' …ビット線 Ｃij …連想記憶セル Ｇ0 、Ｇ1 、…、Ｇ15 ； Ｇ0'、Ｇ1'、…、Ｇ15' ；
Ｇ0"、Ｇ1"、…、Ｇ63" …ゲート回路 Ｄ0 、Ｄ1 …データ Ｍ0 、Ｍ1 …マスクデータ ＤＥＣ１、ＤＥＣ２…デコーダ
Ｇ0"、Ｇ1"、…、Ｇ63" …ゲート回路 Ｄ0 、Ｄ1 …データ Ｍ0 、Ｍ1 …マスクデータ ＤＥＣ１、ＤＥＣ２…デコーダ
Claims (5)
- 【請求項１】 マトリックス状に配置された複数の連想
記憶セル（Ｃij）と、 該連想記憶セルの１行を選択する第１のデコード手段
（ＤＥＣ１）と、 前記連想記憶セルの所定の複数列を選択する第２のデコ
ード手段（ＤＥＣ２）とを具備する半導体連想記憶装
置。 - 【請求項２】 複数のワード線／マッチ線対（ＷＬi,
ＭＬi ）と、 複数のビット線対（ＢＬj, ＢＬj' ）と、 前記ワード線／マッチ線対と前記ビット線対との各交差
点に設けられた連想記憶セル（Ｃij）と、 前記ワード線／マッチ線対のうち１つを選択する第１の
デコード手段（ＤＥＣ１）と、 前記ビット線対のうち特定の複数のビット線対を選択す
る第２のデコード手段（ＤＥＣ２）とを具備する半導体
連想記憶装置。 - 【請求項３】 さらに、前記第２のデコード手段によっ
て選択された特定のビット線対を選択的にマスクするマ
スク手段を具備する請求項２に記載の半導体連想記憶装
置。 - 【請求項４】 複数のワード線／マッチ線対（ＷＬi,
ＭＬi ）と、 複数のワード線対（ＢＬj, ＢＬj' ）と、 前記ワード線／マッチ線対と前記ビット線対との各交差
点に設けられた連想記憶セル（Ｃij）と、 前記ワード線／マッチ線対のうち１つを選択する第１の
デコード手段（ＤＥＣ１）と、 前記各ビット線対に接続された複数のゲート手段
（Ｇ0", Ｇ1"…) と、 該ゲート手段を複数の第１のブロックに分割し、該各第
１のブロックに属するゲート手段に接続された複数のデ
ータ手段と、 前記ゲート手段を前記第１のブロックと異なる複数の第
２のブロックに分割し、該各第２のブロックに属するゲ
ート手段のみを選択してイネーブルにする第２のデコー
ド手段（ＤＥＣ２）とを具備する半導体連想記憶装置。 - 【請求項５】 さらに、前記各第１のブロックに属する
ゲート手段を選択的にマスクするマスク手段を具備する
請求項４に記載の半導体連想記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05173777A JP3088219B2 (ja) | 1993-06-21 | 1993-06-21 | 半導体連想記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05173777A JP3088219B2 (ja) | 1993-06-21 | 1993-06-21 | 半導体連想記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH076590A true JPH076590A (ja) | 1995-01-10 |
| JP3088219B2 JP3088219B2 (ja) | 2000-09-18 |
Family
ID=15966959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05173777A Expired - Fee Related JP3088219B2 (ja) | 1993-06-21 | 1993-06-21 | 半導体連想記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3088219B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63181198A (ja) * | 1987-01-22 | 1988-07-26 | Nec Corp | 選択的連想記憶装置 |
| JPH01290194A (ja) * | 1988-05-16 | 1989-11-22 | Nec Corp | 選択的連想記憶装置及びその制御方式 |
-
1993
- 1993-06-21 JP JP05173777A patent/JP3088219B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63181198A (ja) * | 1987-01-22 | 1988-07-26 | Nec Corp | 選択的連想記憶装置 |
| JPH01290194A (ja) * | 1988-05-16 | 1989-11-22 | Nec Corp | 選択的連想記憶装置及びその制御方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3088219B2 (ja) | 2000-09-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19960820 |
|
| LAPS | Cancellation because of no payment of annual fees |