JPH0766012B2 - 波形表示装置 - Google Patents
波形表示装置Info
- Publication number
- JPH0766012B2 JPH0766012B2 JP63305809A JP30580988A JPH0766012B2 JP H0766012 B2 JPH0766012 B2 JP H0766012B2 JP 63305809 A JP63305809 A JP 63305809A JP 30580988 A JP30580988 A JP 30580988A JP H0766012 B2 JPH0766012 B2 JP H0766012B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- data
- output
- display
- waveform
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Controls And Circuits For Display Device (AREA)
- Measurement Of Current Or Voltage (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は、オシロスコープなどの波形表示装置に関する
ものであり、詳しくは、基準レベル表示に関するもので
ある。
ものであり、詳しくは、基準レベル表示に関するもので
ある。
＜従来の技術＞ 例えばオシロスコープで波形観測を行うのにあたって、
アース電位などの基準レベルに対する測定波形の関係を
求めることが多い。
アース電位などの基準レベルに対する測定波形の関係を
求めることが多い。
ところが、表示画面には測定波形が表示されるのみで基
準レベルは表示されないことから、観測者が必要に応じ
て基準レベルを測定してそのときの表示画面における表
示位置を把握しておかなければならず、操作性が悪い。
準レベルは表示されないことから、観測者が必要に応じ
て基準レベルを測定してそのときの表示画面における表
示位置を把握しておかなければならず、操作性が悪い。
このような問題を解決するために、ある種の波形表示装
置では、表示画面の一部に基準レベル位置をグラフィッ
クシンボルで表示することが行われている。
置では、表示画面の一部に基準レベル位置をグラフィッ
クシンボルで表示することが行われている。
＜発明が解決しようとする課題＞ しかし、基準レベル位置をグラフィックシンボルで表示
するためには、波形表示処理とは異なる表示処理回路を
別途設けなければならず、回路構成が複雑になってしま
う。
するためには、波形表示処理とは異なる表示処理回路を
別途設けなければならず、回路構成が複雑になってしま
う。
本発明は、このような点に着目したものであり、その目
的は、比較的簡単な構成で、基準レベルの位置を測定波
形と同一の表示画面に表示できる波形表示装置を提供す
ることにある。
的は、比較的簡単な構成で、基準レベルの位置を測定波
形と同一の表示画面に表示できる波形表示装置を提供す
ることにある。
＜課題を解決するための手段＞ 本発明の波形表示装置は、 測定波形をデジタル信号に変換してメモリに格納し、こ
のメモリに格納された波形データに従って２次元的に多
数の表示素子が配列された表示器を駆動する波形表示装
置において、 入力信号と基準レベルとを選択する切換スイッチと、 この切換スイッチの出力が一方の入力端子に加えられる
加算器と、 この加算器の他方の入力端子に出力が加えられるD/A変
換器と、 前記加算器の出力をデジタル信号に変換するA/D変換器
と、 このA/D変換器から出力される基準レベルの位置データ
と測定波形データを表示器の表示領域の一端に対応した
アドレスから他端に対応したアドレスまで連続するよう
に格納するメモリと、 一方の入力端子にこのメモリから読みだされる各データ
が加えられるデジタル加算器と、 このデジタル加算器の他方の入力端子および前記D/A変
換器にオフセットデータを加える手段と、 一方の入力端子に前記メモリから読みだされるデータが
加えられ、他方の入力端子に前記デジタル加算器の出力
が加えられるセレクタと、 前記メモリのリード，ライト動作を制御するとともに、
前記メモリから基準レベルの位置データが読みだされる
区間は前記デジタル加算器の出力が出力されて他の区間
はメモリから読みだされるデータが出力されるように前
記セレクタを制御する手段と、 前記セレクタの出力を表示する表示器とを具備し、 前記メモリに格納された基準レベルの位置データと測定
波形データが前記表示器の時間軸に沿って連続した波形
データとして同時に表示されるとともに、これら表示波
形全体をオフセットデータに応じて上下方向に移動させ
ることを特徴とする。
のメモリに格納された波形データに従って２次元的に多
数の表示素子が配列された表示器を駆動する波形表示装
置において、 入力信号と基準レベルとを選択する切換スイッチと、 この切換スイッチの出力が一方の入力端子に加えられる
加算器と、 この加算器の他方の入力端子に出力が加えられるD/A変
換器と、 前記加算器の出力をデジタル信号に変換するA/D変換器
と、 このA/D変換器から出力される基準レベルの位置データ
と測定波形データを表示器の表示領域の一端に対応した
アドレスから他端に対応したアドレスまで連続するよう
に格納するメモリと、 一方の入力端子にこのメモリから読みだされる各データ
が加えられるデジタル加算器と、 このデジタル加算器の他方の入力端子および前記D/A変
換器にオフセットデータを加える手段と、 一方の入力端子に前記メモリから読みだされるデータが
加えられ、他方の入力端子に前記デジタル加算器の出力
が加えられるセレクタと、 前記メモリのリード，ライト動作を制御するとともに、
前記メモリから基準レベルの位置データが読みだされる
区間は前記デジタル加算器の出力が出力されて他の区間
はメモリから読みだされるデータが出力されるように前
記セレクタを制御する手段と、 前記セレクタの出力を表示する表示器とを具備し、 前記メモリに格納された基準レベルの位置データと測定
波形データが前記表示器の時間軸に沿って連続した波形
データとして同時に表示されるとともに、これら表示波
形全体をオフセットデータに応じて上下方向に移動させ
ることを特徴とする。
＜作用＞ 本発明における基準レベルの位置は、測定波形とともに
表示波形の一部として表示器に同時に表示されることに
なり、基準レベルの位置を表示するための処理を行う特
別な表示処理回路は不要になる。
表示波形の一部として表示器に同時に表示されることに
なり、基準レベルの位置を表示するための処理を行う特
別な表示処理回路は不要になる。
また、デジタルオフセットデータを変化させてオフセッ
ト電圧を増減させる垂直位置調整により、基準レベル波
形と測定波形よりなる表示波形全体を上下方向に移動さ
せることができる。
ト電圧を増減させる垂直位置調整により、基準レベル波
形と測定波形よりなる表示波形全体を上下方向に移動さ
せることができる。
＜実施例＞ 以下、図面を用いて本発明の実施例を詳細に説明する。
第１図は、本発明の一実施例を示す構成説明図である。
図において、１は入力切換スイッチであり、入力信号V
inとアース電位VGを選択的に切り換えて加算器３の一方
の入力端子に出力する例を示している。この切換スイッ
チ１は操作制御回路９から出力される制御信号ｋにより
切り換え駆動される。２は切換スイッチ１の出力信号に
オフセット電圧を加えるためのD/A変換器であり、その
出力信号ａは加算器３の他方の入力端子に入力されてい
る。４は加算器３のアナログ出力信号ｂをデジタル信号
ｃに変換するA/D変換器である。このA/D変換器４の出力
データｃはメモリ制御回路５を介してメモリ６に格納さ
れる。メモリ制御回路５はメモリ６におけるデータｄの
リード，ライト動作を制御するとともにリード，ライト
動作に連動してセレクタ７を制御するための制御信号ｈ
をセレクタ７のセレクト端子Ｓに入力する。メモリ６か
ら読み出されるデータｅはメモリ制御回路５を介してセ
レクタ７の一方の入力端子Ａに入力されるとともにデジ
タル加算器８の一方の入力端子に入力されている。デジ
タル加算器８の他方の入力端子には操作制御回路９から
オフセットデータｆが入力されている。このオフセット
データｆはD/A変換器２にも入力されている。デジタル
加算器８の出力データｇはセレクタ７の他方の入力端子
Ｂに入力されている。セレクタ７の出力データｉは表示
制御回路10に入力され、表示制御回路10の出力データｊ
はCRTなどの表示器11に入力されている。
図において、１は入力切換スイッチであり、入力信号V
inとアース電位VGを選択的に切り換えて加算器３の一方
の入力端子に出力する例を示している。この切換スイッ
チ１は操作制御回路９から出力される制御信号ｋにより
切り換え駆動される。２は切換スイッチ１の出力信号に
オフセット電圧を加えるためのD/A変換器であり、その
出力信号ａは加算器３の他方の入力端子に入力されてい
る。４は加算器３のアナログ出力信号ｂをデジタル信号
ｃに変換するA/D変換器である。このA/D変換器４の出力
データｃはメモリ制御回路５を介してメモリ６に格納さ
れる。メモリ制御回路５はメモリ６におけるデータｄの
リード，ライト動作を制御するとともにリード，ライト
動作に連動してセレクタ７を制御するための制御信号ｈ
をセレクタ７のセレクト端子Ｓに入力する。メモリ６か
ら読み出されるデータｅはメモリ制御回路５を介してセ
レクタ７の一方の入力端子Ａに入力されるとともにデジ
タル加算器８の一方の入力端子に入力されている。デジ
タル加算器８の他方の入力端子には操作制御回路９から
オフセットデータｆが入力されている。このオフセット
データｆはD/A変換器２にも入力されている。デジタル
加算器８の出力データｇはセレクタ７の他方の入力端子
Ｂに入力されている。セレクタ７の出力データｉは表示
制御回路10に入力され、表示制御回路10の出力データｊ
はCRTなどの表示器11に入力されている。
このように構成された装置の動作を説明する。
まず、切換スイッチ１をアース電位VG側に接続する。こ
れにより、A/D変換器４の入力信号ｂはD/A変換器２から
出力されるオフセット電圧VOSとなる。このオフセット
電圧VOSはA/D変換器４でデジタル信号ｃに変換される。
このA/D変換器４の出力データｃは、第２図に示すよう
にメモリ制御回路５を介して表示器11の表示領域の左側
に対応したメモリ６のアドレス０番地から表示器11の表
示領域の右端に対応したアドレスＮ番地までの領域に格
納される。メモリ制御回路５は、メモリ６へのオフセッ
ト電圧VOSのデータｄの書込み終了後メモリ６に格納さ
れたデータｄを読み出して読み出されたデータｅをセレ
クタ７に入力するとともに、このデータｅが表示制御回
路10に入力されるように制御信号ｈを制御する。
れにより、A/D変換器４の入力信号ｂはD/A変換器２から
出力されるオフセット電圧VOSとなる。このオフセット
電圧VOSはA/D変換器４でデジタル信号ｃに変換される。
このA/D変換器４の出力データｃは、第２図に示すよう
にメモリ制御回路５を介して表示器11の表示領域の左側
に対応したメモリ６のアドレス０番地から表示器11の表
示領域の右端に対応したアドレスＮ番地までの領域に格
納される。メモリ制御回路５は、メモリ６へのオフセッ
ト電圧VOSのデータｄの書込み終了後メモリ６に格納さ
れたデータｄを読み出して読み出されたデータｅをセレ
クタ７に入力するとともに、このデータｅが表示制御回
路10に入力されるように制御信号ｈを制御する。
これにより、表示器11には第２図に示すようにアース電
位VGのレベルが表示されることになる。なお、このよう
なメモリ６へのオフセット電圧VOSのデータｄの書込み
および読み出し動作は絶えず繰返されていて、操作制御
回路９から出力されるオフセット電圧VOSのデータｆが
変化することにより、表示器11の表示波形の位置は上下
方向に移動することになる。
位VGのレベルが表示されることになる。なお、このよう
なメモリ６へのオフセット電圧VOSのデータｄの書込み
および読み出し動作は絶えず繰返されていて、操作制御
回路９から出力されるオフセット電圧VOSのデータｆが
変化することにより、表示器11の表示波形の位置は上下
方向に移動することになる。
次に、切換スイッチ１を入力信号Vin側に接続する。こ
れにより、加算器３の出力信号ｂはVin＋VOSになる。こ
の加算器３の出力信号ｂ（Vin＋VOS）はA/D変換器４で
デジタル信号ｃに変換される。このA/D変換器４の出力
データｃはメモリ制御回路５を介してメモリ６に格納さ
れるが、格納領域はメモリ制御回路５により第３図に示
すように表示器11の測定波形表示領域の左端に対応した
アドレスＳ番地から表示器11の表示領域の右端に対応し
たアドレスＮ番地までの領域に制御される。すなわち、
メモリ６のアドレス０番地からＳ番地までにはアース電
位VGに基づく基準レベルデータが格納され、アドレスＳ
番地からＮ番地までには入力信号Vinに基づく測定波形
データが格納されることになる。メモリ制御回路５は、
メモリ６への（Vin＋VOS）のデータｄの書込み終了後メ
モリ６に格納されたデータｄを読み出して読み出された
データｅをセレクタ７に入力するとともに、このデータ
ｅが表示制御回路10に入力されるように制御信号ｈを制
御する。
れにより、加算器３の出力信号ｂはVin＋VOSになる。こ
の加算器３の出力信号ｂ（Vin＋VOS）はA/D変換器４で
デジタル信号ｃに変換される。このA/D変換器４の出力
データｃはメモリ制御回路５を介してメモリ６に格納さ
れるが、格納領域はメモリ制御回路５により第３図に示
すように表示器11の測定波形表示領域の左端に対応した
アドレスＳ番地から表示器11の表示領域の右端に対応し
たアドレスＮ番地までの領域に制御される。すなわち、
メモリ６のアドレス０番地からＳ番地までにはアース電
位VGに基づく基準レベルデータが格納され、アドレスＳ
番地からＮ番地までには入力信号Vinに基づく測定波形
データが格納されることになる。メモリ制御回路５は、
メモリ６への（Vin＋VOS）のデータｄの書込み終了後メ
モリ６に格納されたデータｄを読み出して読み出された
データｅをセレクタ７に入力するとともに、このデータ
ｅが表示制御回路10に入力されるように制御信号ｈを制
御する。
これにより、表示器11には第３図に示すようにアース電
位VGのレベルと入力信号Vinに基づく測定波形とが時間
軸方向に沿って連続した一連の波形として連続的に表示
されることになる。
位VGのレベルと入力信号Vinに基づく測定波形とが時間
軸方向に沿って連続した一連の波形として連続的に表示
されることになる。
セレクタ７からデータｅが出力されている状態でオフセ
ット電圧VOSを変化させると入力信号Vinに基づく測定波
形は上下方向に変化するが、アース電位VGに基づく波形
は変化しない。そこで、デジタル加算器８からメモリの
出力データｅとデジタルオフセットデータｆとの加算デ
ータｇを得て、メモリ制御回路５はメモリ６のアドレス
０番地からＳ番地までの区間はセレクタ７からデジタル
加算器８の出力データｇが出力されるようにセレクタ７
のセレクト端子Ｓに送出する制御信号ｈを反転させる。
ット電圧VOSを変化させると入力信号Vinに基づく測定波
形は上下方向に変化するが、アース電位VGに基づく波形
は変化しない。そこで、デジタル加算器８からメモリの
出力データｅとデジタルオフセットデータｆとの加算デ
ータｇを得て、メモリ制御回路５はメモリ６のアドレス
０番地からＳ番地までの区間はセレクタ７からデジタル
加算器８の出力データｇが出力されるようにセレクタ７
のセレクト端子Ｓに送出する制御信号ｈを反転させる。
これにより、メモリ６のアドレス０番地からＳ番地まで
の区間に格納されているアース電位VGに基づく波形もオ
フセット電圧VOSの変化に応じて入力信号Vinに基づく測
定波形と同様に上下方向に変化することになり、オフセ
ット電圧VOSの増減による垂直位置調整によって表示波
形全体を上下方向に移動させることができる。なお、D/
A変換器２および加算器３のゲインは１とする。
の区間に格納されているアース電位VGに基づく波形もオ
フセット電圧VOSの変化に応じて入力信号Vinに基づく測
定波形と同様に上下方向に変化することになり、オフセ
ット電圧VOSの増減による垂直位置調整によって表示波
形全体を上下方向に移動させることができる。なお、D/
A変換器２および加算器３のゲインは１とする。
第４図は、メモリ６の具体例を示す説明図である。従来
から一般に、オシロスコープの水平軸（時間軸）のスケ
ールは10目盛に設定されている。ここで、デジタルオシ
ロスコープにおける水平軸方向の表示分解能を１目盛あ
たり50ドットとすると、水平軸方向に沿った総表示ドッ
ト数は501になる。一方、デジタルメモリはバイナリデ
ータで処理するのが便利である。従って、メモリ６とし
て例えば第４図に示すように512バイトのものを用いる
場合には、測定波形を表示するのにあたって501バイト
のエリアを用い、残りの先頭から11バイトのうちの例え
ばアドレス０番地から９番地にアース電位VGの初期値を
格納して基準レベル位置を表示させればよい。
から一般に、オシロスコープの水平軸（時間軸）のスケ
ールは10目盛に設定されている。ここで、デジタルオシ
ロスコープにおける水平軸方向の表示分解能を１目盛あ
たり50ドットとすると、水平軸方向に沿った総表示ドッ
ト数は501になる。一方、デジタルメモリはバイナリデ
ータで処理するのが便利である。従って、メモリ６とし
て例えば第４図に示すように512バイトのものを用いる
場合には、測定波形を表示するのにあたって501バイト
のエリアを用い、残りの先頭から11バイトのうちの例え
ばアドレス０番地から９番地にアース電位VGの初期値を
格納して基準レベル位置を表示させればよい。
ところで、前述のように、アース電位VGの初期値をA/D
変換後のデータとしているが、これは、実際に入力信号
Vinに印加されるオフセット電圧VOSとしてはD/A変換器
２や加算器３のオフセット電圧も重畳されることからデ
ジタルオフセットデータｆと正確には一致しないことに
基づく。また、D/A変換器２および加算器３のゲインが
正確に１でない場合もあり、D/A変換器２の非線形誤差
も考えられる。そこで、これらのオフセット誤差が支配
的であるものとして初期値をメモリ６に格納されている
A/D変換データとし、その後の上下方向の位置調整はデ
ジタルオフセットデータｆを加算することにより行うよ
うにしている。
変換後のデータとしているが、これは、実際に入力信号
Vinに印加されるオフセット電圧VOSとしてはD/A変換器
２や加算器３のオフセット電圧も重畳されることからデ
ジタルオフセットデータｆと正確には一致しないことに
基づく。また、D/A変換器２および加算器３のゲインが
正確に１でない場合もあり、D/A変換器２の非線形誤差
も考えられる。そこで、これらのオフセット誤差が支配
的であるものとして初期値をメモリ６に格納されている
A/D変換データとし、その後の上下方向の位置調整はデ
ジタルオフセットデータｆを加算することにより行うよ
うにしている。
なお、このようなアナログ系の誤差Δεが既知の場合に
は、操作制御回路９は、第５図に示すように、D/A変換
器２にはデジタルオフセットデータｆを出力してデジタ
ル加算器８にはアナログ系の誤差Δεが加算されたデジ
タルオフセットデータｆ′（ｆ′＝ｆ＋Δε）を出力し
てもよい。
は、操作制御回路９は、第５図に示すように、D/A変換
器２にはデジタルオフセットデータｆを出力してデジタ
ル加算器８にはアナログ系の誤差Δεが加算されたデジ
タルオフセットデータｆ′（ｆ′＝ｆ＋Δε）を出力し
てもよい。
このような構成によれば、基準データ位置も含めて表示
データとして扱えばよく、従来のようなグラフィックシ
ンボルを表示するための特別な表示回路は不要になる。
なお、新たなデジタル処理回路としてデジタル加算器，
セレクタ，セレクタ制御信号発生手段が必要になるが、
これらはゲートアレイ回路として比較的安価に実現でき
る。
データとして扱えばよく、従来のようなグラフィックシ
ンボルを表示するための特別な表示回路は不要になる。
なお、新たなデジタル処理回路としてデジタル加算器，
セレクタ，セレクタ制御信号発生手段が必要になるが、
これらはゲートアレイ回路として比較的安価に実現でき
る。
また、上記実施例では、基準レベルとしてアース電位を
用いる例を示したが、用途に応じてその他の基準電位を
用いてもよい。
用いる例を示したが、用途に応じてその他の基準電位を
用いてもよい。
また、表示器はCRTに限るものではなく、液晶などのフ
ラット表示器であってもよい。
ラット表示器であってもよい。
＜発明の効果＞ 以上説明したように、本発明によれば、比較的簡単な構
成で、基準レベルの位置を測定波形と同一の表示画面に
表示できる波形表示装置が実現でき、実用上の効果は大
きい。
成で、基準レベルの位置を測定波形と同一の表示画面に
表示できる波形表示装置が実現でき、実用上の効果は大
きい。
第１図は本発明の一実施例を示す構成説明図、第２図お
よび第３図は第１図の動作説明図、第４図は第１図にお
けるメモリの具体例図、第５図は本発明の他の実施例の
要部の構成説明図である。 １……入力切換スイッチ、２……D/A変換器、３……加
算器、４……A/D変換器、５……メモリ制御回路、６…
…メモリ、７……セレクタ、８……デジタル加算器、９
……操作制御回路、10……表示制御回路、11……表示器
（CRT）。
よび第３図は第１図の動作説明図、第４図は第１図にお
けるメモリの具体例図、第５図は本発明の他の実施例の
要部の構成説明図である。 １……入力切換スイッチ、２……D/A変換器、３……加
算器、４……A/D変換器、５……メモリ制御回路、６…
…メモリ、７……セレクタ、８……デジタル加算器、９
……操作制御回路、10……表示制御回路、11……表示器
（CRT）。
Claims (1)
- 【請求項１】測定波形をデジタル信号に変換してメモリ
に格納し、このメモリに格納された波形データに従って
２次元的に多数の表示素子が配列された表示器を駆動す
る波形表示装置において、 入力信号と基準レベルとを選択する切換スイッチと、 この切換スイッチの出力が一方の入力端子に加えられる
加算器と、 この加算器の他方の入力端子に出力が加えられるD/A変
換器と、 前記加算器の出力をデジタル信号に変換するA/D変換器
と、 このA/D変換器から出力される基準レベルの位置データ
と測定波形データを表示器の表示領域の一端に対応した
アドレスから他端に対応したアドレスまで連続するよう
に格納するメモリと、 一方の入力端子にこのメモリから読みだされる各データ
が加えられるデジタル加算器と、 このデジタル加算器の他方の入力端子および前記D/A変
換器にオフセットデータを加える手段と、 一方の入力端子に前記メモリから読みだされるデータが
加えられ、他方の入力端子に前記デジタル加算器の出力
が加えられるセレクタと、 前記メモリのリード，ライト動作を制御するとともに、
前記メモリから基準レベルの位置データが読みだされる
区間は前記デジタル加算器の出力が出力されて他の区間
はメモリから読みだされるデータが出力されるように前
記セレクタを制御する手段と、 前記セレクタの出力を表示する表示器とを具備し、 前記メモリに格納された基準レベルの位置データと測定
波形データが前記表示器の時間軸に沿って連続した波形
データとして同時に表示されるとともに、これら表示波
形全体をオフセットデータに応じて上下方向に移動させ
ることを特徴とする波形表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63305809A JPH0766012B2 (ja) | 1988-12-02 | 1988-12-02 | 波形表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63305809A JPH0766012B2 (ja) | 1988-12-02 | 1988-12-02 | 波形表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02151772A JPH02151772A (ja) | 1990-06-11 |
| JPH0766012B2 true JPH0766012B2 (ja) | 1995-07-19 |
Family
ID=17949626
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63305809A Expired - Lifetime JPH0766012B2 (ja) | 1988-12-02 | 1988-12-02 | 波形表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0766012B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57175067U (ja) * | 1981-04-30 | 1982-11-05 | ||
| JPS6070370A (ja) * | 1983-09-27 | 1985-04-22 | Shin Kobe Electric Mach Co Ltd | 波形観測装置 |
| JPS60188856A (ja) * | 1984-03-09 | 1985-09-26 | Hitachi Denshi Ltd | オシロスコ−プ |
-
1988
- 1988-12-02 JP JP63305809A patent/JPH0766012B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02151772A (ja) | 1990-06-11 |
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