JPH0766359A - マルチチップモジュール - Google Patents
マルチチップモジュールInfo
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- JPH0766359A JPH0766359A JP5215617A JP21561793A JPH0766359A JP H0766359 A JPH0766359 A JP H0766359A JP 5215617 A JP5215617 A JP 5215617A JP 21561793 A JP21561793 A JP 21561793A JP H0766359 A JPH0766359 A JP H0766359A
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- isolation
- chip
- chip module
- circuit
- silicon substrate
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- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
- H10W90/734—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked insulating package substrate, interposer or RDL
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 マルチチップモジュールの小型化、信頼性向
上、絶縁耐圧および電気的特性の向上。 【構成】 多結晶シリコンからなるシリコン基板１、Ｄ
Ｉ技術による分離用の酸化膜２、酸化膜２によって多結
晶シリコン基板１内部に分離形成されるＤＩ分離島３、
複数のトランジスタ、抵抗等を集積して各ＤＩ分離島３
に生成された１チップ相当の回路素子４、ＳｉＯ2 など
の絶縁膜で形成されるパターン間の層間膜５、ＤＩ分離
島間の回路を接続するＡｌ等の金属配線６、外部接続用
のパッド７、およびマルチチップモジュール全体を被う
カバー８からなる。
上、絶縁耐圧および電気的特性の向上。 【構成】 多結晶シリコンからなるシリコン基板１、Ｄ
Ｉ技術による分離用の酸化膜２、酸化膜２によって多結
晶シリコン基板１内部に分離形成されるＤＩ分離島３、
複数のトランジスタ、抵抗等を集積して各ＤＩ分離島３
に生成された１チップ相当の回路素子４、ＳｉＯ2 など
の絶縁膜で形成されるパターン間の層間膜５、ＤＩ分離
島間の回路を接続するＡｌ等の金属配線６、外部接続用
のパッド７、およびマルチチップモジュール全体を被う
カバー８からなる。
Description
【０００１】
【産業上の利用分野】本発明は、マルチチップモジュー
ルに関し、特にシリコン基板に複数のＩＣチップが搭載
されるマルチチップモジュールに関する。
ルに関し、特にシリコン基板に複数のＩＣチップが搭載
されるマルチチップモジュールに関する。
【０００２】
【従来の技術】従来、この種のマルチチップモジュール
は、配線層を有する基板上に、トランジスタ、抵抗等の
能動、受動の単独または複数の素子が集積されてそれぞ
れ特定の回路機能を有する複数のＩＣチップを搭載し、
さらにＩＣチップと基板の配線層とを半田バンプあるい
はボンディングワイヤなどによって接続して構成されて
いた。
は、配線層を有する基板上に、トランジスタ、抵抗等の
能動、受動の単独または複数の素子が集積されてそれぞ
れ特定の回路機能を有する複数のＩＣチップを搭載し、
さらにＩＣチップと基板の配線層とを半田バンプあるい
はボンディングワイヤなどによって接続して構成されて
いた。
【０００３】例えば、多数のチップを搭載し、多数の入
出力ピンを有し、冷却能力の高いマルチパッケージとし
て特開平１−３０８０５７号に開示されたマルチチップ
パッケージを図２に示す。このパッケージは、キャビテ
ィ構造の凹部が設けられたセラミック基板１１にチップ
１６が実装される。チップ１６は、ワイヤボンディング
１７によってボンディングパッドに接続し、ボンディン
グパッド１３はスルーホールなどの内部配線１４を通じ
て接続パッド１９と接続する。セラミック多層配線基板
１２の上面にも接続パッド２０が設けられ、半田バンプ
２１を介して接続パッド１９と機械的に圧着されて電気
的に接続する。接続パッド２０は内部配線を通じて、ろ
う付けによって接着されている入出力ピン１５に接続さ
れる。セラミック多層配線基板１２とセラミック基板１
１との接合部８は、半田により気密に封止される。
出力ピンを有し、冷却能力の高いマルチパッケージとし
て特開平１−３０８０５７号に開示されたマルチチップ
パッケージを図２に示す。このパッケージは、キャビテ
ィ構造の凹部が設けられたセラミック基板１１にチップ
１６が実装される。チップ１６は、ワイヤボンディング
１７によってボンディングパッドに接続し、ボンディン
グパッド１３はスルーホールなどの内部配線１４を通じ
て接続パッド１９と接続する。セラミック多層配線基板
１２の上面にも接続パッド２０が設けられ、半田バンプ
２１を介して接続パッド１９と機械的に圧着されて電気
的に接続する。接続パッド２０は内部配線を通じて、ろ
う付けによって接着されている入出力ピン１５に接続さ
れる。セラミック多層配線基板１２とセラミック基板１
１との接合部８は、半田により気密に封止される。
【０００４】また、大型のシリコン基板上に絶縁層を介
して複数の金属配線層を形成し、基板の四辺に多数の信
号および電源接続用のパッドを形成し、複数の大規模集
積回路をその基板上に両表面が対峙するように半田ボー
ルで接続されたシステムＬＳＩが特開平１２−２３２９
５９号に開示されている。
して複数の金属配線層を形成し、基板の四辺に多数の信
号および電源接続用のパッドを形成し、複数の大規模集
積回路をその基板上に両表面が対峙するように半田ボー
ルで接続されたシステムＬＳＩが特開平１２−２３２９
５９号に開示されている。
【０００５】一般には、ＩＣチップ、シリコン基板、シ
リコン基板上の配線部はそれぞれ別々に製造され、その
後マルチチップモジュールとして組み立て、バンプまた
はボンディングワイヤで接続し、キャップ、エポキシ樹
脂による一括封止、またはチップ別の個別パッケージン
グ封止を経て製造される。
リコン基板上の配線部はそれぞれ別々に製造され、その
後マルチチップモジュールとして組み立て、バンプまた
はボンディングワイヤで接続し、キャップ、エポキシ樹
脂による一括封止、またはチップ別の個別パッケージン
グ封止を経て製造される。
【０００６】ここで、誘電体分離（ｄｉｅｌｅｃｔｒｉ
ｃ ｉｓｏｌａｔｉｏｎ；以下ＤＩという）技術と呼ば
れる絶縁分離法について簡単に説明する。まず、例えば
ｎ型シリコンウエハの表面をＫＯＨなどにより異方性エ
ッチングを行い、所定の深さまでくさび状にエッチング
する。次に、このエッチング表面を酸化し、所定の厚さ
まで多結晶シリコンを堆積する。次に、ｎ型シリコンが
酸化膜で島状に分離されるまで研削、研磨を行なう。そ
して研削、研磨面を表面または上面として、形成された
ＤＩ分離島に拡散を行なう。
ｃ ｉｓｏｌａｔｉｏｎ；以下ＤＩという）技術と呼ば
れる絶縁分離法について簡単に説明する。まず、例えば
ｎ型シリコンウエハの表面をＫＯＨなどにより異方性エ
ッチングを行い、所定の深さまでくさび状にエッチング
する。次に、このエッチング表面を酸化し、所定の厚さ
まで多結晶シリコンを堆積する。次に、ｎ型シリコンが
酸化膜で島状に分離されるまで研削、研磨を行なう。そ
して研削、研磨面を表面または上面として、形成された
ＤＩ分離島に拡散を行なう。
【０００７】従来は、このようにして生成されたＤＩ分
離島を利用する場合は、分離島の上に単体の回路素子が
生成されていた。
離島を利用する場合は、分離島の上に単体の回路素子が
生成されていた。
【０００８】
【発明が解決しようとする課題】上述のように従来のマ
ルチチップモジュールは、ＩＣチップと基板とが接近し
ているため、ＩＣチップから接続部を通りシリコン基板
にリーク電流が流れ、トランジスタのＩ−Ｖ特性が劣化
し、さらに、接続部とシリコン基板を通してチップ間に
流れるリーク電流のためチップ間の絶縁耐圧が劣化する
という欠点があった。
ルチチップモジュールは、ＩＣチップと基板とが接近し
ているため、ＩＣチップから接続部を通りシリコン基板
にリーク電流が流れ、トランジスタのＩ−Ｖ特性が劣化
し、さらに、接続部とシリコン基板を通してチップ間に
流れるリーク電流のためチップ間の絶縁耐圧が劣化する
という欠点があった。
【０００９】また、接続部が物理的に大きな占有空間を
有し、マルチチップモジュールの小型化が制限されると
いう欠点があり、さらに、製造工程が複雑でしかも長期
間に渡るため、製造コストが高くなるという欠点があっ
た。
有し、マルチチップモジュールの小型化が制限されると
いう欠点があり、さらに、製造工程が複雑でしかも長期
間に渡るため、製造コストが高くなるという欠点があっ
た。
【００１０】本発明の目的は、上述の問題点を解消し、
マルチチップと共通基板の一体化による小型化と信頼性
向上、チップから共通基板に流れる基板正孔電流を減少
し、チップ間の絶縁破壊に対する強度を向上できるマル
チチップモジュールを提供することにある。
マルチチップと共通基板の一体化による小型化と信頼性
向上、チップから共通基板に流れる基板正孔電流を減少
し、チップ間の絶縁破壊に対する強度を向上できるマル
チチップモジュールを提供することにある。
【００１１】
【課題を解決するための手段】本発明のマルチチップモ
ジュールは、共通基板に形成される複数の分離島と、各
分離島にそれぞれ複数の能動素子と受動素子を集積して
形成される複数の回路部と、各回路部相互間を接続する
配線部とを有する。
ジュールは、共通基板に形成される複数の分離島と、各
分離島にそれぞれ複数の能動素子と受動素子を集積して
形成される複数の回路部と、各回路部相互間を接続する
配線部とを有する。
【００１２】また、共通基板に形成される複数の分離島
は、誘電体分離技術によって形成されるのが好ましい。
は、誘電体分離技術によって形成されるのが好ましい。
【００１３】
【作用】複数の回路素子が集積された複数の回路部が、
共通基板に形成された複数の分離島にそれぞれ形成さ
れ、かつ、それら相互間は配線部により接続される。し
たがって、回路部と共通基板の基部との間、および回路
部相互間が分離島によって隔てられる。
共通基板に形成された複数の分離島にそれぞれ形成さ
れ、かつ、それら相互間は配線部により接続される。し
たがって、回路部と共通基板の基部との間、および回路
部相互間が分離島によって隔てられる。
【００１４】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１５】図１は本発明のマルチチップモジュールの
一実施例の断面図である。
一実施例の断面図である。
【００１６】図１において、このマルチチップモジュー
ル９は、多結晶シリコンからなるシリコン基板１、ＤＩ
技術による分離用の酸化膜２、酸化膜２によって多結晶
シリコン基板１内部に分離形成されるＤＩ分離島３（図
には３個の断面を示す）、各ＤＩ分離島３に複数のトラ
ンジスタ、抵抗等を集積して生成された１チップ相当の
回路素子４、ＳｉＯ2 などの絶縁膜で形成されるパター
ン間の層間膜５、ＤＩ分離島間の回路を接続するＡｌ等
の金属配線６、外部接続用のパッド７、およびマルチチ
ップモジュール全体を被うカバー８からなる。
ル９は、多結晶シリコンからなるシリコン基板１、ＤＩ
技術による分離用の酸化膜２、酸化膜２によって多結晶
シリコン基板１内部に分離形成されるＤＩ分離島３（図
には３個の断面を示す）、各ＤＩ分離島３に複数のトラ
ンジスタ、抵抗等を集積して生成された１チップ相当の
回路素子４、ＳｉＯ2 などの絶縁膜で形成されるパター
ン間の層間膜５、ＤＩ分離島間の回路を接続するＡｌ等
の金属配線６、外部接続用のパッド７、およびマルチチ
ップモジュール全体を被うカバー８からなる。
【００１７】多結晶シリコンからなるシリコン基板１
は、通常ｐ型シリコン（ｐ−ｓｕｂ）、ｎ型シリコン
（ｎ−ｓｕｂ）が用いられる。ＤＩ分離島３は、通常ｎ
−ｗｅｌｌまたはｐ−ｗｅｌｌと呼ばれるトランジスタ
素子などの拡散領域となる。
は、通常ｐ型シリコン（ｐ−ｓｕｂ）、ｎ型シリコン
（ｎ−ｓｕｂ）が用いられる。ＤＩ分離島３は、通常ｎ
−ｗｅｌｌまたはｐ−ｗｅｌｌと呼ばれるトランジスタ
素子などの拡散領域となる。
【００１８】複数の回路素子４が集積された複数の回路
部は、共通基板１に形成された各分離島３の上にそれぞ
れ形成され、回路素子４相互間は金属配線６により接続
される。したがって、回路部４と共通基板１の基部との
間、および回路部相互間が分離島３と酸化膜２によって
隔てられるので、これらの間の絶縁耐圧が向上するとと
もに、シリコン基板に漏洩するリーク電流が減少し、回
路特性も向上する。
部は、共通基板１に形成された各分離島３の上にそれぞ
れ形成され、回路素子４相互間は金属配線６により接続
される。したがって、回路部４と共通基板１の基部との
間、および回路部相互間が分離島３と酸化膜２によって
隔てられるので、これらの間の絶縁耐圧が向上するとと
もに、シリコン基板に漏洩するリーク電流が減少し、回
路特性も向上する。
【００１９】
【発明の効果】上述のように本発明のマルチチップモジ
ュールは、共通基板に複数の分離島を誘電体分離技術な
どにより形成し、各分離島にそれぞれ複数の能動素子と
受動素子を集積して複数の回路部を形成し、各回路部相
互間を配線部により接続する構造とすることにより、マ
ルチチップモジュールの小型化の実現と、回路間接続配
線の信頼性向上と、誘電体分離技術を用いた分離島の酸
化膜による各分離島の回路間の絶縁耐圧の向上と、シリ
コン基板に流れるリーク電流減少による回路特性の向上
という効果がある。
ュールは、共通基板に複数の分離島を誘電体分離技術な
どにより形成し、各分離島にそれぞれ複数の能動素子と
受動素子を集積して複数の回路部を形成し、各回路部相
互間を配線部により接続する構造とすることにより、マ
ルチチップモジュールの小型化の実現と、回路間接続配
線の信頼性向上と、誘電体分離技術を用いた分離島の酸
化膜による各分離島の回路間の絶縁耐圧の向上と、シリ
コン基板に流れるリーク電流減少による回路特性の向上
という効果がある。
【図１】本発明のマルチチップモジュールの一実施例の
断面図である。
断面図である。
【図２】従来のマルチチップモジュールの一実施例を示
す図である。 （Ａ）断面図 （Ｂ）半田バンプ部の部分拡大図
す図である。 （Ａ）断面図 （Ｂ）半田バンプ部の部分拡大図
１ シリコン基板 ２ ＤＩ分離用ＳｉＯ2 ３ ＤＩ分離島 ４ 回路素子 ５ 層間膜 ６ 金属配線 ７ パッド ８ カバー ９ マルチチップモジュール
Claims (2)
- 【請求項１】 共通基板上に複数のＩＣチップが実装さ
れるマルチチップモジュールにおいて、 前記共通基板に形成される複数の分離島と、前記各分離
島にそれぞれ複数の能動素子と受動素子を集積して形成
される複数の回路部と、前記各回路部相互間を接続する
配線部とを有することを特徴とするマルチチップモジュ
ール。 - 【請求項２】 共通基板に形成される複数の分離島は、
誘電体分離技術によって形成される請求項１に記載のマ
ルチチップモジュール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5215617A JP2595874B2 (ja) | 1993-08-31 | 1993-08-31 | マルチチップモジュール |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5215617A JP2595874B2 (ja) | 1993-08-31 | 1993-08-31 | マルチチップモジュール |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0766359A true JPH0766359A (ja) | 1995-03-10 |
| JP2595874B2 JP2595874B2 (ja) | 1997-04-02 |
Family
ID=16675380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5215617A Expired - Lifetime JP2595874B2 (ja) | 1993-08-31 | 1993-08-31 | マルチチップモジュール |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2595874B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6214751U (ja) * | 1985-07-10 | 1987-01-29 | ||
| JPH0411751A (ja) * | 1990-04-28 | 1992-01-16 | Nec Corp | 誘電体分離型半導体装置 |
-
1993
- 1993-08-31 JP JP5215617A patent/JP2595874B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6214751U (ja) * | 1985-07-10 | 1987-01-29 | ||
| JPH0411751A (ja) * | 1990-04-28 | 1992-01-16 | Nec Corp | 誘電体分離型半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2595874B2 (ja) | 1997-04-02 |
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