JPH0766656B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0766656B2 JPH0766656B2 JP59110289A JP11028984A JPH0766656B2 JP H0766656 B2 JPH0766656 B2 JP H0766656B2 JP 59110289 A JP59110289 A JP 59110289A JP 11028984 A JP11028984 A JP 11028984A JP H0766656 B2 JPH0766656 B2 JP H0766656B2
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- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】 発明の技術分野 本発明は、読出し時のアクセスアドレスが連続的（シー
ケンシャル）な半導体記憶装置に関し、該アドレスによ
る読出しを列（コラム）方向に行うことにより高速化を
図ろうとするものである。
ケンシャル）な半導体記憶装置に関し、該アドレスによ
る読出しを列（コラム）方向に行うことにより高速化を
図ろうとするものである。
従来技術と問題点 ランダムアクセスメモリ（RAM）は、第１図に示すよう
にロー（Row）デコーダRDによって選択されるワード線W
Lと、コラム（Column）デコーダCDによって選択される
ビット線BLとによってそれらの交叉部に位置するメモリ
セルMCをランダムにアクセスすることができるが、この
RAMを使用する装置で書込みはランダムに行うが、読出
しはシーケンシャル（Sequential）にしか行なわないも
のがある。
にロー（Row）デコーダRDによって選択されるワード線W
Lと、コラム（Column）デコーダCDによって選択される
ビット線BLとによってそれらの交叉部に位置するメモリ
セルMCをランダムにアクセスすることができるが、この
RAMを使用する装置で書込みはランダムに行うが、読出
しはシーケンシャル（Sequential）にしか行なわないも
のがある。
シーケンシャルな読出しには、１本のワード線WLを選択
したらそのとき同時に各ビット線BLに読出されるデータ
を、コラムデコーダCDで順次データバスDB上にシリアル
に出力する第１の方法、および１本のビット線BLを選択
している期間にワード線WLを順次切り換えて同一ビット
線上のデータを順次データバスDB上に出力する第２の方
法が考えられる。メモリセルMCがスタティック型である
と、第２図に示すようにビット線はBL,▲▼のよう
に相補型になり、またそれに応じてデータバスもDB,▲
▼のように相補型になる。Q1,Q2はビット線BL,▲
▼とデータバスDB,▲▼の間のトランスファーゲ
ートで、これが１つのコラムデコーダCDの容量性負荷と
なる。これに対し１つのローデコーダRDの容量性負荷に
は、ワード線WLそのものと、該ワード線に接続される各
セル毎に２個のトランスファーゲートQ3,Q4とがあるた
め、コラムデコーダCDに比しはるかに重いものになる。
Q5,Q6はセルMCのドライバトランジスタである。
したらそのとき同時に各ビット線BLに読出されるデータ
を、コラムデコーダCDで順次データバスDB上にシリアル
に出力する第１の方法、および１本のビット線BLを選択
している期間にワード線WLを順次切り換えて同一ビット
線上のデータを順次データバスDB上に出力する第２の方
法が考えられる。メモリセルMCがスタティック型である
と、第２図に示すようにビット線はBL,▲▼のよう
に相補型になり、またそれに応じてデータバスもDB,▲
▼のように相補型になる。Q1,Q2はビット線BL,▲
▼とデータバスDB,▲▼の間のトランスファーゲ
ートで、これが１つのコラムデコーダCDの容量性負荷と
なる。これに対し１つのローデコーダRDの容量性負荷に
は、ワード線WLそのものと、該ワード線に接続される各
セル毎に２個のトランスファーゲートQ3,Q4とがあるた
め、コラムデコーダCDに比しはるかに重いものになる。
Q5,Q6はセルMCのドライバトランジスタである。
このためローアドレスを固定してコラムアドレスをシー
ケンシャルに変化させる場合（第１の方法）は読出し時
間が短かくて済むが、コラムアドレスを固定してローア
ドレスをシーケンシャルに変化させる場合（第２の方
法）は読出し時間が長くなる。後者の場合、読出し時間
を長くする要因にはその他に、ワード線WLが選択される
毎にドライブ能力の弱いセルMCで大容量のビット線BL,
▲▼とバスラインDB,▲▼を駆動しなければな
らないという点も加わる。この点、第１の方法ではデー
タはビット線BLまで読み出されているので、コラムデコ
ーダの出力CDoutでトランスファーゲートQ1,Q2をオンに
すると、セルMCがビット線BL,▲▼を改めて駆動す
る時間を要せずにデータが読出される。
ケンシャルに変化させる場合（第１の方法）は読出し時
間が短かくて済むが、コラムアドレスを固定してローア
ドレスをシーケンシャルに変化させる場合（第２の方
法）は読出し時間が長くなる。後者の場合、読出し時間
を長くする要因にはその他に、ワード線WLが選択される
毎にドライブ能力の弱いセルMCで大容量のビット線BL,
▲▼とバスラインDB,▲▼を駆動しなければな
らないという点も加わる。この点、第１の方法ではデー
タはビット線BLまで読み出されているので、コラムデコ
ーダの出力CDoutでトランスファーゲートQ1,Q2をオンに
すると、セルMCがビット線BL,▲▼を改めて駆動す
る時間を要せずにデータが読出される。
第３図はこのことを示すタイムチャートで、RAはローア
ドレス、CAはコラムアドレス、Doutはデータ出力であ
る。各波形の×印部が切換り時点で、３通りの状態を例
示している。つまり、左側はコラムアドレスCAを固定し
てローアドレスRAを変化させた場合で、このときのデー
タ出力Doutの変化に時間t1を要するとすれば、中央部の
ようにローアドレスRAを固定してコラムアドレスCAを変
化させた場合にはデータ出力Doutはt2時間後に変化す
る。t1は第２の方法によるもので、第１の方法によるt2
より長い。例えばt1＝100nsのときt2＝50ns程度の違い
がある。右側は両アドレスRA,CAを同時に変化させた場
合であるが、このときは第２の方法と同様、データ出力
Doutの変化はt1後になる。
ドレス、CAはコラムアドレス、Doutはデータ出力であ
る。各波形の×印部が切換り時点で、３通りの状態を例
示している。つまり、左側はコラムアドレスCAを固定し
てローアドレスRAを変化させた場合で、このときのデー
タ出力Doutの変化に時間t1を要するとすれば、中央部の
ようにローアドレスRAを固定してコラムアドレスCAを変
化させた場合にはデータ出力Doutはt2時間後に変化す
る。t1は第２の方法によるもので、第１の方法によるt2
より長い。例えばt1＝100nsのときt2＝50ns程度の違い
がある。右側は両アドレスRA,CAを同時に変化させた場
合であるが、このときは第２の方法と同様、データ出力
Doutの変化はt1後になる。
一般にシーケンシャルな読出し時にそれをセルアレイの
どの方向に行うかは考慮していない。これはメモリチッ
プの配線が、セルアレイ上の各セルのアドレスを外部ア
ドレスと一致させるように注意しながら行なわれてはい
ないからで、外部アドレスのシーケンシャルな変化が必
ずしもセルアレイ上のシーケンシャルなアドレス変化に
対応しないためである。従って、外部アドレスをカウン
タ等でシーケンシャルに変化させてもそれをローおよび
コラムの各デコーダでデコードした出力は必ずしもメモ
リセルをその配列順に選択するとは限らない。しかし、
シーケンシャルな読出しは上述した理由から明らかなよ
うに、ローアドレスを固定してコラムアドレスを変化さ
せる方法が有利である。何故ならば、非同期型RAMのサ
イクルタイムは通常読出し速度（アクセスタイム）で規
定されるので、これの高速化はサイクルタイムの短縮に
つながる。しかも、このようにサイクルタイムを読出し
の高速化に伴って短縮しても、書込み（これはランダ
ム）に要する時間は読出しに要する時間より短いので支
障が生ずることはない。書込みに要する時間が短いの
は、読出し時にはドライブ能力の小さいセルがビット線
等を駆動するのに対し、書込み時にはドライブ能力の大
きいライトアンプを使用できるからである。
どの方向に行うかは考慮していない。これはメモリチッ
プの配線が、セルアレイ上の各セルのアドレスを外部ア
ドレスと一致させるように注意しながら行なわれてはい
ないからで、外部アドレスのシーケンシャルな変化が必
ずしもセルアレイ上のシーケンシャルなアドレス変化に
対応しないためである。従って、外部アドレスをカウン
タ等でシーケンシャルに変化させてもそれをローおよび
コラムの各デコーダでデコードした出力は必ずしもメモ
リセルをその配列順に選択するとは限らない。しかし、
シーケンシャルな読出しは上述した理由から明らかなよ
うに、ローアドレスを固定してコラムアドレスを変化さ
せる方法が有利である。何故ならば、非同期型RAMのサ
イクルタイムは通常読出し速度（アクセスタイム）で規
定されるので、これの高速化はサイクルタイムの短縮に
つながる。しかも、このようにサイクルタイムを読出し
の高速化に伴って短縮しても、書込み（これはランダ
ム）に要する時間は読出しに要する時間より短いので支
障が生ずることはない。書込みに要する時間が短いの
は、読出し時にはドライブ能力の小さいセルがビット線
等を駆動するのに対し、書込み時にはドライブ能力の大
きいライトアンプを使用できるからである。
発明の目的 本発明は上記の知見に基づくもので、シーケンシャルな
読出しを同じワード線に沿って行えるようにすることに
より高速化を図ろうとするものである。
読出しを同じワード線に沿って行えるようにすることに
より高速化を図ろうとするものである。
発明の構成 本発明は複数のワード線の１つをローデコーダで選択し
て該ワード線に接続された複数のメモリセルのデータを
それぞれのビット線上に同時に読出し、そして複数の該
ビット線の１つをコラムデコーダで選択して該ビット線
上のデータをデータバスに出力するように構成され、ラ
イトイネーブル信号及び外部アドレス端子の１つからの
信号を受け、前記ライトイネーブル信号がリードモード
を示すときには前記外部アドレス端子の１つに供給され
る信号をクロックとしてこれを計数し、シーケンシャル
に変化するコラムアドレス（SA0〜SAi）およびその一巡
毎に変化するシーケンシャルなローアドレス（SAj〜SA
n）を順次内部発生するアドレス発生回路と、ライトイ
ネーブル信号（▲▼）に応答し、該ライトイネーブ
ル信号がライトモードを示すときには外部アドレス（RA
0〜RAn）を供給し、モードモードを示すときには内部発
生したアドレス（SA0〜SAn）を各デコーダへ供給する切
替え手段とを有し、リードモード時にワード線に沿う方
向のシーケンシャルな読出しを行うようになしたことを
特徴とするものである。
て該ワード線に接続された複数のメモリセルのデータを
それぞれのビット線上に同時に読出し、そして複数の該
ビット線の１つをコラムデコーダで選択して該ビット線
上のデータをデータバスに出力するように構成され、ラ
イトイネーブル信号及び外部アドレス端子の１つからの
信号を受け、前記ライトイネーブル信号がリードモード
を示すときには前記外部アドレス端子の１つに供給され
る信号をクロックとしてこれを計数し、シーケンシャル
に変化するコラムアドレス（SA0〜SAi）およびその一巡
毎に変化するシーケンシャルなローアドレス（SAj〜SA
n）を順次内部発生するアドレス発生回路と、ライトイ
ネーブル信号（▲▼）に応答し、該ライトイネーブ
ル信号がライトモードを示すときには外部アドレス（RA
0〜RAn）を供給し、モードモードを示すときには内部発
生したアドレス（SA0〜SAn）を各デコーダへ供給する切
替え手段とを有し、リードモード時にワード線に沿う方
向のシーケンシャルな読出しを行うようになしたことを
特徴とするものである。
かかる構成とすることにより、コラムアドレスを固定し
てローアドレスを切換える方法よりはるかに短い時間で
シーケンシャルなデータを読み出すことができる。シー
ケンシャルリードが複数のワード線に及ぶ場合は、ワー
ド線の切換え時点でロスタイムが生じないように配慮す
る必要があるが、これに対してはローアドレスの切換え
を１コラムアドレス前に発生させ、ビット線データはラ
ッチに保持させることで対処できる。以下図示の実施例
を参照しながら本発明を詳細に説明する。
てローアドレスを切換える方法よりはるかに短い時間で
シーケンシャルなデータを読み出すことができる。シー
ケンシャルリードが複数のワード線に及ぶ場合は、ワー
ド線の切換え時点でロスタイムが生じないように配慮す
る必要があるが、これに対してはローアドレスの切換え
を１コラムアドレス前に発生させ、ビット線データはラ
ッチに保持させることで対処できる。以下図示の実施例
を参照しながら本発明を詳細に説明する。
発明の実施例 第４図は本発明の一実施例を示すタイムチャートで、メ
モリ構成は第１図の通りである。第４図はランダムライ
トモードとシーケンシャルリードモードに分けて内部コ
ラムアドレスCAと内部ローアドレスRAがどのように変化
するかを示したものである。a0,a1〜anは外部アドレ
ス、▲▼はライトイネーブルの反転信号である。▲
▼をＬ（ロー）にするとライトモード、Ｈ（ハイ）
にするとリードモードになる。ライトモードでは外部ア
ドレスa0〜anは全て有効に使用され、その結果内部アド
レスCA,RAは例えばa,b,c……のように変化する。このa,
b,c……は同じセルを指すコラムアドレスCAとローアド
レスRAを総合して示したものであり、CA＝RAということ
ではない。このようなアドレス変化はランダムアクセス
時の一般的なものである。
モリ構成は第１図の通りである。第４図はランダムライ
トモードとシーケンシャルリードモードに分けて内部コ
ラムアドレスCAと内部ローアドレスRAがどのように変化
するかを示したものである。a0,a1〜anは外部アドレ
ス、▲▼はライトイネーブルの反転信号である。▲
▼をＬ（ロー）にするとライトモード、Ｈ（ハイ）
にするとリードモードになる。ライトモードでは外部ア
ドレスa0〜anは全て有効に使用され、その結果内部アド
レスCA,RAは例えばa,b,c……のように変化する。このa,
b,c……は同じセルを指すコラムアドレスCAとローアド
レスRAを総合して示したものであり、CA＝RAということ
ではない。このようなアドレス変化はランダムアクセス
時の一般的なものである。
これに対し、シーケンシャルリード時には外部アドレス
a0にクロックだけ与え、他の外部アドレスa1〜anは使用
しないようにする（斜線部分）。代わりにa0のクロック
をカウントして先頭番地０から最終番地ｍまで（０はワ
ード線上の最初のビット線を示し、ｍは同最後のビット
線を示す）繰り返し変化する内部コラムアドレスと、該
コラムアドレスCAが一巡する毎に＋１されて０番地から
最終番地ｎまで（０はセルアレイ上の最初のワード線を
示し、ｎは同最後のワード線を示す）変化する内部ロー
アドレスRAを発生するカウンタを設ける。但し、a0の１
回目の変化（斜線部分）は使用しない。これはワード線
の切換わりに時間がかかるためである。同様の理由から
ローアドレスRAの変化時期はコラムアドレスCAが最終ｍ
番地から次の０番地へ変わる時点より前の、例えば（ｍ
−１）番地から最終ｍ番地へ切換わる時点に設定する。
後者のタイミング設定は、通常のシーケンシャルリード
が複数の（場合によっては全部の）ワード線に及ぶため
に必要である。従って、１本のワード線内に限れば不要
である。
a0にクロックだけ与え、他の外部アドレスa1〜anは使用
しないようにする（斜線部分）。代わりにa0のクロック
をカウントして先頭番地０から最終番地ｍまで（０はワ
ード線上の最初のビット線を示し、ｍは同最後のビット
線を示す）繰り返し変化する内部コラムアドレスと、該
コラムアドレスCAが一巡する毎に＋１されて０番地から
最終番地ｎまで（０はセルアレイ上の最初のワード線を
示し、ｎは同最後のワード線を示す）変化する内部ロー
アドレスRAを発生するカウンタを設ける。但し、a0の１
回目の変化（斜線部分）は使用しない。これはワード線
の切換わりに時間がかかるためである。同様の理由から
ローアドレスRAの変化時期はコラムアドレスCAが最終ｍ
番地から次の０番地へ変わる時点より前の、例えば（ｍ
−１）番地から最終ｍ番地へ切換わる時点に設定する。
後者のタイミング設定は、通常のシーケンシャルリード
が複数の（場合によっては全部の）ワード線に及ぶため
に必要である。従って、１本のワード線内に限れば不要
である。
上述したカウンタはメモリの内部または外部に設けられ
る。第５図はこれをメモリチップの内部に設けた場合の
ブロック図である。同図において、１は第１図に示す構
成のメモリブロック、２はランダムアドレス構成部分
で、チップへの外部アドレスa0〜anを書込み時にランダ
ムアドレスRA0〜RAnにする。３は特定のアドレス端子a0
（こゝではアドレスとその端子には同じ符号を用いる）
のＨ（ハイ）、Ｌ（ロー）レベル変化を検出して前述の
クロックφ１を発生するトランジション・ディテクト
（クロック発生回路）、４は該クロックφ１を基にシー
ケンシャルアドレスSA0〜SAnを発生する回路ブロック、
５はライト時に発生するランダムアドレスRA0〜RAnとリ
ード時に発生するシーケンシャルアドレスSA0〜SAnをメ
モリブロック１の共通のアドレス端子A0〜Anに対応づけ
て入力するアドレス合成ブロックで、全体が同じメモリ
チップ６上に形成される。このチップ６の入力端子には
この他にデータ入力ｄinと、ライトイネーブル▲▼
があり、ライト時には▲▼＝Ｌ、リード時には▲
▼＝Ｈとなる。ｄoutはデータ出力端子である。
る。第５図はこれをメモリチップの内部に設けた場合の
ブロック図である。同図において、１は第１図に示す構
成のメモリブロック、２はランダムアドレス構成部分
で、チップへの外部アドレスa0〜anを書込み時にランダ
ムアドレスRA0〜RAnにする。３は特定のアドレス端子a0
（こゝではアドレスとその端子には同じ符号を用いる）
のＨ（ハイ）、Ｌ（ロー）レベル変化を検出して前述の
クロックφ１を発生するトランジション・ディテクト
（クロック発生回路）、４は該クロックφ１を基にシー
ケンシャルアドレスSA0〜SAnを発生する回路ブロック、
５はライト時に発生するランダムアドレスRA0〜RAnとリ
ード時に発生するシーケンシャルアドレスSA0〜SAnをメ
モリブロック１の共通のアドレス端子A0〜Anに対応づけ
て入力するアドレス合成ブロックで、全体が同じメモリ
チップ６上に形成される。このチップ６の入力端子には
この他にデータ入力ｄinと、ライトイネーブル▲▼
があり、ライト時には▲▼＝Ｌ、リード時には▲
▼＝Ｈとなる。ｄoutはデータ出力端子である。
シーケンシャルアドレス発生回路４はコラム用のアドレ
スカウンタ41とロー用のアドレスカウンタ42を備え、▲
▼＝Ｌのとき（ライト時）はクリア端子CLRがＨと
なってシーケンシャルリード用のコラムアドレスSA0〜S
AiとローアドレスSAi〜SAnを全て０にしている。このと
きランダムアドレス発生回路２は全てのゲートを開いて
外部アドレス端子a0〜anのレベルに対応するランダムア
ドレスRA0〜RAnを作成する。このうちRA0〜RAiがコラム
アドレス、RAj〜RAnがローアドレスである。一、▲
▼＝Ｈ（リード時）になるとランダムアドレス発生回路
２の入力段の全ゲートが閉じて出力はオール０、これは
出力段ゲートで反転されてオール１になり、代りにシー
ケンシャルアドレス発生回路４のカウンタ41,42が動作
を開始する。カウンタ41はディテクタ３からのクロック
φ１をクロック端子CKに入力されて動作し、クロックφ
１を計数した出力としてシーケンシャルなコラムアドレ
スSA0〜SAiを発生する。カウンタ42はこのコラムアドレ
スSA0〜SAiを入力とするアンドゲート43の出力の立上り
で動作する。従ってコラムアドレスSA0〜SAiがオール１
になったとき、つまりコラムアドレスCAがｍ−１からｍ
へ変化するとき、アンドゲート43の出力をクロック端子
CKに受けて動作し、これを計数してシーケンシャルなロ
ーアドレスSAj〜SAnを発生する。
スカウンタ41とロー用のアドレスカウンタ42を備え、▲
▼＝Ｌのとき（ライト時）はクリア端子CLRがＨと
なってシーケンシャルリード用のコラムアドレスSA0〜S
AiとローアドレスSAi〜SAnを全て０にしている。このと
きランダムアドレス発生回路２は全てのゲートを開いて
外部アドレス端子a0〜anのレベルに対応するランダムア
ドレスRA0〜RAnを作成する。このうちRA0〜RAiがコラム
アドレス、RAj〜RAnがローアドレスである。一、▲
▼＝Ｈ（リード時）になるとランダムアドレス発生回路
２の入力段の全ゲートが閉じて出力はオール０、これは
出力段ゲートで反転されてオール１になり、代りにシー
ケンシャルアドレス発生回路４のカウンタ41,42が動作
を開始する。カウンタ41はディテクタ３からのクロック
φ１をクロック端子CKに入力されて動作し、クロックφ
１を計数した出力としてシーケンシャルなコラムアドレ
スSA0〜SAiを発生する。カウンタ42はこのコラムアドレ
スSA0〜SAiを入力とするアンドゲート43の出力の立上り
で動作する。従ってコラムアドレスSA0〜SAiがオール１
になったとき、つまりコラムアドレスCAがｍ−１からｍ
へ変化するとき、アンドゲート43の出力をクロック端子
CKに受けて動作し、これを計数してシーケンシャルなロ
ーアドレスSAj〜SAnを発生する。
シーケンシャルリードをロー、コラム各アドレスの途中
から始める場合は、図示しないがそのアドレスをカウン
タ41,42にプリセット可能にしておく。またこのメモリ
では外部アドレスa0〜anがアクセスするメモリセルとシ
ーケンシャルアドレスSA0〜SAnがアクセスするメモリセ
ルは両アドレスが同じ内容なら同じになるようにし、こ
れらのアドレスが同じワード線上のセルを指すものであ
れば、実メモリ上で正しくそのようにアクセスされるよ
うチップ配線を選定しておく。
から始める場合は、図示しないがそのアドレスをカウン
タ41,42にプリセット可能にしておく。またこのメモリ
では外部アドレスa0〜anがアクセスするメモリセルとシ
ーケンシャルアドレスSA0〜SAnがアクセスするメモリセ
ルは両アドレスが同じ内容なら同じになるようにし、こ
れらのアドレスが同じワード線上のセルを指すものであ
れば、実メモリ上で正しくそのようにアクセスされるよ
うチップ配線を選定しておく。
第６図は各部の動作波形図で、斜線部は不使用部分であ
る。第７図は外部アドレス端子a0のレベルを交互に変化
させたとき、その変化（立上りおよび立下り）を検出し
てクロックφ１を発生するトランジション・ディテクタ
３の具体例である。同図において31,34は入力a0を反転
するインバータ、32,33はインバータ31の出力ｂを更に
反転するインバータ、35はインバータ31,32の出力b,dを
２入力とするノアゲート、36はインバータ33,34の出力
e,cを２入力とするノアゲート、37はノアゲート35,36の
出力f,gを２入力とするオアゲート、38,39はインバータ
32,34の出力d,cの変化を緩やかにするキャパシタであ
る。
る。第７図は外部アドレス端子a0のレベルを交互に変化
させたとき、その変化（立上りおよび立下り）を検出し
てクロックφ１を発生するトランジション・ディテクタ
３の具体例である。同図において31,34は入力a0を反転
するインバータ、32,33はインバータ31の出力ｂを更に
反転するインバータ、35はインバータ31,32の出力b,dを
２入力とするノアゲート、36はインバータ33,34の出力
e,cを２入力とするノアゲート、37はノアゲート35,36の
出力f,gを２入力とするオアゲート、38,39はインバータ
32,34の出力d,cの変化を緩やかにするキャパシタであ
る。
第８図は各部の信号波形図である。以下、この図を参照
しながら第７図の動作を説明する。アドレスa0の信号レ
ベルが第８図に示すようにＬレベルからＨレベルへ、更
にＬレベルへと変化すると、インバータ31の出力は第８
図ｂのように反転する。このときインバータ32の出力は
第８図ｄに示すようにキャパシタ38により若干遅延した
再反転出力となり、ノアゲート35からは第８図ｆに示す
ようにアドレスa0の立上りに対応したパルスが出力され
る。一方、インバータ33,34出力はそれぞれ第８図e,cに
示すように変化するので、ノアゲート36からはアドレス
a0の立下りに対応したパルスｇが出力される。従って、
オアゲート37からはアドレスa0の信号レベルの変化に対
応したクロックφが出力される。
しながら第７図の動作を説明する。アドレスa0の信号レ
ベルが第８図に示すようにＬレベルからＨレベルへ、更
にＬレベルへと変化すると、インバータ31の出力は第８
図ｂのように反転する。このときインバータ32の出力は
第８図ｄに示すようにキャパシタ38により若干遅延した
再反転出力となり、ノアゲート35からは第８図ｆに示す
ようにアドレスa0の立上りに対応したパルスが出力され
る。一方、インバータ33,34出力はそれぞれ第８図e,cに
示すように変化するので、ノアゲート36からはアドレス
a0の立下りに対応したパルスｇが出力される。従って、
オアゲート37からはアドレスa0の信号レベルの変化に対
応したクロックφが出力される。
上述した様にローアドレスRAの変化時期はコラムアドレ
スCAが最終ｍ番地から次の０番地へ変わる時点より前の
例えば（ｍ−１）番地から最終ｍ番地へ切換わる時点に
設定するが、このようにローアドレス変化を先行させる
と、そのまゝではエラーを生じる恐れがある。第９図は
これを回避する実施例である。本例は第１図のビット線
BLとそのトランスファーゲートQ1との間にラッチ回路Ｌ
を挿入したものである。第10図はラッチ回路Ｌの具体例
で、第２図と同一部分は同一符号が付してある。本例の
ラッチ回路Ｌは、ビット線BL,▲▼に挿入されたト
ランジスタQ7,Q8と、フリップフロップを構成するドラ
イバトランジスタQ9,Q10およびその負荷トランジスタQ
11,Q12と、更には該フリップフロップをアクティブにす
るトランジスタQ13とからなる。トランジスタQ7,Q8はビ
ット線BL,▲▼と該フリップフロップとの間のトラ
ンスファーゲートの役割を持ち、ローアドレスの切換わ
りに対応するクロックφ２（後述する）で一時的にオン
となる。▲▼はこのクロックφ２の反転信号で、ト
ランジスタQ13を大部分の期間オンにしておく。この期
間がフリップフロップQ9〜Q12によるデータの保持期間
で、▲▼はＨである。この後、一時的に▲▼＝
Ｌになり、再び▲▼＝Ｈになると該フリップフロッ
プは次のデータを保持する。このデータはローアドレス
が切換った次のワード線WLからのものである。
スCAが最終ｍ番地から次の０番地へ変わる時点より前の
例えば（ｍ−１）番地から最終ｍ番地へ切換わる時点に
設定するが、このようにローアドレス変化を先行させる
と、そのまゝではエラーを生じる恐れがある。第９図は
これを回避する実施例である。本例は第１図のビット線
BLとそのトランスファーゲートQ1との間にラッチ回路Ｌ
を挿入したものである。第10図はラッチ回路Ｌの具体例
で、第２図と同一部分は同一符号が付してある。本例の
ラッチ回路Ｌは、ビット線BL,▲▼に挿入されたト
ランジスタQ7,Q8と、フリップフロップを構成するドラ
イバトランジスタQ9,Q10およびその負荷トランジスタQ
11,Q12と、更には該フリップフロップをアクティブにす
るトランジスタQ13とからなる。トランジスタQ7,Q8はビ
ット線BL,▲▼と該フリップフロップとの間のトラ
ンスファーゲートの役割を持ち、ローアドレスの切換わ
りに対応するクロックφ２（後述する）で一時的にオン
となる。▲▼はこのクロックφ２の反転信号で、ト
ランジスタQ13を大部分の期間オンにしておく。この期
間がフリップフロップQ9〜Q12によるデータの保持期間
で、▲▼はＨである。この後、一時的に▲▼＝
Ｌになり、再び▲▼＝Ｈになると該フリップフロッ
プは次のデータを保持する。このデータはローアドレス
が切換った次のワード線WLからのものである。
第11図は動作波形図である。この場合はシーケンシャル
リード時だけを示すので、コラムアドレスCAとローアド
レスRAは前述のカウンタから発生されるものである。各
ビット線BL上のデータはローアドレスRAが切換ってから
一定時間経って変化する。クロックφ２はこの遅れを見
込んでビット線BLが変化し、安定した時点で発生され
る。このクロックφ２が発生されるとラッチ回路Ｌは新
たなデータを取込むので、ラッチ出力Loutはクロックφ
２に同期して切換わる。この動作と平行してコラムデコ
ーダCDによるトランスファーゲートQ1の制御が行われ
る。これは各ビット線のトランスファーゲートQ1を０番
地からｍ番地まで順次切換えていくように行われるの
で、データバスDB上にはコラムアドレスCAのシーケンシ
ャルな変化に対応してワード線WLに沿ったデータがシリ
アルに読出される。
リード時だけを示すので、コラムアドレスCAとローアド
レスRAは前述のカウンタから発生されるものである。各
ビット線BL上のデータはローアドレスRAが切換ってから
一定時間経って変化する。クロックφ２はこの遅れを見
込んでビット線BLが変化し、安定した時点で発生され
る。このクロックφ２が発生されるとラッチ回路Ｌは新
たなデータを取込むので、ラッチ出力Loutはクロックφ
２に同期して切換わる。この動作と平行してコラムデコ
ーダCDによるトランスファーゲートQ1の制御が行われ
る。これは各ビット線のトランスファーゲートQ1を０番
地からｍ番地まで順次切換えていくように行われるの
で、データバスDB上にはコラムアドレスCAのシーケンシ
ャルな変化に対応してワード線WLに沿ったデータがシリ
アルに読出される。
前述のようにローアドレスRAの切換わり時のアクセスタ
イムは大である。これを補償するために、ローアドレス
RAの変化をコラムアドレスCA最終番地から次の０番地へ
の変化に対し先行させる。ただ、このようにするとコラ
ムアドレスCAの最終番地ｍに対するリードデータが次の
ワード線のそれに移ってしまう可能性もある。例えばロ
ーアドレスRAを０番地とし、コラムアドレスCAを０番地
から順に変化させ、最終番地ｍになる前にローアドレス
RAを１番地にすると、該最終番地ｍで読出されるデータ
はRAが１番地、CAがｍ番地のデータになる。本例のラッ
チ回路Ｌはこの不安定さを除去しようとするものであ
る。ラッチ回路Ｌにビット線データを取込み、取込んだ
後はトランジスタQ7,Q8をオフにしてビット線から切り
離しておけば、ビット線BL上のデータが次のワード線WL
のセルのデータに切換っても、ラッチ回路Ｌのデータに
変化はなく、１つ前のワード線のｍ番地（コラムアドレ
ス）のリードデータをデータバスDBへ供給することがで
きる。これによりワード線先行切換わりに伴なうシーケ
ンシャルリードデータの不安定さは解決される。また、
このようにするとドライブ能力の小さいメモリセルMCの
負荷がラッチ回路Ｌまでのビット線に軽減され、データ
バスDBはドライブ能力の大きいラッチ回路Ｌが駆動する
ことになるので、動作速度及び耐ノイズ性が向上する利
点もある。
イムは大である。これを補償するために、ローアドレス
RAの変化をコラムアドレスCA最終番地から次の０番地へ
の変化に対し先行させる。ただ、このようにするとコラ
ムアドレスCAの最終番地ｍに対するリードデータが次の
ワード線のそれに移ってしまう可能性もある。例えばロ
ーアドレスRAを０番地とし、コラムアドレスCAを０番地
から順に変化させ、最終番地ｍになる前にローアドレス
RAを１番地にすると、該最終番地ｍで読出されるデータ
はRAが１番地、CAがｍ番地のデータになる。本例のラッ
チ回路Ｌはこの不安定さを除去しようとするものであ
る。ラッチ回路Ｌにビット線データを取込み、取込んだ
後はトランジスタQ7,Q8をオフにしてビット線から切り
離しておけば、ビット線BL上のデータが次のワード線WL
のセルのデータに切換っても、ラッチ回路Ｌのデータに
変化はなく、１つ前のワード線のｍ番地（コラムアドレ
ス）のリードデータをデータバスDBへ供給することがで
きる。これによりワード線先行切換わりに伴なうシーケ
ンシャルリードデータの不安定さは解決される。また、
このようにするとドライブ能力の小さいメモリセルMCの
負荷がラッチ回路Ｌまでのビット線に軽減され、データ
バスDBはドライブ能力の大きいラッチ回路Ｌが駆動する
ことになるので、動作速度及び耐ノイズ性が向上する利
点もある。
発明の効果 以上述べたように本発明によれば、シーケンシャルリー
ド時のアクセスタイムを短縮し、サイクルタイムを短縮
できる利点がある。
ド時のアクセスタイムを短縮し、サイクルタイムを短縮
できる利点がある。
第１図はRAMの一般的な構成図、第２図はスタティック
型メモリセルの回路図、第３図はリード時のアクセスタ
イムの説明図、第４図は本発明の一実施例を示すタイム
チャート、第５図はシーケンシャルリード用のアドレス
発生回路を示す構成図、第６図はその動作波形図、第７
図はアドレス変化を検出してクロックを発生する回路の
一例を示す構成図、第８図はその動作波形図、第９図は
本発明の他の実施例を示すブロック図、第10図はその要
部回路図、第11図は動作波形図である。 図中、MCはメモリセル、WLはワード線、BLはビット線、
DBはデータバス、Q1はトランスファーゲート、RDはロー
デコーダ、CDはコラムデコーダ、Ｌはラッチ回路、１は
メモリブロック、２はランダムアドレス作成回路、３は
クロック発生回路、４はシーケンシャルアドレス作成回
路、５はアドレス合成回路、６はメモリチップである。
型メモリセルの回路図、第３図はリード時のアクセスタ
イムの説明図、第４図は本発明の一実施例を示すタイム
チャート、第５図はシーケンシャルリード用のアドレス
発生回路を示す構成図、第６図はその動作波形図、第７
図はアドレス変化を検出してクロックを発生する回路の
一例を示す構成図、第８図はその動作波形図、第９図は
本発明の他の実施例を示すブロック図、第10図はその要
部回路図、第11図は動作波形図である。 図中、MCはメモリセル、WLはワード線、BLはビット線、
DBはデータバス、Q1はトランスファーゲート、RDはロー
デコーダ、CDはコラムデコーダ、Ｌはラッチ回路、１は
メモリブロック、２はランダムアドレス作成回路、３は
クロック発生回路、４はシーケンシャルアドレス作成回
路、５はアドレス合成回路、６はメモリチップである。
Claims (4)
- 【請求項１】複数のワード線の１つをローデコーダで選
択して該ワード線に接続された複数のメモリセルのデー
タをそれぞれのビット線上に同時に読出し、そして複数
の該ビット線の１つをコラムデコーダで選択して該ビッ
ト線上のデータをデータバスに出力するように構成さ
れ、ライトイネーブル信号及び外部アドレス端子の１つ
からの信号を受け、前記ライトイネーブル信号がリード
モードを示すときには前記外部アドレス端子の１つに供
給される信号をクロックとしてこれを計数し、シーケン
シャルに変化するコラムアドレス（SA0〜SAi）およびそ
の一巡毎に変化するシーケンシャルなローアドレス（SA
j〜SAn）を順次内部発生するアドレス発生回路と、ライ
トイネーブル信号（▲▼）に応答し、該ライトイネ
ーブル信号がライトモードを示すときには外部アドレス
（RA0〜RAn）を供給し、リードモードを示すときには内
部発生したアドレス（SA0〜SAn）を各デコーダへ供給す
る切替え手段とを有し、リードモード時にワード線に沿
う方向のシーケンシャルな読出しを行うようになしたこ
とを特徴とする半導体記憶装置。 - 【請求項２】アドレス発生回路は、ローアドレスの変化
時期を、コラムアドレスの最終番地から次の先頭番地へ
の変化時期より所定コラムアドレス数分先行させるよう
に構成されてなることを特徴とする、特許請求の範囲第
１項記載の半導体記憶装置。 - 【請求項３】複数のビット線の各々にスイッチ素子を介
して接続されたラッチ回路を備え、複数のワード線の一
つをローデコーダで選択して該ワード線に接続された複
数のメモリセルのデータを各々のビット線上に読出した
後、該スイッチ素子を一時的に活性化して、該ビット線
に読出されたデータを該ラッチ回路に取り込み、データ
出力端子への読出しは該ラッチ回路からシーケンシャル
に行うようになしたことを特徴とする、特許請求の範囲
第２項記載の半導体記憶装置。 - 【請求項４】アドレス発生回路は，前記外部アドレス端
子の１つに供給される信号の立ち上がりおよび立ち下が
りを検出してパルスを発生し、これをシーケンシャル・
アドレス発生用カウンタにクロックとして入力して計数
することにより、シーケンシャルに変化するコラムアド
レス（SA0〜SAi）およびその一巡毎に変化するシーケン
シャルなローアドレス（SAj〜SAn）を順次内部発生する
ものであることを特徴とする、特許請求の範囲第１項記
載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59110289A JPH0766656B2 (ja) | 1984-05-30 | 1984-05-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59110289A JPH0766656B2 (ja) | 1984-05-30 | 1984-05-30 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60253084A JPS60253084A (ja) | 1985-12-13 |
| JPH0766656B2 true JPH0766656B2 (ja) | 1995-07-19 |
Family
ID=14531922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59110289A Expired - Fee Related JPH0766656B2 (ja) | 1984-05-30 | 1984-05-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0766656B2 (ja) |
-
1984
- 1984-05-30 JP JP59110289A patent/JPH0766656B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60253084A (ja) | 1985-12-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |